KR0170999B1 - 작은 정현파 입력의 디지탈 논리레벨 변환회로 - Google Patents

Abstract

본 발명은 디지탈 논리레벨 변환회로에 관한 것으로 특히, 작은 진폭의 정현파 (Min. 0.4 Vp-p) 외부입력을 C1 케페시터로 AC 커플링하고 내부 논리 중간레벨로 그 입력(IN)을 레벨 쉬프트하여 정, 부 차동증폭기의 입력(IN) 단자로 입력하는 레벨변환수단과; 상기 레벨변환수단의 히스테리시스(hysteresis)를 가지기 위해 차아지 펌프에서 출력되는 신호를 입력으로 받는 INB 단자측 트랜지스터의 폭을 작게 설계하여 기준전위측 전위보다 IN 단자로 입력되는 전위가 더 높아야 출력이 변하도록 설계한 정 차동증폭기와; 상기 INB측 트랜지스터의 폭을 크게 설계하여 입력전압이 작아야 출력이 변하도록 설계한 부 차동증폭기와; 상기 정, 부 차동증폭기들의 구동전류를 제어하기 위해 1V 정도의 바이어스 전압을 공급하는 바이어스 회로와; 상기 차동증폭기들의 출력을 입력받아 로우/하이의 디지탈 신호를 출력하여 최종적인 출력을 생성하며, 동시에 출력이 차아지 펌프(charge-pump)회로로 출력하는 RS 래치; 및 RS 래치의 하이, 로우의 출력상태를 감지하여 정확한 50%의 듀티 비를 기능케하기 위해 기준 전압을 생성하여, 상기 정, 부 차동증폭기들의 기준전위 레벨을 생성하는 차아지 펌프회로를 포함하는 작은 정현파 입력을 디지탈 논리레벨 변환회로를 적용하면 수백 mV(Min. 0.4 Vp-p)의 작은 정현파 입력을 디지탈 논리 레벨인 0V-5V로 변환하며, 또한 변환된 디지탈 논리레벨의 듀티 비를 50% 내의 완전한 펄스 파형으로 생성할 수 있게 기준 전압이 입력에 따라 추종하는 회로를 생성하여 통신 관련회로의 비교기 클럭원 및 기타 다양한 회로에 적용할 수 있는 효과가 있다.

Description

작은 정현파 입력의 디지탈 논리레벨 변환회로

제1도는 본 발명에 의한 레벨 변환 상위 변환도.

제2도는 제1도의 정 부 차동증폭기 회로도.

제3도는 제1도의 RS 래치 회로도.

제4도는 제1도의 동작 파형도.

제5도는 제1도의 RS 플립플롭 전단의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 레벨 변환회로 2 : 차동 증폭기 바이어스 회로

3 : 부 차동증폭기 4 : 정 차동증폭기

5 : 인버팅 버퍼 6 : RS 래치

7 : 차아지 펌프 8 : 인버팅 버퍼

9 : C1 케페시터 10 : C2 케페시터

본 발명은 디지탈 논리 레벨 변환회로에 관한 것으로 특히, 수백 mV의 작은 진폭의 정현파를 내부 디지탈 회로의 클럭원으로 사용하기 위해 신호 레벨을 변환하는 작은 정현파 입력의 디지털 변환회로에 관한 것이다.

일반적으로, 근래의 대부분의 회로들은 고집적이 가능하며, 경제성있고 신뢰성있는 디지탈 논리회로로 대체되고 있으며, 이러한 추세는 소비자들의 취향에 부합하는 것이다.

즉, 작은 사이즈와 무게의 경량화를 통해서 일반 소비자의 구매욕구를 높일 수 있다.

그러므로, 고 집적의 단일칩화는 여러가지의 기능을 복합적으로 구비하는 경향이 두드러지게 된다.

그에 따라 작은 진폭의 정현파 입력을 디지탈 레벨로 변환하기 위한 회로는 매우 다양하게 설계할 수 있다.

그 예를 들면, 작은 진폭을 증폭기를 사용하여 증폭한 후 노이즈 마진을 증대시키기 위해 슈미트 트리거 회로를 사용하여 디지탈화하는 방법 및 여러 종류의 회로를 사용할 수 있으나 출력되는 디지탈 신호가 증폭될 때의 오프셋 전위의 변동으로 인한 중심 전위가 변화되고, 또한 고정된 슈미트 트리거 회로의 히스테리시스에 의하여 출력되는 디지털 클럭원의 듀티 비(duty ratio)의 변화가 매우 크다.

이러한 디지탈 신호는 일반적으로 회로의 클럭원으로 사용하기에는 문제가 있으며, 특히 믹서(mixer) 회로, AD 변환기(ADC) 등의 비교기에 사용되는 클럭은 정확한 50%의 듀티 비를 가진 클럭이 요구된다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 계속적으로 정확한 50%의 듀티 비를 가진 디지털 신호를 생성하며 반도체 공정 변화에 민감하지 않은 신호 변환회로 즉, 수백 mV의 작은 진폭의 정현파를 내부 디지탈 회로의 클럭원으로 사용하기 위해 신호 레벨을 변환하는 회로이며 또한 생성된 디지탈 출력을 50%의 정확한 듀티 비를 가지도록 하는 작은 정현파 입력의 디지탈 논리레벨 변환회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 작은 진폭의 정현파 (Min. 0.4 Vp-p) 외부 입력을 C1 케페시터로 AC 커플링하고 내부 논리 중간레벨로 그 입력(IN)을 레벨 쉬프트하기 위한 레벨변환수단, 상기 레벨변환수단의 히스테리시스(hysteresis)를 가지기 위해 상기 입력(IN)에 대해 정(+)의 오프셋을 가진 정 차동증폭기와 부(-)의 오프셋을 가진 부 차동증폭기, 상기 차동 증폭기들의 구동 전류를 제어하기 위해 1V 정도의 바이어스 전압을 공급하는 바이어스 회로, 상기 정 차동증폭기의 출력이 인버팅되어 RB 입력단에 연결되고, 상기 부 차동증폭기의 출력이 SB입력단에 연결되어 최종적으로 듀티 비가 50%인 출력을 Q, QB에서 생성하며, QB의 출력을 후단에 연결된 인버팅 버퍼를 통해 출력하는 RS 래치, 상기 RS 래치의 Q 출력이 제9PMOS 및 제12NMOS의 게이트에 입력되어 듀티비가 50%인 출력을 생성하기 위한 기준전압을 생성하여 제10PMOS 및 제11NMOS의 드레인이 상기 정, 부 차동증폭기의 기준전압(INB) 입력단에 출력하는 차아지 펌프회로를 포함하는데 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

제1도는 본 발명에 의한 레벨 변환 상위 회로도로서, 중간 논리레벨로 변환하기 위한 레벨 변환회로(1)와, 노이즈 마진을 증가시키기 위해 히스테리시스(hysteresis)를 가진 정, 부 차동 증폭기(3, 4)와, 상기 차동 증폭기(3, 4)의 구동 전류를 제어하는 바이어스 회로(2)와, 상기 차동 증폭기(3, 4)의 출력을 받아 차아지 펌프(charge-pump)를 구동하는 RS 래치(6)와, 차동증폭기의 기준 전위를 생성하는 차아지 펌프 회로(7)로 구성되어 있다.

상기와 같이 구성되는 본 발명에 따른 레벨 변환 상위 회로도의 동작을 간략히 살펴보면, 먼저 작은 진폭의 정현파 입력이 입력노드(11)에서 제1케페시터(C1)(9)를 거쳐 입력되면 제1PMOS(M1), 제1NMOS(M2)로 구성된 레벨 쉬프트 회로(1)가 디지탈 레벨의 중간점인 2.5 V 전위로 올려준다.

이 회로는 정확한 논리 레벨 중심을 맞추기 위해 M1 PMOS, M2 NMOS의 면적비를 시뮬레이션을 거쳐 설계하여야 한다.

레벨 쉬프트된 정현파 신호는 정 부 차동증폭기(3, 4)로 입력된다.

상기 각 차동증폭기의 상세 구성회로는 첨부한 제2도에 나타내었으며, M3 PMOS, M4 NMOS로 구성된 바이어스 회로(2)에 의하여 동작 전류가 결정되며, 차아지 펌프 회로(7)에서 생성된 기준 전위와 비교되어 출력하게 된다.

여기서 기준 전위와 같이 연결된 C2 케페시터(10)는 차아지-펌프의 출력을 필터링하고 또한 응답속도를 결정하는 역할을 한다.

설계된 차동증폭기는 정/부 공히 INB에 기준 전위를 연결하고 IN 입력은 외부에서 입력되고 케페시터 커플링된 입력과 연결된다.

상기 정, 부 차동증폭기는 제2도에 도시되어 있는 바와같이, 상기 정, 부 차동증폭기는 5V의 논리레벨 전원전압을 병렬로 소오스 단자에 입력받는 제3, 제4, 제6PMOS와, 상기 레벨변환수단을 통하여 내부 논리 중심레벨로 레벨 쉬프트된 입력신호를 게이트 단자에 입력받고 드레인 단자가 상기 제4PMOS의 드레인 단자와 상기 제6PMOS의 게이트 단자에 연결되어 있는 제2NMOS 단자와, 상기 차아지 펌프회로에서 발생되는 기준전압을 게이트 단자에 입력받고 드레인 단자가 상기 제3PMOS의 드레인 단자와 상기 제3, 제4PMOS의 공통 게이트 단자에 연결되어 있으며 소오스 단자가 상기 제2NMOS의 소오스 단자와 공통으로 연결되어 있는 제1NMOS와, 상기 제1, 제2NMOS의 공통 소오스 단자에 드레인 단자가 연결되고 상기 바이어스 회로의 출력신호를 게이트 단자에 입력받는 제5NMOS 및 상기 제6PMOS의 드레인 단자와 상기 제2NMOS의 드레인 단자에 걸리는 전압을 게이트 단자에 입력받는 제7NMOS의 드레인 단자와 연결 구성되도록 설계되어 있다.

이에 따라 두 증폭기의 동작상 히스테리시스가 발생되며 이로 인해 노이즈 마진이 증대되며, 이의 정확한 동작파형을 제5도에 나타내었다.

차동증폭기의 최대 출력은 논리 최대 전압 5 volt 및 논리 최저 전압 0 volt 전위까지 움직이며 이의 출력중 부 차동증폭기는 입력전압(IN)을 기준전압(INB) 보다 낮춰서 출력이 변하도록 기준 전위와 연결되는 트랜지스터의 폭을 크게 설계하여 부 차동증폭기의 출력은 인버팅되어 RS 래치의 RB에 입력되고, 정 차동증폭기는 입력전압(IN)을 기준전압(INB) 보다 높여서 출력이 변하도록 기준 전위측 트랜지스터 폭을 작게 설계하여, 정 차동증폭기의 출력은 래치의 SB로 입력되어 출력이 완전한 디지탈 신호로 생성된다.

SB로 입력되는 정 차동증폭기의 출력이 하이에서 로우로 움직이면 QB 출력은 움직이고, 부 차동증폭기의 출력이 로우에서 하이로 움직이면 이 출력이 인버팅되어 래치의 RB로 입력되어 QB 출력이 움직이게 된다.

이때의 동작파형을 제5도에 나타내었다.

상기 RS 래치의 출력은 차아지 펌프(7)의 조절단자 즉 M9, M12로 입력된다.

M10, M11의 게이터 전위는 저항대신 트랜지스터로 대치된 M16에 의해 M5의 전류가 결정되고, 이 전류는 전류 미러에 의해 M7도 같은 전류가 흐르게 된다.

상기와 같은 상태에서 M5의 드레인 전위는 M10의 게이트로 입력되고 M8의 드레인 전위는 M11의 게이트로 입력된다.

이와 같이 결정된 전위는 직접 래치로부터 입력된 신호에 의해 동작하는 윗단 M9, M10을 버퍼링한다.

입력된 조절 신호는 논리 레벨 low, high의 유지 시간에 따라 정 부 차동증폭기로 입력되는 기준전위가 움직이게 된다.

래치 Q 출력이 high상태가 길면 기준 전위가 low쪽으로 움직이며, 반대로 low 상태가 길면 high쪽으로 움직이게 된다.

최종적으로, low, high 유지 시간이 같다고 할 때 즉 듀티 비가 50%인 경우 차아지 펌프의 출력 즉 차동증폭기의 기준 전위는 정확하게 입력 정현파의 중간 전위를 유지하게 된다.

이와 같은 기준 전위가 입력에 따라 추종하는 동작을 반복적으로 수행하여 결과적으로 출력 클럭(12)은 50%의 정확한 듀티 비를 가진 클럭원을 출력하게 된다.

이때의 출력은 래치의 QB로 출력되며 외부의 회로 구동을 위하여 인버팅 버퍼를 두었으며, 전체적인 동작 파형을 제4도에 나타내었다.

상기와 같이 동작하는 본 발명을 적용하면 수백 mV (Min. 0.4 Vp-p)의 작은 정현파 입력을 디지탈 논리 레벨인 0V - 5V로 변환하며, 또한 변환된 디지탈 논리레벨의 듀티 비(duty ratio)를 50% ±5%내의 완전한 펄스(pulse) 파형으로 생성할 수 있게 기준 전압의 입력에 따라 추종하는 회로를 사용하여 통신 관련회로의 비교기 클럭원 및 기타 다양한 회로에 적용할 수 있다는 효과가 있다.

Claims (4)

1. 작은 진폭의 정현파(Min. 0.4 Vp-p) 외부 입력을 C1 케페시터로 AC 커플링하고 내부 논리 중간레벨로 그 입력(IN)을 레벨 쉬프트하기 위한 레벨변환수단과; 상기 레벨변환수단의 히스테리시스(hysteresis)를 가지기 위해 상기 입력(IN)에 대해 정(+)의 오프셋을 가진 정 차동증폭기와 부(-)의 오프셋을 가진 부 차동증폭기와; 상기 차동 증폭기들의 구동전류를 제어하기 위해 1V 정도의 바이어스 전압을 공급하는 바이어스 회로와; 상기 정 차동증폭기의 출력이 인버팅되어 RB 입력단에 연결되고, 상기 부 차동증폭기의 출력이 SB입력단에 연결되어 최종적으로 듀티 비가 50%인 출력을 Q, QB에서 생성하며, QB의 출력을 후단에 연결된 인버팅 버퍼를 통해 출력하는 RS 래치와; 상기 RS 래치의 Q 출력이 제9PMOS 및 제12NMOS의 게이트에 입력되어 듀티비가 50%인 출력을 생성하기 위한 기준전압을 생성하여 제10PMOS 및 제11NMOS의 드레인이 상기 정, 부 차동증폭기의 기준전압(INB) 입력단에 출력하는 차아지 펌프회로로 구성된 것을 특징으로 하는 작은 정현파 입력의 디지탈 논리레벨 변환회로.
2. 제1항에 있어서, 상기 정, 부 차동증폭기는 5V의 논리레벨 전원전압을 병렬로 소오스 단자에 입력받는 제3, 제5, 제6PMOS와; 상기 레벨변환수단을 통하여 내부 논리 중심레벨로 레벨 쉬프트된 입력신호를 게이트 단자에 입력받고 드레인 단자가 상기 제4PMOS의 드레인 단자와 상기 제6PMOS의 게이트 단자에 연결되어 있는 제2NMOS 단자와; 상기 차아지 펌프회로에서 발생되는 기준전압을 게이트 단자에 입력받고 드레인 단자가 상기 제3PMOS의 드레인 단자와 상기 제3, 제4PMOS의 공통 게이트 단자에 연결되어 있으며 소오스 단자가 상기 제2NMOS의 소오스 단자와 공통으로 연결되어 있는 제1NMOS와; 상기 제1, 제2NMOS의 공통 소오스 단자에 드레인 단자가 연결되고 상기 바이어스 회로의 출력신호를 게이트 단자에 입력받는 제5NMOS; 및 상기 제6PMOS의 드레인 단자와 상기 제2NMOS의 드레인 단자에 걸리는 전압을 게이트 단자에 입력받는 제7NMOS의 드레인 단자와 연결 구성되는 것을 특징으로 하는 작은 정현파 입력의 디지탈 논리레벨 변환회로.
3. 제2항에 있어서, 기준전위에 대하여 오프셋을 가지도록 상기 제1, 제2NMOS 트랜지스터의 채널 길이는 같게 하고 채널 폭을 다르게 설계하는 것을 특징으로 하는 작은 정현파 입력의 디지탈 논리레벨 변환회로.
4. 제1항에 있어서, 상기 정 차동증폭기는 입력전압(IN)을 기준전압(INB) 보다 높여서 출력이 변하도록 기준 전위측 트랜지스터 폭을 작게 설계하고, 상기 부 차동증폭기는 입력전압(IN)을 기준전압(INB) 보다 낮춰서 출력이 변하도록 기준 전위와 연결되는 트랜지스터의 폭을 크게 설계하는 것을 특징으로 하는 작은 정현파 입력의 디지탈 논리레벨 변환회로.