JP2003309462A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JP2003309462A JP2003309462A JP2002112486A JP2002112486A JP2003309462A JP 2003309462 A JP2003309462 A JP 2003309462A JP 2002112486 A JP2002112486 A JP 2002112486A JP 2002112486 A JP2002112486 A JP 2002112486A JP 2003309462 A JP2003309462 A JP 2003309462A
- Authority
- JP
- Japan
- Prior art keywords
- node
- gate
- type transistor
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 変換可能な電位差が大きく、遅延時間が短
く、貫通電流が少ないレベルシフト回路を得る。 【解決手段】 充電手段を、入力信号ＩＮ＿Ｌの変化に
よってノードＮ０１０３が論理“Ｈ”から論理“Ｌ”に
変化した場合は、Ｐ型トランジスタＭＰ０１０４をＯＮ
状態に設定してノードＮ０１０４を論理“Ｈ”に充電し
た後、Ｐ型トランジスタＭＰ０１０４をＯＦＦ状態に戻
し、入力信号ＩＮ＿Ｌの変化によってノードＮ０１０４
が論理“Ｈ”から論理“Ｌ”に変化した場合は、Ｐ型ト
ランジスタＭＰ０１０３をＯＮ状態に設定してノードＮ
０１０３を論理“Ｈ”に充電した後、Ｐ型トランジスタ
ＭＰ０１０３をＯＦＦ状態に戻す充電制御回路で構成し
た。
く、貫通電流が少ないレベルシフト回路を得る。 【解決手段】 充電手段を、入力信号ＩＮ＿Ｌの変化に
よってノードＮ０１０３が論理“Ｈ”から論理“Ｌ”に
変化した場合は、Ｐ型トランジスタＭＰ０１０４をＯＮ
状態に設定してノードＮ０１０４を論理“Ｈ”に充電し
た後、Ｐ型トランジスタＭＰ０１０４をＯＦＦ状態に戻
し、入力信号ＩＮ＿Ｌの変化によってノードＮ０１０４
が論理“Ｈ”から論理“Ｌ”に変化した場合は、Ｐ型ト
ランジスタＭＰ０１０３をＯＮ状態に設定してノードＮ
０１０３を論理“Ｈ”に充電した後、Ｐ型トランジスタ
ＭＰ０１０３をＯＦＦ状態に戻す充電制御回路で構成し
た。
Description
【０００１】
【発明の属する技術分野】この発明は、論理レベルを変
換するレベルシフト回路に関するものである。
換するレベルシフト回路に関するものである。
【０００２】
【従来の技術】図７は従来のレベルシフト回路を示す回
路図であり、このレベルシフト回路は、低電圧源（ＶＣ
ＣＬ）と高電圧源（ＶＣＣＨ）の２種類の電圧源を用い
る半導体装置において、ＶＣＣＬの論理レベルをＶＣＣ
Ｈの論理レベルに変換する回路である（ＶＣＣＬ＜ＶＣ
ＣＨ）。同図において、ＩＮ＿Ｌは、ＶＣＣＬの論理レ
ベルの入力信号、ＯＵＴ＿Ｈは、ＶＣＣＨの論理レベル
の出力信号、ＩＮＶ０７０１＿Ｌ、ＩＮＶ０７０２＿Ｌ
は、低電圧源（ＶＣＣＬ）で動作するインバータ、ＩＮ
Ｖ０７０３は、高電圧源（ＶＣＣＨ）で動作するインバ
ータ、ＭＰ０７０１、ＭＰ０７０２はＰ型トランジス
タ、ＭＮ０７０１、ＭＮ０７０２は、Ｎ型トランジスタ
である。図８は従来のレベルシフト回路の動作を示す波
形図である。
路図であり、このレベルシフト回路は、低電圧源（ＶＣ
ＣＬ）と高電圧源（ＶＣＣＨ）の２種類の電圧源を用い
る半導体装置において、ＶＣＣＬの論理レベルをＶＣＣ
Ｈの論理レベルに変換する回路である（ＶＣＣＬ＜ＶＣ
ＣＨ）。同図において、ＩＮ＿Ｌは、ＶＣＣＬの論理レ
ベルの入力信号、ＯＵＴ＿Ｈは、ＶＣＣＨの論理レベル
の出力信号、ＩＮＶ０７０１＿Ｌ、ＩＮＶ０７０２＿Ｌ
は、低電圧源（ＶＣＣＬ）で動作するインバータ、ＩＮ
Ｖ０７０３は、高電圧源（ＶＣＣＨ）で動作するインバ
ータ、ＭＰ０７０１、ＭＰ０７０２はＰ型トランジス
タ、ＭＮ０７０１、ＭＮ０７０２は、Ｎ型トランジスタ
である。図８は従来のレベルシフト回路の動作を示す波
形図である。
【０００３】次に動作について説明する。次に、図８の
波形図を用いて図７のレベルシフト回路の動作を説明す
る。なお、以下の説明において電圧ＶＣＣＬの論理Ｈｉ
ｇｈレベルを“Ｈ＿ｌ”レベル、電圧ＶＣＣＨの論理Ｈ
ｉｇｈレベルを“Ｈ＿ｈ”レベル、双方の論理Ｌｏｗレ
ベル（０ｖ）を“Ｌ”レベルと記す。入力信号ＩＮ＿Ｌ
が“Ｌ”レベルで静止している状態では、ノードＮ０７
０１は“Ｈ＿ｌ”レベル、ノードＮ０７０２は“Ｌ”レ
ベルであり、Ｎ型トランジスタＭＮ０７０１はＯＮ状
態、Ｎ型トランジスタＭＮ０７０２はＯＦＦ状態であ
る。また、ノードＮ０７０３は“Ｌ”レベル、ノードＮ
０７０４は“Ｈ＿ｈ”レベルであり、Ｐ型トランジスタ
ＭＰ０７０１はＯＦＦ状態、ＭＰ０７０２はＯＮ状態で
ある。出力信号ＯＵＴ＿Ｈは“Ｌ”レベルである。
波形図を用いて図７のレベルシフト回路の動作を説明す
る。なお、以下の説明において電圧ＶＣＣＬの論理Ｈｉ
ｇｈレベルを“Ｈ＿ｌ”レベル、電圧ＶＣＣＨの論理Ｈ
ｉｇｈレベルを“Ｈ＿ｈ”レベル、双方の論理Ｌｏｗレ
ベル（０ｖ）を“Ｌ”レベルと記す。入力信号ＩＮ＿Ｌ
が“Ｌ”レベルで静止している状態では、ノードＮ０７
０１は“Ｈ＿ｌ”レベル、ノードＮ０７０２は“Ｌ”レ
ベルであり、Ｎ型トランジスタＭＮ０７０１はＯＮ状
態、Ｎ型トランジスタＭＮ０７０２はＯＦＦ状態であ
る。また、ノードＮ０７０３は“Ｌ”レベル、ノードＮ
０７０４は“Ｈ＿ｈ”レベルであり、Ｐ型トランジスタ
ＭＰ０７０１はＯＦＦ状態、ＭＰ０７０２はＯＮ状態で
ある。出力信号ＯＵＴ＿Ｈは“Ｌ”レベルである。
【０００４】入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ
＿ｌ”レベルに変化すると［図８のｔ０］、インバータ
ＩＮＶ０７０１＿Ｌ、ＩＮＶ０７０２＿Ｌの動作によっ
て、ノードＮ０７０１が“Ｌ”レベル、ノードＮ０７０
２が“Ｈ＿ｌ”レベルとなり［図８の１，２］、Ｎ型ト
ランジスタＭＮ０７０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０７０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０７０２はＯＮ状態のままであるので、ノー
ドＮ０７０４の電位はＰ型トランジスタＭＰ０７０２の
ＯＮ抵抗とＮ型トランジスタＭＮ０７０２のＯＮ抵抗で
ＶＣＣＨが分圧された値Ｖ０まで低下する［図８の
３］。ノードＮ０７０４の電位がＶＣＣＨ−ＶｔｈＰ
（ＶｔｈＰはＰ型トランジスタのしきい値電圧）以下に
なるとＰ型トランジスタＭＰ０７０１がＯＮ状態となっ
てノードＮ０７０３はＶＣＣＨまで充電され［図８の
４］、ノードＮ０７０４の電位がインバータＩＮＶ０７
０３のしきい値電圧以下になると出力信号ＯＵＴ＿Ｈが
“Ｈ＿ｌ”レベルになる［図８の５］。また、ノードＮ
０７０３がＶＣＣＨまで充電されたことによってＰ型ト
ランジスタＭＰ０７０２がＯＦＦ状態となり、ノードＮ
０７０４は０ｖまで完全に放電される［図８の６］。
＿ｌ”レベルに変化すると［図８のｔ０］、インバータ
ＩＮＶ０７０１＿Ｌ、ＩＮＶ０７０２＿Ｌの動作によっ
て、ノードＮ０７０１が“Ｌ”レベル、ノードＮ０７０
２が“Ｈ＿ｌ”レベルとなり［図８の１，２］、Ｎ型ト
ランジスタＭＮ０７０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０７０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０７０２はＯＮ状態のままであるので、ノー
ドＮ０７０４の電位はＰ型トランジスタＭＰ０７０２の
ＯＮ抵抗とＮ型トランジスタＭＮ０７０２のＯＮ抵抗で
ＶＣＣＨが分圧された値Ｖ０まで低下する［図８の
３］。ノードＮ０７０４の電位がＶＣＣＨ−ＶｔｈＰ
（ＶｔｈＰはＰ型トランジスタのしきい値電圧）以下に
なるとＰ型トランジスタＭＰ０７０１がＯＮ状態となっ
てノードＮ０７０３はＶＣＣＨまで充電され［図８の
４］、ノードＮ０７０４の電位がインバータＩＮＶ０７
０３のしきい値電圧以下になると出力信号ＯＵＴ＿Ｈが
“Ｈ＿ｌ”レベルになる［図８の５］。また、ノードＮ
０７０３がＶＣＣＨまで充電されたことによってＰ型ト
ランジスタＭＰ０７０２がＯＦＦ状態となり、ノードＮ
０７０４は０ｖまで完全に放電される［図８の６］。
【０００５】入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”レベルから
“Ｌ”レベルに変化した場合［図８のｔ１］も上記とほ
ぼ同様に、ノードＮ０７０１が“Ｈ＿ｌ”レベル、ノー
ドＮ０７０２が“Ｌ”レベルに変化［図８の１１，１
２］→Ｎ型トランジスタＭＮ０７０１がＯＮ状態、Ｎ型
トランジスタＭＮ０７０２がＯＦＦ状態に変化→ノード
Ｎ０７０３の電位がＶ０まで低下［図８の１３］→Ｐ型
トランジスタＭＰ０７０２がＯＮ状態に変化→ノードＮ
０７０４の電位がＶＣＣＨまで上昇［図８の１４］→ノ
ードＮ０７０４の電位がインバータＩＮＶ０７０３のし
きい値電圧以上になった時点で出力信号ＯＵＴ＿Ｈが
“Ｌ”レベルに変化し［図８の１５］、ノードＮ０７０
３の電位が０Ｖに変化［図８の１６］、という一連の動
作を行う。
“Ｌ”レベルに変化した場合［図８のｔ１］も上記とほ
ぼ同様に、ノードＮ０７０１が“Ｈ＿ｌ”レベル、ノー
ドＮ０７０２が“Ｌ”レベルに変化［図８の１１，１
２］→Ｎ型トランジスタＭＮ０７０１がＯＮ状態、Ｎ型
トランジスタＭＮ０７０２がＯＦＦ状態に変化→ノード
Ｎ０７０３の電位がＶ０まで低下［図８の１３］→Ｐ型
トランジスタＭＰ０７０２がＯＮ状態に変化→ノードＮ
０７０４の電位がＶＣＣＨまで上昇［図８の１４］→ノ
ードＮ０７０４の電位がインバータＩＮＶ０７０３のし
きい値電圧以上になった時点で出力信号ＯＵＴ＿Ｈが
“Ｌ”レベルに変化し［図８の１５］、ノードＮ０７０
３の電位が０Ｖに変化［図８の１６］、という一連の動
作を行う。
【０００６】上記の説明のように、従来のレベルシフト
回路ではＰ型トランジスタＭＰ０７０１とＮ型トランジ
スタＭＮ０７０１が同時にＯＮ状態、あるいは、Ｐ型ト
ランジスタＭＰ０７０２とＮ型トランジスタＭＮ０７０
２が同時にＯＮ状態となる場合が存在し［図８の３，
４］、その時のノードＮ０７０１、あるいは、ノードＮ
０７０２の電圧Ｖ０はＶＣＣＨ−ＶｔｈＰ以下でなけれ
ばならない。Ｐ型トランジスタのＯＮ抵抗をＲｏｎＰ、
Ｎ型トランジスタのＯＮ抵抗をＲｏｎＮとすると、Ｖ０
＝ＶＣＣＨ＊ＲｏｎＮ／（ＲｏｎＰ＋ＲｏｎＮ）となる
ので、Ｖ０をある程度低い値にするためにはＲｏｎＰ＞
ＲｏｎＮとする必要がある。なお、トランジスタのチャ
ネル幅をＷ、チャネル長をＬとすると、トランジスタの
ＯＮ抵抗はＬ／Ｗに比例するので、ＯＮ抵抗を高くする
には、Ｗ→小、ａｎｄ／ｏｒ、Ｌ→大、ＯＮ抵抗を低く
するには、Ｗ→大、ａｎｄ／ｏｒ、Ｌ→小の設定とな
る。
回路ではＰ型トランジスタＭＰ０７０１とＮ型トランジ
スタＭＮ０７０１が同時にＯＮ状態、あるいは、Ｐ型ト
ランジスタＭＰ０７０２とＮ型トランジスタＭＮ０７０
２が同時にＯＮ状態となる場合が存在し［図８の３，
４］、その時のノードＮ０７０１、あるいは、ノードＮ
０７０２の電圧Ｖ０はＶＣＣＨ−ＶｔｈＰ以下でなけれ
ばならない。Ｐ型トランジスタのＯＮ抵抗をＲｏｎＰ、
Ｎ型トランジスタのＯＮ抵抗をＲｏｎＮとすると、Ｖ０
＝ＶＣＣＨ＊ＲｏｎＮ／（ＲｏｎＰ＋ＲｏｎＮ）となる
ので、Ｖ０をある程度低い値にするためにはＲｏｎＰ＞
ＲｏｎＮとする必要がある。なお、トランジスタのチャ
ネル幅をＷ、チャネル長をＬとすると、トランジスタの
ＯＮ抵抗はＬ／Ｗに比例するので、ＯＮ抵抗を高くする
には、Ｗ→小、ａｎｄ／ｏｒ、Ｌ→大、ＯＮ抵抗を低く
するには、Ｗ→大、ａｎｄ／ｏｒ、Ｌ→小の設定とな
る。
【０００７】
【発明が解決しようとする課題】従来のレベルシフト回
路は以上のように構成されているので、Ｐ型トランジス
タＭＰ０７０１およびＭＰ０７０２がＯＮ状態の時のゲ
ート・ソース間電圧（−ＶＣＣＨ）に比べてＮ型トラン
ジスタＭＮ０７０１およびＭＮ０７０２がＯＮ状態の時
のゲート・ソース間電圧（ＶＣＣＬ）は低いので、Ｎ型
トランジスタＭＮ０７０１およびＭＮ０７０２のＬ／Ｗ
を小さくしてもＲｏｎＮは下がりにくく、ＶＣＣＨとＶ
ＣＣＬの差が大きくなるほどその傾向は強くなる。した
がって、ＲｏｎＰ＞ＲｏｎＮの関係を満たすためにはＲ
ｏｎＰを極めて高くする必要がある。しかし、ノードＮ
０７０１およびＮ０７０２はＰ型トランジスタＭＰ０７
０１およびＭＰ０７０２によって充電されるので［図８
の４，１４］、ＲｏｎＰが極めて高いとその充電速度が
遅くなり、これは、入力信号ＩＮ＿Ｌに対する出力信号
ＯＵＴ＿Ｈの遅延時間が増大するという課題がある。こ
れに対して、Ｎ型トランジスタＭＮ０７０１およびＭＮ
０７０２のＬ／ＷをＰ型トランジスタＭＰ０７０１およ
びＭＰ０７０２のＬ／Ｗに比べて極めて小さくすること
によって、ＲｏｎＰをある程度低く保ったままでＲｏｎ
Ｐ＞ＲｏｎＮの関係を満たすことも可能であるが、この
場合はＲｏｎＰ＋ＲｏｎＮの値が小さくなるので、Ｐ型
トランジスタＭＰ０７０１とＮ型トランジスタＭＮ０７
０１が同時にＯＮ状態、あるいは、Ｐ型トランジスタＭ
Ｐ０７０２とＮ型トランジスタＭＮ０７０２が同時にＯ
Ｎ状態となった時に流れる貫通電流が大きくなり消費電
力が増大するという課題があった。
路は以上のように構成されているので、Ｐ型トランジス
タＭＰ０７０１およびＭＰ０７０２がＯＮ状態の時のゲ
ート・ソース間電圧（−ＶＣＣＨ）に比べてＮ型トラン
ジスタＭＮ０７０１およびＭＮ０７０２がＯＮ状態の時
のゲート・ソース間電圧（ＶＣＣＬ）は低いので、Ｎ型
トランジスタＭＮ０７０１およびＭＮ０７０２のＬ／Ｗ
を小さくしてもＲｏｎＮは下がりにくく、ＶＣＣＨとＶ
ＣＣＬの差が大きくなるほどその傾向は強くなる。した
がって、ＲｏｎＰ＞ＲｏｎＮの関係を満たすためにはＲ
ｏｎＰを極めて高くする必要がある。しかし、ノードＮ
０７０１およびＮ０７０２はＰ型トランジスタＭＰ０７
０１およびＭＰ０７０２によって充電されるので［図８
の４，１４］、ＲｏｎＰが極めて高いとその充電速度が
遅くなり、これは、入力信号ＩＮ＿Ｌに対する出力信号
ＯＵＴ＿Ｈの遅延時間が増大するという課題がある。こ
れに対して、Ｎ型トランジスタＭＮ０７０１およびＭＮ
０７０２のＬ／ＷをＰ型トランジスタＭＰ０７０１およ
びＭＰ０７０２のＬ／Ｗに比べて極めて小さくすること
によって、ＲｏｎＰをある程度低く保ったままでＲｏｎ
Ｐ＞ＲｏｎＮの関係を満たすことも可能であるが、この
場合はＲｏｎＰ＋ＲｏｎＮの値が小さくなるので、Ｐ型
トランジスタＭＰ０７０１とＮ型トランジスタＭＮ０７
０１が同時にＯＮ状態、あるいは、Ｐ型トランジスタＭ
Ｐ０７０２とＮ型トランジスタＭＮ０７０２が同時にＯ
Ｎ状態となった時に流れる貫通電流が大きくなり消費電
力が増大するという課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、変換可能な電位差が大きく、遅延
時間が短く、貫通電流が少ないレベルシフト回路を得る
ことを目的とする。
めになされたもので、変換可能な電位差が大きく、遅延
時間が短く、貫通電流が少ないレベルシフト回路を得る
ことを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るレベルシ
フト回路は、充電手段を、ドレインが第１および第２の
ノードに各々接続され、ゲートが第２および第１のノー
ドに各々接続され、ソースが第２の電圧源に接続された
第１および第２のＰ型トランジスタと、第１および第２
のＰ型トランジスタに並列に接続され、入力信号が変化
しない定常時にはＯＦＦ状態を保つ第１および第２のス
イッチ回路と、入力信号の変化によって第１のノードが
論理“Ｈ”から論理“Ｌ”に変化した場合は、第２のス
イッチ回路をＯＮ状態に設定して第２のノードを論理
“Ｈ”に充電した後、第２のスイッチ回路をＯＦＦ状態
に戻し、入力信号の変化によって第２のノードが論理
“Ｈ”から論理“Ｌ”に変化した場合は、第１のスイッ
チ回路をＯＮ状態に設定して第１のノードを論理“Ｈ”
に充電した後、第１のスイッチ回路をＯＦＦ状態に戻す
充電制御回路とで構成したものである。
フト回路は、充電手段を、ドレインが第１および第２の
ノードに各々接続され、ゲートが第２および第１のノー
ドに各々接続され、ソースが第２の電圧源に接続された
第１および第２のＰ型トランジスタと、第１および第２
のＰ型トランジスタに並列に接続され、入力信号が変化
しない定常時にはＯＦＦ状態を保つ第１および第２のス
イッチ回路と、入力信号の変化によって第１のノードが
論理“Ｈ”から論理“Ｌ”に変化した場合は、第２のス
イッチ回路をＯＮ状態に設定して第２のノードを論理
“Ｈ”に充電した後、第２のスイッチ回路をＯＦＦ状態
に戻し、入力信号の変化によって第２のノードが論理
“Ｈ”から論理“Ｌ”に変化した場合は、第１のスイッ
チ回路をＯＮ状態に設定して第１のノードを論理“Ｈ”
に充電した後、第１のスイッチ回路をＯＦＦ状態に戻す
充電制御回路とで構成したものである。
【００１０】この発明に係るレベルシフト回路は、第１
および第２のスイッチ回路を、ドレインが第１および第
２のノードに各々接続され、ソースが第２の電圧源に接
続された第３および第４のＰ型トランジスタで構成さ
れ、充電制御回路を、入力端子が、第２のノードに接続
された第１のＮＯＲゲートと、第１のノードに接続され
た第２のＮＯＲゲートとで構成されるＲＳフリップフロ
ップと、入力端子が第１のＮＯＲゲートの出力と第２の
ノードに接続された第３のＮＯＲゲートと、入力端子が
第２のＮＯＲゲートの出力と第１のノードに接続された
第４のＮＯＲゲートと、入力端子が第３のＮＯＲゲート
の出力に接続され、出力端子が第３のＰ型トランジスタ
のゲートに接続された第１のインバータと、入力端子が
第４のＮＯＲゲートの出力に接続され、出力端子が第４
のＰ型トランジスタのゲートに接続された第２のインバ
ータとで構成したものである。
および第２のスイッチ回路を、ドレインが第１および第
２のノードに各々接続され、ソースが第２の電圧源に接
続された第３および第４のＰ型トランジスタで構成さ
れ、充電制御回路を、入力端子が、第２のノードに接続
された第１のＮＯＲゲートと、第１のノードに接続され
た第２のＮＯＲゲートとで構成されるＲＳフリップフロ
ップと、入力端子が第１のＮＯＲゲートの出力と第２の
ノードに接続された第３のＮＯＲゲートと、入力端子が
第２のＮＯＲゲートの出力と第１のノードに接続された
第４のＮＯＲゲートと、入力端子が第３のＮＯＲゲート
の出力に接続され、出力端子が第３のＰ型トランジスタ
のゲートに接続された第１のインバータと、入力端子が
第４のＮＯＲゲートの出力に接続され、出力端子が第４
のＰ型トランジスタのゲートに接続された第２のインバ
ータとで構成したものである。
【００１１】この発明に係るレベルシフト回路は、第１
および第２のスイッチ回路を、ドレインが第１および第
２のノードに各々接続され、ソースが第２の電圧源に接
続された第３および第４のＰ型トランジスタで構成さ
れ、充電制御回路を、入力端子が第２のノードに接続さ
れた第３のインバータと、入力端子が第１のノードに接
続された第４のインバータと、入力端子が、第３のイン
バータに接続された第１のＮＡＮＤゲートと、第４のイ
ンバータに接続された第２のＮＡＮＤゲートとで構成さ
れるＲＳフリップフロップと、入力端子が第１のＮＡＮ
Ｄゲートの出力と第３のインバータの出力に接続され、
出力端子が第３のＰ型トランジスタのゲートに接続され
た第３のＮＡＮＤゲートと、入力端子が第２のＮＡＮＤ
ゲートの出力と第４のインバータの出力に接続され、出
力端子が第４のＰ型トランジスタのゲートに接続された
第４のＮＡＮＤゲートとで構成したものである。
および第２のスイッチ回路を、ドレインが第１および第
２のノードに各々接続され、ソースが第２の電圧源に接
続された第３および第４のＰ型トランジスタで構成さ
れ、充電制御回路を、入力端子が第２のノードに接続さ
れた第３のインバータと、入力端子が第１のノードに接
続された第４のインバータと、入力端子が、第３のイン
バータに接続された第１のＮＡＮＤゲートと、第４のイ
ンバータに接続された第２のＮＡＮＤゲートとで構成さ
れるＲＳフリップフロップと、入力端子が第１のＮＡＮ
Ｄゲートの出力と第３のインバータの出力に接続され、
出力端子が第３のＰ型トランジスタのゲートに接続され
た第３のＮＡＮＤゲートと、入力端子が第２のＮＡＮＤ
ゲートの出力と第４のインバータの出力に接続され、出
力端子が第４のＰ型トランジスタのゲートに接続された
第４のＮＡＮＤゲートとで構成したものである。
【００１２】この発明に係るレベルシフト回路は、第１
のスイッチ回路を、直列接続された第３および第４のＰ
型トランジスタで構成され、第２のスイッチ回路を、直
列接続された第５および第６のＰ型トランジスタで構成
され、充電制御回路を、入力端子が、第２のノードに接
続された第１のＮＯＲゲートと、第１のノードに接続さ
れた第２のＮＯＲゲートとで構成されるＲＳフリップフ
ロップで構成され、第３および第４のＰ型トランジスタ
のゲートは第２のノードおよび第１のＮＯＲゲートの出
力に各々接続され、第５および第６のＰ型トランジスタ
のゲートは第１のノードおよび第２のＮＯＲゲートの出
力に各々接続されるように構成したものである。
のスイッチ回路を、直列接続された第３および第４のＰ
型トランジスタで構成され、第２のスイッチ回路を、直
列接続された第５および第６のＰ型トランジスタで構成
され、充電制御回路を、入力端子が、第２のノードに接
続された第１のＮＯＲゲートと、第１のノードに接続さ
れた第２のＮＯＲゲートとで構成されるＲＳフリップフ
ロップで構成され、第３および第４のＰ型トランジスタ
のゲートは第２のノードおよび第１のＮＯＲゲートの出
力に各々接続され、第５および第６のＰ型トランジスタ
のゲートは第１のノードおよび第２のＮＯＲゲートの出
力に各々接続されるように構成したものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるレ
ベルシフト回路を示す回路図であり、このレベルシフト
回路は、低電圧源（ＶＣＣＬ：第１の電圧源）と高電圧
源（ＶＣＣＨ：第２の電圧源）の２種類の電圧源を用い
る半導体装置において、ＶＣＣＬの論理レベルをＶＣＣ
Ｈの論理レベルに変換する回路である。同図において、
ＩＮ＿Ｌは、ＶＣＣＬの論理ベルの入力信号、ＯＵＴ＿
Ｈは、ＶＣＣＨの論理レベルの出力信号である。ＩＮＶ
０１０１＿Ｌは、低電圧源（ＶＣＣＬ）で動作するイン
バータであり、入力信号ＩＮ＿Ｌが入力される。ＩＮＶ
０１０２＿Ｌは、低電圧源（ＶＣＣＬ）で動作するイン
バータであり、インバータＩＮＶ０１０１＿Ｌの出力
（ノードＮ０１０１）を入力とする。ＭＮ０１０１はド
レインがノードＮ０１０３（第１のノード）に接続さ
れ、ゲートがインバータＩＮＶ０１０１＿Ｌの出力（ノ
ードＮ０１０１）に接続され、ソースが接地されたＮ型
トランジスタ（第１のＮ型トランジスタ）である。ＭＮ
０１０２はドレインがノードＮ０１０４（第２のノー
ド）に接続され、ゲートがインバータＩＮＶ０１０２＿
Ｌの出力（ノードＮ０１０２）に接続され、ソースが接
地されたＮ型トランジスタ（第２のＮ型トランジスタ）
である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるレ
ベルシフト回路を示す回路図であり、このレベルシフト
回路は、低電圧源（ＶＣＣＬ：第１の電圧源）と高電圧
源（ＶＣＣＨ：第２の電圧源）の２種類の電圧源を用い
る半導体装置において、ＶＣＣＬの論理レベルをＶＣＣ
Ｈの論理レベルに変換する回路である。同図において、
ＩＮ＿Ｌは、ＶＣＣＬの論理ベルの入力信号、ＯＵＴ＿
Ｈは、ＶＣＣＨの論理レベルの出力信号である。ＩＮＶ
０１０１＿Ｌは、低電圧源（ＶＣＣＬ）で動作するイン
バータであり、入力信号ＩＮ＿Ｌが入力される。ＩＮＶ
０１０２＿Ｌは、低電圧源（ＶＣＣＬ）で動作するイン
バータであり、インバータＩＮＶ０１０１＿Ｌの出力
（ノードＮ０１０１）を入力とする。ＭＮ０１０１はド
レインがノードＮ０１０３（第１のノード）に接続さ
れ、ゲートがインバータＩＮＶ０１０１＿Ｌの出力（ノ
ードＮ０１０１）に接続され、ソースが接地されたＮ型
トランジスタ（第１のＮ型トランジスタ）である。ＭＮ
０１０２はドレインがノードＮ０１０４（第２のノー
ド）に接続され、ゲートがインバータＩＮＶ０１０２＿
Ｌの出力（ノードＮ０１０２）に接続され、ソースが接
地されたＮ型トランジスタ（第２のＮ型トランジスタ）
である。
【００１４】ＭＰ０１０１は、ドレインがノードＮ０１
０３に接続され、ゲートがノードＮ０１０４に接続さ
れ、ソースが高電圧源（ＶＣＣＨ）に接続されたＰ型ト
ランジスタ（第１のＰ型トランジスタ）である。ＭＰ０
１０２はドレインがノードＮ０１０４に接続され、ゲー
トがノードＮ０１０３に接続され、ソースが高電圧源
（ＶＣＣＨ）に接続されたＰ型トランジスタ（第２のＰ
型トランジスタ）である。ＭＰ０１０３は、Ｐ型トラン
ジスタＭＰ０１０１に並列に接続されたＰ型トランジス
タ（第１のスイッチ回路、第３のＰ型トランジスタ）で
あり、ＭＰ０１０４は、Ｐ型トランジスタＭＰ０１０２
に並列に接続されたＰ型トランジスタ（第２のスイッチ
回路、第４のＰ型トランジスタ）である。ＮＯＲ０１０
１およびＮＯＲ０１０２は、高電圧源（ＶＣＣＨ）で動
作するＮＯＲゲート（第１および第２のＮＯＲゲート）
であり、各々の出力（ノードＮ０１０５およびノードＮ
０１０６）が他方のゲートの入力に接続されてＲＳフリ
ップフロップ（充電制御回路）を構成している。このＲ
ＳフリップフロップのＮＯＲ０１０１側の入力はノード
Ｎ０１０４に接続され、ＮＯＲ０１０２側の入力はノー
ドＮ０１０３に接続されている。ＮＯＲ０１０３は、入
力がノードＮ０１０４とノードＮ０１０５に接続された
高電圧源（ＶＣＣＨ）で動作するＮＯＲゲート（充電制
御回路、第３のＮＯＲゲート）である。ＩＮＶ０１０４
は、入力がＮＯＲゲートＮＯＲ０１０３の出力に接続さ
れ、出力がＰ型トランジスタＭＰ０１０３のゲート（ノ
ードＮ０１０７）に接続された高電圧源（ＶＣＣＨ）で
動作するインバータ（充電制御回路、第１のインバー
タ）である。ＮＯＲ０１０４は、入力がノードＮ０１０
３とノードＮ０１０６に接続された高電圧源（ＶＣＣ
Ｈ）で動作するＮＯＲゲート（充電制御回路、第４のＮ
ＯＲゲート）である。ＩＮＶ０１０５は、入力がＮＯＲ
ゲートＮＯＲ０１０４の出力に接続され、出力がＰ型ト
ランジスタＭＰ０１０４のゲート（ノードＮ０１０８）
に接続された高電圧源（ＶＣＣＨ）で動作するインバー
タ（充電制御回路、第２のインバータ）である。ＩＮＶ
０１０３は、入力がノードＮ０１０４に接続され、出力
が出力信号ＯＵＴ＿Ｈとなる高電圧源（ＶＣＣＨ）で動
作するインバータである。本構成において、Ｐ型トラン
ジスタＭＰ０１０１およびＭＰ０１０２のＯＮ抵抗は極
めて高く設定され、Ｐ型トランジスタＭＰ０１０３およ
びＭＰ０１０４のＯＮ抵抗はノードＮ０１０３およびＮ
０１０４を適切な速度で充電可能な値に設定される。Ｎ
型トランジスタＭＮ０１０１およびＭＮ０１０２のＯＮ
抵抗はノードＮ０１０３およびＮ０１０４を適切な速度
で放電可能な値に設定される。図２はこの発明の実施の
形態１によるレベルシフト回路の動作を示す波形図であ
る。
０３に接続され、ゲートがノードＮ０１０４に接続さ
れ、ソースが高電圧源（ＶＣＣＨ）に接続されたＰ型ト
ランジスタ（第１のＰ型トランジスタ）である。ＭＰ０
１０２はドレインがノードＮ０１０４に接続され、ゲー
トがノードＮ０１０３に接続され、ソースが高電圧源
（ＶＣＣＨ）に接続されたＰ型トランジスタ（第２のＰ
型トランジスタ）である。ＭＰ０１０３は、Ｐ型トラン
ジスタＭＰ０１０１に並列に接続されたＰ型トランジス
タ（第１のスイッチ回路、第３のＰ型トランジスタ）で
あり、ＭＰ０１０４は、Ｐ型トランジスタＭＰ０１０２
に並列に接続されたＰ型トランジスタ（第２のスイッチ
回路、第４のＰ型トランジスタ）である。ＮＯＲ０１０
１およびＮＯＲ０１０２は、高電圧源（ＶＣＣＨ）で動
作するＮＯＲゲート（第１および第２のＮＯＲゲート）
であり、各々の出力（ノードＮ０１０５およびノードＮ
０１０６）が他方のゲートの入力に接続されてＲＳフリ
ップフロップ（充電制御回路）を構成している。このＲ
ＳフリップフロップのＮＯＲ０１０１側の入力はノード
Ｎ０１０４に接続され、ＮＯＲ０１０２側の入力はノー
ドＮ０１０３に接続されている。ＮＯＲ０１０３は、入
力がノードＮ０１０４とノードＮ０１０５に接続された
高電圧源（ＶＣＣＨ）で動作するＮＯＲゲート（充電制
御回路、第３のＮＯＲゲート）である。ＩＮＶ０１０４
は、入力がＮＯＲゲートＮＯＲ０１０３の出力に接続さ
れ、出力がＰ型トランジスタＭＰ０１０３のゲート（ノ
ードＮ０１０７）に接続された高電圧源（ＶＣＣＨ）で
動作するインバータ（充電制御回路、第１のインバー
タ）である。ＮＯＲ０１０４は、入力がノードＮ０１０
３とノードＮ０１０６に接続された高電圧源（ＶＣＣ
Ｈ）で動作するＮＯＲゲート（充電制御回路、第４のＮ
ＯＲゲート）である。ＩＮＶ０１０５は、入力がＮＯＲ
ゲートＮＯＲ０１０４の出力に接続され、出力がＰ型ト
ランジスタＭＰ０１０４のゲート（ノードＮ０１０８）
に接続された高電圧源（ＶＣＣＨ）で動作するインバー
タ（充電制御回路、第２のインバータ）である。ＩＮＶ
０１０３は、入力がノードＮ０１０４に接続され、出力
が出力信号ＯＵＴ＿Ｈとなる高電圧源（ＶＣＣＨ）で動
作するインバータである。本構成において、Ｐ型トラン
ジスタＭＰ０１０１およびＭＰ０１０２のＯＮ抵抗は極
めて高く設定され、Ｐ型トランジスタＭＰ０１０３およ
びＭＰ０１０４のＯＮ抵抗はノードＮ０１０３およびＮ
０１０４を適切な速度で充電可能な値に設定される。Ｎ
型トランジスタＭＮ０１０１およびＭＮ０１０２のＯＮ
抵抗はノードＮ０１０３およびＮ０１０４を適切な速度
で放電可能な値に設定される。図２はこの発明の実施の
形態１によるレベルシフト回路の動作を示す波形図であ
る。
【００１５】次に動作について説明する。以下、上記レ
ベルシフト回路の動作について、図２の波形図を用いて
説明する。入力信号ＩＮ＿Ｌが“Ｌ”レベルで静止して
いる状態では、ノードＮ０１０１は“Ｈ＿ｌ”レベル、
ノードＮ０１０２は“Ｌ”レベルであり、Ｎ型トランジ
スタＭＮ０１０１はＯＮ状態、Ｎ型トランジスタＭＮ０
１０２はＯＦＦ状態である。また、ノードＮ０１０３は
“Ｌ”レベル、ノードＮ０１０４は“Ｈ＿ｈ”レベルで
あり、Ｐ型トランジスタＭＰ０１０１はＯＦＦ状態、Ｍ
Ｐ０１０２はＯＮ状態、出力信号ＯＵＴ＿Ｈは“Ｌ”レ
ベルである。ＮＯＲゲートＮＯＲ０１０１とＮＯＲ０１
０２で構成されるＲＳフリップフロップは、ノードＮ０
１０５が“Ｌ”レベル、ノードＮ０１０６が“Ｈ＿ｈ”
レベルにセットされている。Ｐ型トランジスタＭＰ０１
０３およびＭＰ０１０４のゲート（ノードＮ０１０７お
よびノードＮ０１０８）は共に“Ｈ＿ｈ”レベルであ
り、Ｐ型トランジスタＭＰ０１０３およびＭＰ０１０４
はＯＦＦ状態である。
ベルシフト回路の動作について、図２の波形図を用いて
説明する。入力信号ＩＮ＿Ｌが“Ｌ”レベルで静止して
いる状態では、ノードＮ０１０１は“Ｈ＿ｌ”レベル、
ノードＮ０１０２は“Ｌ”レベルであり、Ｎ型トランジ
スタＭＮ０１０１はＯＮ状態、Ｎ型トランジスタＭＮ０
１０２はＯＦＦ状態である。また、ノードＮ０１０３は
“Ｌ”レベル、ノードＮ０１０４は“Ｈ＿ｈ”レベルで
あり、Ｐ型トランジスタＭＰ０１０１はＯＦＦ状態、Ｍ
Ｐ０１０２はＯＮ状態、出力信号ＯＵＴ＿Ｈは“Ｌ”レ
ベルである。ＮＯＲゲートＮＯＲ０１０１とＮＯＲ０１
０２で構成されるＲＳフリップフロップは、ノードＮ０
１０５が“Ｌ”レベル、ノードＮ０１０６が“Ｈ＿ｈ”
レベルにセットされている。Ｐ型トランジスタＭＰ０１
０３およびＭＰ０１０４のゲート（ノードＮ０１０７お
よびノードＮ０１０８）は共に“Ｈ＿ｈ”レベルであ
り、Ｐ型トランジスタＭＰ０１０３およびＭＰ０１０４
はＯＦＦ状態である。
【００１６】入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ
＿ｌ”レベルに変化すると（図２のｔ０）、インバータ
ＩＮＶ０１０１＿Ｌ、ＩＮＶ０１０２＿Ｌの動作によっ
て、ノードＮ０１０１が“Ｌ”レベル、ノードＮ０１０
２が“Ｈ＿ｌ”レベルとなり［図２の１，２］、Ｎ型ト
ランジスタＭＮ０１０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０１０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０１０２はＯＮ状態のままであるので、ノー
ドＮ０１０４の電位はＰ型トランジスタＭＰ０１０２の
ＯＮ抵抗とＮ型トランジスタＭＮ０１０２のＯＮ抵抗で
ＶＣＣＨが分圧された値Ｖ１まで低下する［図２の
３］。ノードＮ０１０４の電位がＮＯＲゲートＮＯＲ０
１０３のしきい値電圧以下になると、ノードＮ０１０７
が“Ｌ”レベルとなり［図２の４］、ノードＮ０１０４
の電位がインバータＩＮＶ０１０３のしきい値電圧以下
になると、出力信号ＯＵＴ＿Ｈが“Ｈ＿ｈ”レベルにな
る［図２の５］。Ｎ０１０７が“Ｌ”レベルになると、
Ｐ型トランジスタＭＰ０１０３がＯＮ状態となってノー
ドＮ０１０３をＶＣＣＨまで充電する［図２の６］。ノ
ードＮ０１０３が“Ｈ＿ｈ”レベルになると、Ｐ型トラ
ンジスタＭＰ０１０２がＯＦＦ状態となってノードＮ０
１０４は０ｖまで完全に放電され［図２の７］、ＮＯＲ
ゲートＮＯＲ０１０１とＮＯＲ０１０２で構成されるＲ
ＳフリップフロップはノードＮ０１０５が“Ｈ＿ｈ”レ
ベル、ノードＮ０１０６が“Ｌ”レベルにセットされる
［図２の８，９］。ノードＮ０１０５が“Ｈ＿ｈ”レベ
ルになると、ノードＮ０１０７は“Ｈ＿ｈ”レベルにな
ってＰ型トランジスタＭＰ０１０３はＯＦＦ状態となる
が［図２の１０］、ノードＮ０１０４ノードの電位がＶ
ＣＣＨ−ＶｔｈＰ（ＶｔｈＰはＰ型トランジスタのしき
い値電圧）以下になった時点［図２の３］でＰ型トラン
ジスタＭＰ０１０１がＯＮ状態となっているので、ノー
ドＮ０１０３の“Ｈ＿ｈ”レベルは保持される。以上
が、入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ＿ｌ”レ
ベルに変化したことに起因するレベルシフト回路の一連
の動作である。入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”レベルか
ら“Ｌ”レベルに変化した場合［図２のｔ１］の動作も
上記と同様であり、各ノードの電位変化を図２の１１〜
２０に示す。
＿ｌ”レベルに変化すると（図２のｔ０）、インバータ
ＩＮＶ０１０１＿Ｌ、ＩＮＶ０１０２＿Ｌの動作によっ
て、ノードＮ０１０１が“Ｌ”レベル、ノードＮ０１０
２が“Ｈ＿ｌ”レベルとなり［図２の１，２］、Ｎ型ト
ランジスタＭＮ０１０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０１０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０１０２はＯＮ状態のままであるので、ノー
ドＮ０１０４の電位はＰ型トランジスタＭＰ０１０２の
ＯＮ抵抗とＮ型トランジスタＭＮ０１０２のＯＮ抵抗で
ＶＣＣＨが分圧された値Ｖ１まで低下する［図２の
３］。ノードＮ０１０４の電位がＮＯＲゲートＮＯＲ０
１０３のしきい値電圧以下になると、ノードＮ０１０７
が“Ｌ”レベルとなり［図２の４］、ノードＮ０１０４
の電位がインバータＩＮＶ０１０３のしきい値電圧以下
になると、出力信号ＯＵＴ＿Ｈが“Ｈ＿ｈ”レベルにな
る［図２の５］。Ｎ０１０７が“Ｌ”レベルになると、
Ｐ型トランジスタＭＰ０１０３がＯＮ状態となってノー
ドＮ０１０３をＶＣＣＨまで充電する［図２の６］。ノ
ードＮ０１０３が“Ｈ＿ｈ”レベルになると、Ｐ型トラ
ンジスタＭＰ０１０２がＯＦＦ状態となってノードＮ０
１０４は０ｖまで完全に放電され［図２の７］、ＮＯＲ
ゲートＮＯＲ０１０１とＮＯＲ０１０２で構成されるＲ
ＳフリップフロップはノードＮ０１０５が“Ｈ＿ｈ”レ
ベル、ノードＮ０１０６が“Ｌ”レベルにセットされる
［図２の８，９］。ノードＮ０１０５が“Ｈ＿ｈ”レベ
ルになると、ノードＮ０１０７は“Ｈ＿ｈ”レベルにな
ってＰ型トランジスタＭＰ０１０３はＯＦＦ状態となる
が［図２の１０］、ノードＮ０１０４ノードの電位がＶ
ＣＣＨ−ＶｔｈＰ（ＶｔｈＰはＰ型トランジスタのしき
い値電圧）以下になった時点［図２の３］でＰ型トラン
ジスタＭＰ０１０１がＯＮ状態となっているので、ノー
ドＮ０１０３の“Ｈ＿ｈ”レベルは保持される。以上
が、入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ＿ｌ”レ
ベルに変化したことに起因するレベルシフト回路の一連
の動作である。入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”レベルか
ら“Ｌ”レベルに変化した場合［図２のｔ１］の動作も
上記と同様であり、各ノードの電位変化を図２の１１〜
２０に示す。
【００１７】以上のように、この実施の形態１によれ
ば、Ｐ型トランジスタＭＰ０１０１とＭＰ０１０２のＯ
Ｎ抵抗を極めて高く設定しているので、Ｐ型トランジス
タＭＰ０１０１とＮ型トランジスタＭＮ０１０１、ある
いは、Ｐ型トランジスタＭＰ０１０２とＮ型トランジス
タＭＮ０１０２が同時にＯＮ状態となった時に流れる貫
通電流を極めて小さくできる。さらに、ＶＣＣＬとＶＣ
ＣＨの差が大きくなってＮ型トランジスタＭＮ０１０
１、ＭＮ０１０２のＯＮ抵抗が比較的大きくなっても、
Ｖ１の値を低くすることが可能である。また、ノードＮ
０１０３、Ｎ０１０４を充電するためのＰ型トランジス
タＭＰ０１０３、ＭＰ０１０４を介して貫通電流が流れ
ることはないので、それらのＯＮ抵抗は充電速度優先で
最適化可能であり、低消費電力化によって遅延時間が増
大することはない。
ば、Ｐ型トランジスタＭＰ０１０１とＭＰ０１０２のＯ
Ｎ抵抗を極めて高く設定しているので、Ｐ型トランジス
タＭＰ０１０１とＮ型トランジスタＭＮ０１０１、ある
いは、Ｐ型トランジスタＭＰ０１０２とＮ型トランジス
タＭＮ０１０２が同時にＯＮ状態となった時に流れる貫
通電流を極めて小さくできる。さらに、ＶＣＣＬとＶＣ
ＣＨの差が大きくなってＮ型トランジスタＭＮ０１０
１、ＭＮ０１０２のＯＮ抵抗が比較的大きくなっても、
Ｖ１の値を低くすることが可能である。また、ノードＮ
０１０３、Ｎ０１０４を充電するためのＰ型トランジス
タＭＰ０１０３、ＭＰ０１０４を介して貫通電流が流れ
ることはないので、それらのＯＮ抵抗は充電速度優先で
最適化可能であり、低消費電力化によって遅延時間が増
大することはない。
【００１８】実施の形態２．図３はこの発明の実施の形
態２によるレベルシフト回路を示す回路図であり、この
実施の形態２は、上記実施の形態１の構成要素であるＮ
ＯＲゲートをＮＡＮＤゲートに置き換えたものである。
このレベルシフト回路は、低電圧源（ＶＣＣＬ）と高電
圧源（ＶＣＣＨ）の２種類の電圧源を用いる半導体装置
において、ＶＣＣＬの論理レベルをＶＣＣＨの論理レベ
ルに変換する回路である。同図において、ＩＮ＿Ｌは、
ＶＣＣＬの論理ベルの入力信号、ＯＵＴ＿Ｈは、ＶＣＣ
Ｈの論理レベルの出力信号である。ＩＮＶ０３０１＿Ｌ
は、低電圧源（ＶＣＣＬ）で動作するインバータであ
り、入力信号ＩＮ＿Ｌが入力される。ＩＮＶ０３０２＿
Ｌは、低電圧源（ＶＣＣＬ）で動作するインバータであ
り、インバータＩＮＶ０３０１＿Ｌの出力（ノードＮ０
３０１）を入力とする。
態２によるレベルシフト回路を示す回路図であり、この
実施の形態２は、上記実施の形態１の構成要素であるＮ
ＯＲゲートをＮＡＮＤゲートに置き換えたものである。
このレベルシフト回路は、低電圧源（ＶＣＣＬ）と高電
圧源（ＶＣＣＨ）の２種類の電圧源を用いる半導体装置
において、ＶＣＣＬの論理レベルをＶＣＣＨの論理レベ
ルに変換する回路である。同図において、ＩＮ＿Ｌは、
ＶＣＣＬの論理ベルの入力信号、ＯＵＴ＿Ｈは、ＶＣＣ
Ｈの論理レベルの出力信号である。ＩＮＶ０３０１＿Ｌ
は、低電圧源（ＶＣＣＬ）で動作するインバータであ
り、入力信号ＩＮ＿Ｌが入力される。ＩＮＶ０３０２＿
Ｌは、低電圧源（ＶＣＣＬ）で動作するインバータであ
り、インバータＩＮＶ０３０１＿Ｌの出力（ノードＮ０
３０１）を入力とする。
【００１９】ＭＮ０３０１は、ドレインがノードＮ０３
０３に接続され、ゲートがインバータＩＮＶ０３０１＿
Ｌの出力（ノードＮ０３０１）に接続され、ソースが接
地されたＮ型トランジスタである。ＭＮ０３０２は、ド
レインがノードＮ０３０４に接続され、ゲートがインバ
ータＩＮＶ０３０２＿Ｌの出力（ノードＮ０３０２）に
接続され、ソースが接地されたＮ型トランジスタであ
る。ＭＰ０３０１は、ドレインがノードＮ０３０３に接
続され、ゲートがノードＮ０３０４に接続され、ソース
が高電圧源（ＶＣＣＨ）に接続されたＰ型トランジスタ
である。ＭＰ０３０２は、ドレインがノードＮ０３０４
に接続され、ゲートがノードＮ０３０３に接続され、ソ
ースが高電圧源（ＶＣＣＨ）に接続されたＰ型トランジ
スタである。ＭＰ０３０３は、Ｐ型トランジスタＭＰ０
３０１に並列に接続されたＰ型トランジスタであり、Ｍ
Ｐ０３０４は、Ｐ型トランジスタＭＰ０３０２に並列に
接続されたＰ型トランジスタである。ＩＮＶ０３０４お
よびＩＮＶ０３０５は、入力が各々ノードＮ０３０４お
よびＮ０３０３に接続された高電圧源（ＶＣＣＨ）で動
作するインバータ（充電制御回路、第３および第４のイ
ンバータ）である。ＮＡＮＤ０３０１およびＮＡＮＤ０
３０２は、高電圧源（ＶＣＣＨ）で動作するＮＡＮＤゲ
ート（第１および第２のＮＡＮＤゲート）であり、各々
の出力（ノードＮ０３０５およびノードＮ０３０６）が
他方のゲートの入力に接続されてＲＳフリップフロップ
を構成している。このＲＳフリップフロップのＮＯＲ０
３０１側の入力は、インバータＩＮＶ０３０４の出力に
接続され、ＮＡＮＤ０３０２側の入力は、インバータＩ
ＮＶ０３０５の出力に接続されている。ＮＡＮＤ０３０
３は、入力がインバータＩＮＶ０３０４の出力とノード
Ｎ０３０５に接続され、出力がＰ型トランジスタＭＰ０
３０３のゲート（ノードＮ０３０７）に接続された高電
圧源（ＶＣＣＨ）で動作するＮＡＮＤゲート（充電制御
回路、第３のＮＡＮＤゲート）である。ＮＡＮＤ０３０
４は入力がインバータＩＮＶ０３０５の出力とノードＮ
０３０６に接続され、出力がＰ型トランジスタＭＰ０３
０４のゲート（ノードＮ０３０８）に接続された高電圧
源（ＶＣＣＨ）で動作するＮＡＮＤゲート（充電制御回
路、第４のＮＡＮＤゲート）である。ＩＮＶ０３０３
は、入力がノードＮ０３０４に接続され、出力が出力信
号ＯＵＴ＿Ｈとなる高電圧源（ＶＣＣＨ）で動作するイ
ンバータである。本構成において、Ｐ型トランジスタＭ
Ｐ０３０１およびＭＰ０３０２のＯＮ抵抗は極めて高く
設定され、Ｐ型トランジスタＭＰ０３０３およびＭＰ０
３０４のＯＮ抵抗はノードＮ０３０３およびＮ０３０４
を適切な速度で充電可能な値に設定される。Ｎ型トラン
ジスタＭＮ０３０１およびＭＮ０３０２のＯＮ抵抗はノ
ードＮ０３０３およびＮ０３０４を適切な速度で放電可
能な値に設定される。図４はこの発明の実施の形態２に
よるレベルシフト回路の動作を示す波形図である。
０３に接続され、ゲートがインバータＩＮＶ０３０１＿
Ｌの出力（ノードＮ０３０１）に接続され、ソースが接
地されたＮ型トランジスタである。ＭＮ０３０２は、ド
レインがノードＮ０３０４に接続され、ゲートがインバ
ータＩＮＶ０３０２＿Ｌの出力（ノードＮ０３０２）に
接続され、ソースが接地されたＮ型トランジスタであ
る。ＭＰ０３０１は、ドレインがノードＮ０３０３に接
続され、ゲートがノードＮ０３０４に接続され、ソース
が高電圧源（ＶＣＣＨ）に接続されたＰ型トランジスタ
である。ＭＰ０３０２は、ドレインがノードＮ０３０４
に接続され、ゲートがノードＮ０３０３に接続され、ソ
ースが高電圧源（ＶＣＣＨ）に接続されたＰ型トランジ
スタである。ＭＰ０３０３は、Ｐ型トランジスタＭＰ０
３０１に並列に接続されたＰ型トランジスタであり、Ｍ
Ｐ０３０４は、Ｐ型トランジスタＭＰ０３０２に並列に
接続されたＰ型トランジスタである。ＩＮＶ０３０４お
よびＩＮＶ０３０５は、入力が各々ノードＮ０３０４お
よびＮ０３０３に接続された高電圧源（ＶＣＣＨ）で動
作するインバータ（充電制御回路、第３および第４のイ
ンバータ）である。ＮＡＮＤ０３０１およびＮＡＮＤ０
３０２は、高電圧源（ＶＣＣＨ）で動作するＮＡＮＤゲ
ート（第１および第２のＮＡＮＤゲート）であり、各々
の出力（ノードＮ０３０５およびノードＮ０３０６）が
他方のゲートの入力に接続されてＲＳフリップフロップ
を構成している。このＲＳフリップフロップのＮＯＲ０
３０１側の入力は、インバータＩＮＶ０３０４の出力に
接続され、ＮＡＮＤ０３０２側の入力は、インバータＩ
ＮＶ０３０５の出力に接続されている。ＮＡＮＤ０３０
３は、入力がインバータＩＮＶ０３０４の出力とノード
Ｎ０３０５に接続され、出力がＰ型トランジスタＭＰ０
３０３のゲート（ノードＮ０３０７）に接続された高電
圧源（ＶＣＣＨ）で動作するＮＡＮＤゲート（充電制御
回路、第３のＮＡＮＤゲート）である。ＮＡＮＤ０３０
４は入力がインバータＩＮＶ０３０５の出力とノードＮ
０３０６に接続され、出力がＰ型トランジスタＭＰ０３
０４のゲート（ノードＮ０３０８）に接続された高電圧
源（ＶＣＣＨ）で動作するＮＡＮＤゲート（充電制御回
路、第４のＮＡＮＤゲート）である。ＩＮＶ０３０３
は、入力がノードＮ０３０４に接続され、出力が出力信
号ＯＵＴ＿Ｈとなる高電圧源（ＶＣＣＨ）で動作するイ
ンバータである。本構成において、Ｐ型トランジスタＭ
Ｐ０３０１およびＭＰ０３０２のＯＮ抵抗は極めて高く
設定され、Ｐ型トランジスタＭＰ０３０３およびＭＰ０
３０４のＯＮ抵抗はノードＮ０３０３およびＮ０３０４
を適切な速度で充電可能な値に設定される。Ｎ型トラン
ジスタＭＮ０３０１およびＭＮ０３０２のＯＮ抵抗はノ
ードＮ０３０３およびＮ０３０４を適切な速度で放電可
能な値に設定される。図４はこの発明の実施の形態２に
よるレベルシフト回路の動作を示す波形図である。
【００２０】次に動作について説明する。以下、上記レ
ベルシフト回路の動作について、図４の波形図を用いて
説明する。入力信号ＩＮ＿Ｌが“Ｌ”レベルで静止して
いる状態では、ノードＮ０３０１は“Ｈ＿ｌ”レベル、
ノードＮ０３０２は“Ｌ”レベルであり、Ｎ型トランジ
スタＭＮ０３０１はＯＮ状態、Ｎ型トランジスタＭＮ０
３０２はＯＦＦ状態である。また、ノードＮ０３０３は
“Ｌ”レベル、ノードＮ０３０４は“Ｈ＿ｈ”レベルで
あり、Ｐ型トランジスタＭＰ０３０１はＯＦＦ状態、Ｍ
Ｐ０３０２はＯＮ状態、出力信号ＯＵＴ＿Ｈは“Ｌ”レ
ベルである。ＮＡＮＤゲートＮＡＮＤ０３０１とＮＡＮ
Ｄ０３０２で構成されるＲＳフリップフロップは、ノー
ドＮ０３０５が“Ｈ＿ｈ”レベル、ノードＮ０３０６が
“Ｌ”レベルにセットされている。Ｐ型トランジスタＭ
Ｐ０３０３およびＭＰ０３０４のゲート（ノードＮ０３
０７およびノードＮ０３０８）は共に“Ｈ＿ｈ”レベル
であり、Ｐ型トランジスタＭＰ０３０３およびＭＰ０３
０４はＯＦＦ状態である。
ベルシフト回路の動作について、図４の波形図を用いて
説明する。入力信号ＩＮ＿Ｌが“Ｌ”レベルで静止して
いる状態では、ノードＮ０３０１は“Ｈ＿ｌ”レベル、
ノードＮ０３０２は“Ｌ”レベルであり、Ｎ型トランジ
スタＭＮ０３０１はＯＮ状態、Ｎ型トランジスタＭＮ０
３０２はＯＦＦ状態である。また、ノードＮ０３０３は
“Ｌ”レベル、ノードＮ０３０４は“Ｈ＿ｈ”レベルで
あり、Ｐ型トランジスタＭＰ０３０１はＯＦＦ状態、Ｍ
Ｐ０３０２はＯＮ状態、出力信号ＯＵＴ＿Ｈは“Ｌ”レ
ベルである。ＮＡＮＤゲートＮＡＮＤ０３０１とＮＡＮ
Ｄ０３０２で構成されるＲＳフリップフロップは、ノー
ドＮ０３０５が“Ｈ＿ｈ”レベル、ノードＮ０３０６が
“Ｌ”レベルにセットされている。Ｐ型トランジスタＭ
Ｐ０３０３およびＭＰ０３０４のゲート（ノードＮ０３
０７およびノードＮ０３０８）は共に“Ｈ＿ｈ”レベル
であり、Ｐ型トランジスタＭＰ０３０３およびＭＰ０３
０４はＯＦＦ状態である。
【００２１】入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ
＿ｌ”レベルに変化すると（図４のｔ０）、インバータ
ＩＮＶ０３０１＿Ｌ、ＩＮＶ０３０２＿Ｌの動作によっ
て、ノードＮ０３０１が“Ｌ”レベル、ノードＮ０３０
２が“Ｈ＿ｌ”レベルとなり［図４の１，２］、Ｎ型ト
ランジスタＭＮ０３０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０３０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０３０２はＯＮ状態のままであるので、ノー
ドＮ０３０４の電位はＰ型トランジスタＭＰ０３０２の
ＯＮ抵抗とＮ型トランジスタＭＮ０３０２のＯＮ抵抗で
ＶＣＣＨが分圧された値Ｖ１まで低下する［図４の
３］。ノードＮ０３０４の電位がインバータＩＮＶ０３
０４のしきい値電圧以下になるとノードＮ０３０７が
“Ｌ”レベルとなり［図４の４］、ノードＮ０３０４の
電位がインバータＩＮＶ０３０３のしきい値電圧以下に
なると出力信号ＯＵＴ＿Ｈが“Ｈ＿ｈ”レベルになる
［図４の５］。Ｎ０３０７が“Ｌ”レベルになるとＰ型
トランジスタＭＰ０３０３がＯＮ状態となってノードＮ
０３０３をＶＣＣＨまで充電する［図４の６］。ノード
Ｎ０３０３が“Ｈ＿ｈ”レベルになるとＰ型トランジス
タＭＰ０３０２がＯＦＦ状態となってノードＮ０３０４
は０ｖまで完全に放電され［図４の７］、ＮＡＮＤゲー
トＮＡＮＤ０３０１とＮＡＮＤ０３０２で構成されるＲ
ＳフリップフロップはノードＮ０３０５が“Ｌ”レベ
ル、ノードＮ０３０６が“Ｈ＿ｈ”レベルにセットされ
る［図４の８，９］。ノードＮ０３０５が“Ｌ”レベル
になるとノードＮ０３０７は“Ｈ＿ｈ”レベルになって
Ｐ型トランジスタＭＰ０３０３はＯＦＦ状態となるが
［図４の１０］、ノードＮ０３０４の電位がＶＣＣＨ−
ＶｔｈＰ（ＶｔｈＰはＰ型トランジスタのしきい値電
圧）以下になった時点［図４の３］でＰ型トランジスタ
ＭＰ０３０１がＯＮ状態となっているので、ノードＮ０
３０３の“Ｈ＿ｈ”レベルは保持される。以上が、入力
信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ＿ｌ”レベルに変
化したことに起因するレベルシフト回路の一連の動作で
ある。入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”レベルから“Ｌ”
レベルに変化した場合（図４のｔ１）の動作も上記と同
様であり、各ノードの電位変化を図４の１１〜２０に示
す。
＿ｌ”レベルに変化すると（図４のｔ０）、インバータ
ＩＮＶ０３０１＿Ｌ、ＩＮＶ０３０２＿Ｌの動作によっ
て、ノードＮ０３０１が“Ｌ”レベル、ノードＮ０３０
２が“Ｈ＿ｌ”レベルとなり［図４の１，２］、Ｎ型ト
ランジスタＭＮ０３０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０３０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０３０２はＯＮ状態のままであるので、ノー
ドＮ０３０４の電位はＰ型トランジスタＭＰ０３０２の
ＯＮ抵抗とＮ型トランジスタＭＮ０３０２のＯＮ抵抗で
ＶＣＣＨが分圧された値Ｖ１まで低下する［図４の
３］。ノードＮ０３０４の電位がインバータＩＮＶ０３
０４のしきい値電圧以下になるとノードＮ０３０７が
“Ｌ”レベルとなり［図４の４］、ノードＮ０３０４の
電位がインバータＩＮＶ０３０３のしきい値電圧以下に
なると出力信号ＯＵＴ＿Ｈが“Ｈ＿ｈ”レベルになる
［図４の５］。Ｎ０３０７が“Ｌ”レベルになるとＰ型
トランジスタＭＰ０３０３がＯＮ状態となってノードＮ
０３０３をＶＣＣＨまで充電する［図４の６］。ノード
Ｎ０３０３が“Ｈ＿ｈ”レベルになるとＰ型トランジス
タＭＰ０３０２がＯＦＦ状態となってノードＮ０３０４
は０ｖまで完全に放電され［図４の７］、ＮＡＮＤゲー
トＮＡＮＤ０３０１とＮＡＮＤ０３０２で構成されるＲ
ＳフリップフロップはノードＮ０３０５が“Ｌ”レベ
ル、ノードＮ０３０６が“Ｈ＿ｈ”レベルにセットされ
る［図４の８，９］。ノードＮ０３０５が“Ｌ”レベル
になるとノードＮ０３０７は“Ｈ＿ｈ”レベルになって
Ｐ型トランジスタＭＰ０３０３はＯＦＦ状態となるが
［図４の１０］、ノードＮ０３０４の電位がＶＣＣＨ−
ＶｔｈＰ（ＶｔｈＰはＰ型トランジスタのしきい値電
圧）以下になった時点［図４の３］でＰ型トランジスタ
ＭＰ０３０１がＯＮ状態となっているので、ノードＮ０
３０３の“Ｈ＿ｈ”レベルは保持される。以上が、入力
信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ＿ｌ”レベルに変
化したことに起因するレベルシフト回路の一連の動作で
ある。入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”レベルから“Ｌ”
レベルに変化した場合（図４のｔ１）の動作も上記と同
様であり、各ノードの電位変化を図４の１１〜２０に示
す。
【００２２】以上のように、この実施の形態２によれ
ば、Ｐ型トランジスタＭＰ０３０１とＭＰ０３０２のＯ
Ｎ抵抗を極めて高く設定しているので、Ｐ型トランジス
タＭＰ０３０１とＮ型トランジスタＭＮ０３０１、ある
いは、Ｐ型トランジスタＭＰ０３０２とＮ型トランジス
タＭＮ０３０２が同時にＯＮ状態となった時に流れる貫
通電流を極めて小さくできる。さらに、ＶＣＣＬとＶＣ
ＣＨの差が大きくなってＮ型トランジスタＭＮ０３０
１、ＭＮ０３０２のＯＮ抵抗が比較的大きくなっても、
Ｖ１の値を低くすることが可能である。また、ノードＮ
０３０３、Ｎ０３０４を充電するためのＰ型トランジス
タＭＰ０３０３、ＭＰ０３０４を介して貫通電流が流れ
ることはないので、それらのＯＮ抵抗は充電速度優先で
最適化可能であり、低消費電力化によって遅延時間が増
大することはない。
ば、Ｐ型トランジスタＭＰ０３０１とＭＰ０３０２のＯ
Ｎ抵抗を極めて高く設定しているので、Ｐ型トランジス
タＭＰ０３０１とＮ型トランジスタＭＮ０３０１、ある
いは、Ｐ型トランジスタＭＰ０３０２とＮ型トランジス
タＭＮ０３０２が同時にＯＮ状態となった時に流れる貫
通電流を極めて小さくできる。さらに、ＶＣＣＬとＶＣ
ＣＨの差が大きくなってＮ型トランジスタＭＮ０３０
１、ＭＮ０３０２のＯＮ抵抗が比較的大きくなっても、
Ｖ１の値を低くすることが可能である。また、ノードＮ
０３０３、Ｎ０３０４を充電するためのＰ型トランジス
タＭＰ０３０３、ＭＰ０３０４を介して貫通電流が流れ
ることはないので、それらのＯＮ抵抗は充電速度優先で
最適化可能であり、低消費電力化によって遅延時間が増
大することはない。
【００２３】実施の形態３．図５はこの発明の実施の形
態３によるレベルシフト回路を示す回路図であり、この
実施の形態３は、上記実施の形態１を構成する論理ゲー
トを削減したものである。このレベルシフト回路は、低
電圧源（ＶＣＣＬ）と高電圧源（ＶＣＣＨ）の２種類の
電圧源を用いる半導体装置において、ＶＣＣＬの論理レ
ベルをＶＣＣＨの論理レベルに変換する回路である。同
図において、ＩＮ＿Ｌは、ＶＣＣＬの論理ベルの入力信
号、ＯＵＴ＿Ｈは、ＶＣＣＨの論理レベルの出力信号で
ある。ＩＮＶ０５０１＿Ｌは、低電圧源（ＶＣＣＬ）で
動作するインバータであり、入力信号ＩＮ＿Ｌが入力さ
れる。ＩＮＶ０５０２＿Ｌは、低電圧源（ＶＣＣＬ）で
動作するインバータであり、インバータＩＮＶ０５０１
＿Ｌの出力（ノードＮ０５０１）を入力とする。
態３によるレベルシフト回路を示す回路図であり、この
実施の形態３は、上記実施の形態１を構成する論理ゲー
トを削減したものである。このレベルシフト回路は、低
電圧源（ＶＣＣＬ）と高電圧源（ＶＣＣＨ）の２種類の
電圧源を用いる半導体装置において、ＶＣＣＬの論理レ
ベルをＶＣＣＨの論理レベルに変換する回路である。同
図において、ＩＮ＿Ｌは、ＶＣＣＬの論理ベルの入力信
号、ＯＵＴ＿Ｈは、ＶＣＣＨの論理レベルの出力信号で
ある。ＩＮＶ０５０１＿Ｌは、低電圧源（ＶＣＣＬ）で
動作するインバータであり、入力信号ＩＮ＿Ｌが入力さ
れる。ＩＮＶ０５０２＿Ｌは、低電圧源（ＶＣＣＬ）で
動作するインバータであり、インバータＩＮＶ０５０１
＿Ｌの出力（ノードＮ０５０１）を入力とする。
【００２４】ＭＮ０５０１は、ドレインがノードＮ０５
０３に接続され、ゲートがインバータＩＮＶ０５０１＿
Ｌの出力（ノードＮ０５０１）に接続され、ソースが接
地されたＮ型トランジスタである。ＭＮ０５０２は、ド
レインがノードＮ０５０４に接続され、ゲートがインバ
ータＩＮＶ０５０２＿Ｌの出力（ノードＮ０５０２）に
接続され、ソースが接地されたＮ型トランジスタであ
る。ＭＰ０５０１は、ドレインがノードＮ０５０３に接
続され、ゲートがノードＮ０５０４に接続され、ソース
が高電圧源（ＶＣＣＨ）に接続されたＰ型トランジスタ
である。ＭＰ０５０２は、ドレインがノードＮ０５０４
に接続され、ゲートがノードＮ０５０３に接続され、ソ
ースが高電圧源（ＶＣＣＨ）に接続されたＰ型トランジ
スタである。ＮＯＲ０５０１およびＮＯＲ０５０２は、
高電圧源（ＶＣＣＨ）で動作するＮＯＲゲートであり、
各々の出力（ノードＮ０５０５およびノードＮ０５０
６）が他方のゲートの入力に接続されてＲＳフリップフ
ロップを構成している。このＲＳフリップフロップのＮ
ＯＲ０５０１側の入力は、ノードＮ０５０４に接続さ
れ、ＮＯＲ０５０２側の入力は、ノードＮ０５０３に接
続されている。ＭＰ０５０３、および、ＭＰ０５０４
は、高電圧源（ＶＣＣＨ）とノードＮ０５０３との間に
直列接続で挿入されたＰ型トランジスタ（第１のスイッ
チ回路、第３および第４のＰ型トランジスタ）であり、
ＭＰ０５０３のゲートは、ノードＮ０５０４に接続さ
れ、ＭＰ０５０４のゲートは、ノードＮ０５０５に接続
されている。ＭＰ０５０５、および、ＭＰ０５０６は、
高電圧源（ＶＣＣＨ）とノードＮ０５０４との間に直列
接続で挿入されたＰ型トランジスタ（第２のスイッチ回
路、第５および第６のＰ型トランジスタ）であり、ＭＰ
０５０５のゲートは、ノードＮ０５０３に接続され、Ｍ
Ｐ０５０６のゲートは、ノードＮ０５０６に接続されて
いる。ＩＮＶ０５０３は、入力がノードＮ０５０４に接
続され、出力が出力信号ＯＵＴ＿Ｈとなる高電圧源（Ｖ
ＣＣＨ）で動作するインバータである。本構成におい
て、Ｐ型トランジスタＭＰ０５０１およびＭＰ０５０２
のＯＮ抵抗は極めて高く設定される。Ｐ型トランジスタ
ＭＰ０５０３およびＭＰ０５０４のＯＮ抵抗は、ノード
Ｎ０５０３を適切な速度で充電可能な値に設定され、Ｐ
型トランジスタＭＰ０５０５およびＭＰ０５０６のＯＮ
抵抗は、ノードＮ０５０６を適切な速度で充電可能な値
に設定される。Ｎ型トランジスタＭＮ０５０１およびＭ
Ｎ０５０２のＯＮ抵抗はノードＮ０５０３およびＮ０５
０４を適切な速度で放電可能な値に設定される。図６は
この発明の実施の形態３によるレベルシフト回路の動作
を示す波形図である。
０３に接続され、ゲートがインバータＩＮＶ０５０１＿
Ｌの出力（ノードＮ０５０１）に接続され、ソースが接
地されたＮ型トランジスタである。ＭＮ０５０２は、ド
レインがノードＮ０５０４に接続され、ゲートがインバ
ータＩＮＶ０５０２＿Ｌの出力（ノードＮ０５０２）に
接続され、ソースが接地されたＮ型トランジスタであ
る。ＭＰ０５０１は、ドレインがノードＮ０５０３に接
続され、ゲートがノードＮ０５０４に接続され、ソース
が高電圧源（ＶＣＣＨ）に接続されたＰ型トランジスタ
である。ＭＰ０５０２は、ドレインがノードＮ０５０４
に接続され、ゲートがノードＮ０５０３に接続され、ソ
ースが高電圧源（ＶＣＣＨ）に接続されたＰ型トランジ
スタである。ＮＯＲ０５０１およびＮＯＲ０５０２は、
高電圧源（ＶＣＣＨ）で動作するＮＯＲゲートであり、
各々の出力（ノードＮ０５０５およびノードＮ０５０
６）が他方のゲートの入力に接続されてＲＳフリップフ
ロップを構成している。このＲＳフリップフロップのＮ
ＯＲ０５０１側の入力は、ノードＮ０５０４に接続さ
れ、ＮＯＲ０５０２側の入力は、ノードＮ０５０３に接
続されている。ＭＰ０５０３、および、ＭＰ０５０４
は、高電圧源（ＶＣＣＨ）とノードＮ０５０３との間に
直列接続で挿入されたＰ型トランジスタ（第１のスイッ
チ回路、第３および第４のＰ型トランジスタ）であり、
ＭＰ０５０３のゲートは、ノードＮ０５０４に接続さ
れ、ＭＰ０５０４のゲートは、ノードＮ０５０５に接続
されている。ＭＰ０５０５、および、ＭＰ０５０６は、
高電圧源（ＶＣＣＨ）とノードＮ０５０４との間に直列
接続で挿入されたＰ型トランジスタ（第２のスイッチ回
路、第５および第６のＰ型トランジスタ）であり、ＭＰ
０５０５のゲートは、ノードＮ０５０３に接続され、Ｍ
Ｐ０５０６のゲートは、ノードＮ０５０６に接続されて
いる。ＩＮＶ０５０３は、入力がノードＮ０５０４に接
続され、出力が出力信号ＯＵＴ＿Ｈとなる高電圧源（Ｖ
ＣＣＨ）で動作するインバータである。本構成におい
て、Ｐ型トランジスタＭＰ０５０１およびＭＰ０５０２
のＯＮ抵抗は極めて高く設定される。Ｐ型トランジスタ
ＭＰ０５０３およびＭＰ０５０４のＯＮ抵抗は、ノード
Ｎ０５０３を適切な速度で充電可能な値に設定され、Ｐ
型トランジスタＭＰ０５０５およびＭＰ０５０６のＯＮ
抵抗は、ノードＮ０５０６を適切な速度で充電可能な値
に設定される。Ｎ型トランジスタＭＮ０５０１およびＭ
Ｎ０５０２のＯＮ抵抗はノードＮ０５０３およびＮ０５
０４を適切な速度で放電可能な値に設定される。図６は
この発明の実施の形態３によるレベルシフト回路の動作
を示す波形図である。
【００２５】次に動作について説明する。以下、上記レ
ベルシフト回路の動作について、図６の波形図を用いて
説明する。入力信号ＩＮ＿Ｌが“Ｌ”レベルで静止して
いる状態では、ノードＮ０５０１は“Ｈ＿ｌ”レベル、
ノードＮ０５０２は“Ｌ”レベルであり、Ｎ型トランジ
スタＭＮ０５０１はＯＮ状態、Ｎ型トランジスタＭＮ０
５０２はＯＦＦ状態である。また、ノードＮ０５０３は
“Ｌ”レベル、ノードＮ０５０４は“Ｈ＿ｈ”レベルで
あり、Ｐ型トランジスタＭＰ０５０１はＯＦＦ状態、Ｍ
Ｐ０５０２はＯＮ状態、出力信号ＯＵＴ＿Ｈは“Ｌ”レ
ベルである。ＮＯＲゲートＮＯＲ０５０１とＮＯＲ０５
０２で構成されるＲＳフリップフロップは、ノードＮ０
５０５が“Ｌ”レベル、ノードＮ０５０６が“Ｈ＿ｈ”
レベルにセットされている。この時、直列接続されたＰ
型トランジスタＭＰ０５０３はＯＦＦ状態、Ｐ型トラン
ジスタＭＰ０５０４はＯＮ状態であり、同じく直列接続
されたＰ型トランジスタＭＰ０５０５はＯＮ状態、Ｐ型
トランジスタＭＰ０５０６はＯＦＦ状態である。
ベルシフト回路の動作について、図６の波形図を用いて
説明する。入力信号ＩＮ＿Ｌが“Ｌ”レベルで静止して
いる状態では、ノードＮ０５０１は“Ｈ＿ｌ”レベル、
ノードＮ０５０２は“Ｌ”レベルであり、Ｎ型トランジ
スタＭＮ０５０１はＯＮ状態、Ｎ型トランジスタＭＮ０
５０２はＯＦＦ状態である。また、ノードＮ０５０３は
“Ｌ”レベル、ノードＮ０５０４は“Ｈ＿ｈ”レベルで
あり、Ｐ型トランジスタＭＰ０５０１はＯＦＦ状態、Ｍ
Ｐ０５０２はＯＮ状態、出力信号ＯＵＴ＿Ｈは“Ｌ”レ
ベルである。ＮＯＲゲートＮＯＲ０５０１とＮＯＲ０５
０２で構成されるＲＳフリップフロップは、ノードＮ０
５０５が“Ｌ”レベル、ノードＮ０５０６が“Ｈ＿ｈ”
レベルにセットされている。この時、直列接続されたＰ
型トランジスタＭＰ０５０３はＯＦＦ状態、Ｐ型トラン
ジスタＭＰ０５０４はＯＮ状態であり、同じく直列接続
されたＰ型トランジスタＭＰ０５０５はＯＮ状態、Ｐ型
トランジスタＭＰ０５０６はＯＦＦ状態である。
【００２６】入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ
＿ｌ”レベルに変化すると（図６のｔ０）、インバータ
ＩＮＶ０５０１＿Ｌ、ＩＮＶ０５０２＿Ｌの動作によっ
て、ノードＮ０５０１が“Ｌ”レベル、ノードＮ０５０
２が“Ｈ＿ｌ”レベルとなり［図６の１，２］、Ｎ型ト
ランジスタＭＮ０５０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０５０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０５０２は、ＯＮ状態のままであるので、ノ
ードＮ０５０４の電位はＰ型トランジスタＭＰ０５０２
のＯＮ抵抗とＮ型トランジスタＭＮ０５０２のＯＮ抵抗
でＶＣＣＨが分圧された値Ｖ１まで低下する［図６の
３］。ノードＮ０５０４の電位がＶＣＣＨ−ＶｔｈＰ
（ＶｔｈＰはＰ型トランジスタのしきい値電圧）以下に
なるとＰ型トランジスタＭＰ０５０３がＯＮ状態とな
り、ノードＮ０５０４の電位がインバータＩＮＶ０５０
３のしきい値電圧以下になると出力信号ＯＵＴ＿Ｈが
“Ｈ＿ｈ”レベルになる［図６の４］。Ｐ型トランジス
タＭＰ０５０３がＯＮ状態となると、直列接続されたＰ
型トランジスタＭＰ０５０３、ＭＰ０５０４が共にＯＮ
状態となるので、ノードＮ０５０３はＶＣＣＨまで充電
される［図６の５］。ノードＮ０５０３が“Ｈ＿ｈ”レ
ベルになるとＰ型トランジスタＭＰ０５０２がＯＦＦ状
態となってノードＮ０５０４は０ｖまで完全に放電され
［図６の６］、ＮＯＲゲートＮＯＲ０５０１とＮＯＲ０
５０２で構成されるＲＳフリップフロップはノードＮ０
５０５が“Ｈ＿ｈ”レベル、ノードＮ０５０６が“Ｌ”
レベルにセットされる［図６の７，８］。ノードＮ０５
０５が“Ｈ＿ｈ”レベルになるとＰ型トランジスタＭＰ
０５０４はＯＦＦ状態となるが、ノードＮ０５０４の電
位がＶＣＣＨ−ＶｔｈＰ（ＶｔｈＰはＰ型トランジスタ
のしきい値電圧）以下になった時点［図６の３］でＰ型
トランジスタＭＰ０５０１がＯＮ状態となっているの
で、ノードＮ０５０３の“Ｈ＿ｈ”レベルは保持され
る。以上が、入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ
＿ｌ”レベルに変化したことに起因するレベルシフト回
路の一連の動作である。入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”
レベルから“Ｌ”レベルに変化した場合（図６のｔ１）
の動作も上記と同様であり、各ノードの電位変化を図６
の１１〜１８に示す。
＿ｌ”レベルに変化すると（図６のｔ０）、インバータ
ＩＮＶ０５０１＿Ｌ、ＩＮＶ０５０２＿Ｌの動作によっ
て、ノードＮ０５０１が“Ｌ”レベル、ノードＮ０５０
２が“Ｈ＿ｌ”レベルとなり［図６の１，２］、Ｎ型ト
ランジスタＭＮ０５０１がＯＦＦ状態、Ｎ型トランジス
タＭＮ０５０２がＯＮ状態となる。この時、Ｐ型トラン
ジスタＭＰ０５０２は、ＯＮ状態のままであるので、ノ
ードＮ０５０４の電位はＰ型トランジスタＭＰ０５０２
のＯＮ抵抗とＮ型トランジスタＭＮ０５０２のＯＮ抵抗
でＶＣＣＨが分圧された値Ｖ１まで低下する［図６の
３］。ノードＮ０５０４の電位がＶＣＣＨ−ＶｔｈＰ
（ＶｔｈＰはＰ型トランジスタのしきい値電圧）以下に
なるとＰ型トランジスタＭＰ０５０３がＯＮ状態とな
り、ノードＮ０５０４の電位がインバータＩＮＶ０５０
３のしきい値電圧以下になると出力信号ＯＵＴ＿Ｈが
“Ｈ＿ｈ”レベルになる［図６の４］。Ｐ型トランジス
タＭＰ０５０３がＯＮ状態となると、直列接続されたＰ
型トランジスタＭＰ０５０３、ＭＰ０５０４が共にＯＮ
状態となるので、ノードＮ０５０３はＶＣＣＨまで充電
される［図６の５］。ノードＮ０５０３が“Ｈ＿ｈ”レ
ベルになるとＰ型トランジスタＭＰ０５０２がＯＦＦ状
態となってノードＮ０５０４は０ｖまで完全に放電され
［図６の６］、ＮＯＲゲートＮＯＲ０５０１とＮＯＲ０
５０２で構成されるＲＳフリップフロップはノードＮ０
５０５が“Ｈ＿ｈ”レベル、ノードＮ０５０６が“Ｌ”
レベルにセットされる［図６の７，８］。ノードＮ０５
０５が“Ｈ＿ｈ”レベルになるとＰ型トランジスタＭＰ
０５０４はＯＦＦ状態となるが、ノードＮ０５０４の電
位がＶＣＣＨ−ＶｔｈＰ（ＶｔｈＰはＰ型トランジスタ
のしきい値電圧）以下になった時点［図６の３］でＰ型
トランジスタＭＰ０５０１がＯＮ状態となっているの
で、ノードＮ０５０３の“Ｈ＿ｈ”レベルは保持され
る。以上が、入力信号ＩＮ＿Ｌが“Ｌ”レベルから“Ｈ
＿ｌ”レベルに変化したことに起因するレベルシフト回
路の一連の動作である。入力信号ＩＮ＿Ｌが“Ｈ＿ｌ”
レベルから“Ｌ”レベルに変化した場合（図６のｔ１）
の動作も上記と同様であり、各ノードの電位変化を図６
の１１〜１８に示す。
【００２７】以上のように、この実施の形態３によれ
ば、Ｐ型トランジスタＭＰ０５０１とＭＰ０５０２のＯ
Ｎ抵抗を極めて高く設定しているので、Ｐ型トランジス
タＭＰ０５０１とＮ型トランジスタＭＮ０５０１、ある
いは、Ｐ型トランジスタＭＰ０５０２とＮ型トランジス
タＭＮ０５０２が同時にＯＮ状態となった時に流れる貫
通電流を極めて小さくできる。さらに、ＶＣＣＬとＶＣ
ＣＨの差が大きくなってＮ型トランジスタＭＮ０５０
１、ＭＮ０５０２のＯＮ抵抗が比較的大きくなっても、
Ｖ１の値を低くすることが可能である。また、ノードＮ
０５０３、およびＮ０５０４を充電するための直列接続
されたＰ型トランジスタＭＰ０５０３とＭＰ０５０４、
および、ＭＰ０５０５とＭＰ０５０６を介して貫通電流
が流れることはないので、それらのＯＮ抵抗は充電速度
優先で最適化可能であり、低消費電力化によって遅延時
間が増大することはない。
ば、Ｐ型トランジスタＭＰ０５０１とＭＰ０５０２のＯ
Ｎ抵抗を極めて高く設定しているので、Ｐ型トランジス
タＭＰ０５０１とＮ型トランジスタＭＮ０５０１、ある
いは、Ｐ型トランジスタＭＰ０５０２とＮ型トランジス
タＭＮ０５０２が同時にＯＮ状態となった時に流れる貫
通電流を極めて小さくできる。さらに、ＶＣＣＬとＶＣ
ＣＨの差が大きくなってＮ型トランジスタＭＮ０５０
１、ＭＮ０５０２のＯＮ抵抗が比較的大きくなっても、
Ｖ１の値を低くすることが可能である。また、ノードＮ
０５０３、およびＮ０５０４を充電するための直列接続
されたＰ型トランジスタＭＰ０５０３とＭＰ０５０４、
および、ＭＰ０５０５とＭＰ０５０６を介して貫通電流
が流れることはないので、それらのＯＮ抵抗は充電速度
優先で最適化可能であり、低消費電力化によって遅延時
間が増大することはない。
【００２８】
【発明の効果】以上のように、この発明によれば、充電
手段を、ドレインが第１および第２のノードに各々接続
され、ゲートが第２および第１のノードに各々接続さ
れ、ソースが第２の電圧源に接続された第１および第２
のＰ型トランジスタと、第１および第２のＰ型トランジ
スタに並列に接続され、入力信号が変化しない定常時に
はＯＦＦ状態を保つ第１および第２のスイッチ回路と、
入力信号の変化によって第１のノードが論理“Ｈ”から
論理“Ｌ”に変化した場合は、第２のスイッチ回路をＯ
Ｎ状態に設定して第２のノードを論理“Ｈ”に充電した
後、第２のスイッチ回路をＯＦＦ状態に戻し、入力信号
の変化によって第２のノードが論理“Ｈ”から論理
“Ｌ”に変化した場合は、第１のスイッチ回路をＯＮ状
態に設定して第１のノードを論理“Ｈ”に充電した後、
第１のスイッチ回路をＯＦＦ状態に戻す充電制御回路と
で構成したので、第１および第２のＰ型トランジスタの
ＯＮ抵抗を極めて高く設定しているので、第１のＰ型ト
ランジスタと第１のＮ型トランジスタ、あるいは第２の
Ｐ型トランジスタと第２のＮ型トランジスタが同時にＯ
Ｎ状態となった時に流れる貫通電流を極めて小さくでき
る。また、第１の電圧源と第２の電圧源の差が大きくな
って第１および第２のＮ型トランジスタのＯＮ抵抗が比
較的大きくなっても、分圧電圧値を低くすることが可能
である。さらに、第１および第２のノードを充電するた
めの第１および第２のスイッチ回路を介して貫通電流が
流れることはないので、それらのＯＮ抵抗は充電速度優
先で最適化可能であり、低消費電力化によって遅延時間
が増大することはない。このように、変換可能な電位差
が大きく、遅延時間が短く、貫通電流が少ないレベルシ
フト回路が得られる効果がある。
手段を、ドレインが第１および第２のノードに各々接続
され、ゲートが第２および第１のノードに各々接続さ
れ、ソースが第２の電圧源に接続された第１および第２
のＰ型トランジスタと、第１および第２のＰ型トランジ
スタに並列に接続され、入力信号が変化しない定常時に
はＯＦＦ状態を保つ第１および第２のスイッチ回路と、
入力信号の変化によって第１のノードが論理“Ｈ”から
論理“Ｌ”に変化した場合は、第２のスイッチ回路をＯ
Ｎ状態に設定して第２のノードを論理“Ｈ”に充電した
後、第２のスイッチ回路をＯＦＦ状態に戻し、入力信号
の変化によって第２のノードが論理“Ｈ”から論理
“Ｌ”に変化した場合は、第１のスイッチ回路をＯＮ状
態に設定して第１のノードを論理“Ｈ”に充電した後、
第１のスイッチ回路をＯＦＦ状態に戻す充電制御回路と
で構成したので、第１および第２のＰ型トランジスタの
ＯＮ抵抗を極めて高く設定しているので、第１のＰ型ト
ランジスタと第１のＮ型トランジスタ、あるいは第２の
Ｐ型トランジスタと第２のＮ型トランジスタが同時にＯ
Ｎ状態となった時に流れる貫通電流を極めて小さくでき
る。また、第１の電圧源と第２の電圧源の差が大きくな
って第１および第２のＮ型トランジスタのＯＮ抵抗が比
較的大きくなっても、分圧電圧値を低くすることが可能
である。さらに、第１および第２のノードを充電するた
めの第１および第２のスイッチ回路を介して貫通電流が
流れることはないので、それらのＯＮ抵抗は充電速度優
先で最適化可能であり、低消費電力化によって遅延時間
が増大することはない。このように、変換可能な電位差
が大きく、遅延時間が短く、貫通電流が少ないレベルシ
フト回路が得られる効果がある。
【００２９】この発明によれば、第１および第２のスイ
ッチ回路を、ドレインが第１および第２のノードに各々
接続され、ソースが第２の電圧源に接続された第３およ
び第４のＰ型トランジスタで構成され、充電制御回路
を、入力端子が、第２のノードに接続された第１のＮＯ
Ｒゲートと、第１のノードに接続された第２のＮＯＲゲ
ートとで構成されるＲＳフリップフロップと、入力端子
が第１のＮＯＲゲートの出力と第２のノードに接続され
た第３のＮＯＲゲートと、入力端子が第２のＮＯＲゲー
トの出力と第１のノードに接続された第４のＮＯＲゲー
トと、入力端子が第３のＮＯＲゲートの出力に接続さ
れ、出力端子が第３のＰ型トランジスタのゲートに接続
された第１のインバータと、入力端子が第４のＮＯＲゲ
ートの出力に接続され、出力端子が第４のＰ型トランジ
スタのゲートに接続された第２のインバータとで構成し
たので、変換可能な電位差が大きく、遅延時間が短く、
貫通電流が少ないレベルシフト回路が得られる効果があ
る。
ッチ回路を、ドレインが第１および第２のノードに各々
接続され、ソースが第２の電圧源に接続された第３およ
び第４のＰ型トランジスタで構成され、充電制御回路
を、入力端子が、第２のノードに接続された第１のＮＯ
Ｒゲートと、第１のノードに接続された第２のＮＯＲゲ
ートとで構成されるＲＳフリップフロップと、入力端子
が第１のＮＯＲゲートの出力と第２のノードに接続され
た第３のＮＯＲゲートと、入力端子が第２のＮＯＲゲー
トの出力と第１のノードに接続された第４のＮＯＲゲー
トと、入力端子が第３のＮＯＲゲートの出力に接続さ
れ、出力端子が第３のＰ型トランジスタのゲートに接続
された第１のインバータと、入力端子が第４のＮＯＲゲ
ートの出力に接続され、出力端子が第４のＰ型トランジ
スタのゲートに接続された第２のインバータとで構成し
たので、変換可能な電位差が大きく、遅延時間が短く、
貫通電流が少ないレベルシフト回路が得られる効果があ
る。
【００３０】この発明によれば、第１および第２のスイ
ッチ回路を、ドレインが第１および第２のノードに各々
接続され、ソースが第２の電圧源に接続された第３およ
び第４のＰ型トランジスタで構成され、充電制御回路
を、入力端子が第２のノードに接続された第３のインバ
ータと、入力端子が第１のノードに接続された第４のイ
ンバータと、入力端子が、第３のインバータに接続され
た第１のＮＡＮＤゲートと、第４のインバータに接続さ
れた第２のＮＡＮＤゲートとで構成されるＲＳフリップ
フロップと、入力端子が第１のＮＡＮＤゲートの出力と
第３のインバータの出力に接続され、出力端子が第３の
Ｐ型トランジスタのゲートに接続された第３のＮＡＮＤ
ゲートと、入力端子が第２のＮＡＮＤゲートの出力と第
４のインバータの出力に接続され、出力端子が第４のＰ
型トランジスタのゲートに接続された第４のＮＡＮＤゲ
ートとで構成したので、変換可能な電位差が大きく、遅
延時間が短く、貫通電流が少ないレベルシフト回路が得
られる効果がある。
ッチ回路を、ドレインが第１および第２のノードに各々
接続され、ソースが第２の電圧源に接続された第３およ
び第４のＰ型トランジスタで構成され、充電制御回路
を、入力端子が第２のノードに接続された第３のインバ
ータと、入力端子が第１のノードに接続された第４のイ
ンバータと、入力端子が、第３のインバータに接続され
た第１のＮＡＮＤゲートと、第４のインバータに接続さ
れた第２のＮＡＮＤゲートとで構成されるＲＳフリップ
フロップと、入力端子が第１のＮＡＮＤゲートの出力と
第３のインバータの出力に接続され、出力端子が第３の
Ｐ型トランジスタのゲートに接続された第３のＮＡＮＤ
ゲートと、入力端子が第２のＮＡＮＤゲートの出力と第
４のインバータの出力に接続され、出力端子が第４のＰ
型トランジスタのゲートに接続された第４のＮＡＮＤゲ
ートとで構成したので、変換可能な電位差が大きく、遅
延時間が短く、貫通電流が少ないレベルシフト回路が得
られる効果がある。
【００３１】この発明によれば、第１のスイッチ回路
を、直列接続された第３および第４のＰ型トランジスタ
で構成され、第２のスイッチ回路を、直列接続された第
５および第６のＰ型トランジスタで構成され、充電制御
回路を、入力端子が、第２のノードに接続された第１の
ＮＯＲゲートと、第１のノードに接続された第２のＮＯ
Ｒゲートとで構成されるＲＳフリップフロップで構成さ
れ、第３および第４のＰ型トランジスタのゲートは第２
のノードおよび第１のＮＯＲゲートの出力に各々接続さ
れ、第５および第６のＰ型トランジスタのゲートは第１
のノードおよび第２のＮＯＲゲートの出力に各々接続さ
れるように構成したので、変換可能な電位差が大きく、
遅延時間が短く、貫通電流が少ないレベルシフト回路が
得られる効果がある。
を、直列接続された第３および第４のＰ型トランジスタ
で構成され、第２のスイッチ回路を、直列接続された第
５および第６のＰ型トランジスタで構成され、充電制御
回路を、入力端子が、第２のノードに接続された第１の
ＮＯＲゲートと、第１のノードに接続された第２のＮＯ
Ｒゲートとで構成されるＲＳフリップフロップで構成さ
れ、第３および第４のＰ型トランジスタのゲートは第２
のノードおよび第１のＮＯＲゲートの出力に各々接続さ
れ、第５および第６のＰ型トランジスタのゲートは第１
のノードおよび第２のＮＯＲゲートの出力に各々接続さ
れるように構成したので、変換可能な電位差が大きく、
遅延時間が短く、貫通電流が少ないレベルシフト回路が
得られる効果がある。
【図１】 この発明の実施の形態１によるレベルシフト
回路を示す回路図である。
回路を示す回路図である。
【図２】 この発明の実施の形態１によるレベルシフト
回路の動作を示す波形図である。
回路の動作を示す波形図である。
【図３】 この発明の実施の形態２によるレベルシフト
回路を示す回路図である。
回路を示す回路図である。
【図４】 この発明の実施の形態２によるレベルシフト
回路の動作を示す波形図である。
回路の動作を示す波形図である。
【図５】 この発明の実施の形態３によるレベルシフト
回路を示す回路図である。
回路を示す回路図である。
【図６】 この発明の実施の形態３によるレベルシフト
回路の動作を示す波形図である。
回路の動作を示す波形図である。
【図７】 従来のレベルシフト回路を示す回路図であ
る。
る。
【図８】 従来のレベルシフト回路の動作を示す波形図
である。
である。
ＩＮ＿Ｌ ＶＣＣＬの論理レベルの入力信号、ＩＮＶ×
××× ＶＣＣＨで動作するインバータ、ＩＮＶ×××
×＿Ｌ ＶＣＣＬで動作するインバータ、ＭＮ××××
Ｎ型トランジスタ、ＭＰ×××× Ｐ型トランジス
タ、Ｎ××××ノード、ＮＡＮＤ×××× ＶＣＣＨで
動作するＮＡＮＤゲート、ＮＯＲ×××× ＶＣＣＨで
動作するＮＯＲゲート、ＯＵＴ＿Ｈ ＶＣＣＨの論理レ
ベルの出力信号、ＶＣＣＨ 高電圧源、ＶＣＣＬ 低電
圧源。但し、××××は４桁の数字。
××× ＶＣＣＨで動作するインバータ、ＩＮＶ×××
×＿Ｌ ＶＣＣＬで動作するインバータ、ＭＮ××××
Ｎ型トランジスタ、ＭＰ×××× Ｐ型トランジス
タ、Ｎ××××ノード、ＮＡＮＤ×××× ＶＣＣＨで
動作するＮＡＮＤゲート、ＮＯＲ×××× ＶＣＣＨで
動作するＮＯＲゲート、ＯＵＴ＿Ｈ ＶＣＣＨの論理レ
ベルの出力信号、ＶＣＣＨ 高電圧源、ＶＣＣＬ 低電
圧源。但し、××××は４桁の数字。
Claims (4)
- 【請求項１】 第１の電圧源を電源とする相補入力信号
によって第１および第２のノードの放電を実行する放電
手段と、 第２の電圧源を電源とし、上記第２のノードの論理レベ
ルによって上記第１のノードの充電を実行し、上記第１
のノードの論理レベルによって上記第２のノードの充電
を実行する充電手段とを備えたレベルシフト回路におい
て、 上記放電手段は、 ドレインが上記第１および第２のノードに各々接続さ
れ、ゲートが上記相補入力信号に各々接続され、ソース
が接地された第１および第２のＮ型トランジスタで構成
され、 上記充電手段は、 ドレインが上記第１および第２のノードに各々接続さ
れ、ゲートが上記第２および第１のノードに各々接続さ
れ、ソースが上記第２の電圧源に接続された第１および
第２のＰ型トランジスタと、 上記第１および第２のＰ型トランジスタに並列に接続さ
れ、上記入力信号が変化しない定常時にはＯＦＦ状態を
保つ第１および第２のスイッチ回路と、 上記入力信号の変化によって上記第１のノードが論理
“Ｈ”から論理“Ｌ”に変化した場合は、上記第２のス
イッチ回路をＯＮ状態に設定して上記第２のノードを論
理“Ｈ”に充電した後、上記第２のスイッチ回路をＯＦ
Ｆ状態に戻し、上記入力信号の変化によって上記第２の
ノードが論理“Ｈ”から論理“Ｌ”に変化した場合は、
上記第１のスイッチ回路をＯＮ状態に設定して上記第１
のノードを論理“Ｈ”に充電した後、上記第１のスイッ
チ回路をＯＦＦ状態に戻す充電制御回路とで構成される
ことを特徴とするレベルシフト回路。 - 【請求項２】 第１および第２のスイッチ回路は、 ドレインが第１および第２のノードに各々接続され、ソ
ースが第２の電圧源に接続された第３および第４のＰ型
トランジスタで構成され、 充電制御回路は、 入力端子が、上記第２のノードに接続された第１のＮＯ
Ｒゲートと、上記第１のノードに接続された第２のＮＯ
Ｒゲートとで構成されるＲＳフリップフロップと、 入力端子が上記第１のＮＯＲゲートの出力と上記第２の
ノードに接続された第３のＮＯＲゲートと、 入力端子が上記第２のＮＯＲゲートの出力と上記第１の
ノードに接続された第４のＮＯＲゲートと、 入力端子が上記第３のＮＯＲゲートの出力に接続され、
出力端子が上記第３のＰ型トランジスタのゲートに接続
された第１のインバータと、 入力端子が上記第４のＮＯＲゲートの出力に接続され、
出力端子が上記第４のＰ型トランジスタのゲートに接続
された第２のインバータとで構成されることを特徴とす
る請求項１記載のレベルシフト回路。 - 【請求項３】 第１および第２のスイッチ回路は、 ドレインが第１および第２のノードに各々接続され、ソ
ースが第２の電圧源に接続された第３および第４のＰ型
トランジスタで構成され、 充電制御回路は、 入力端子が上記第２のノードに接続された第３のインバ
ータと、 入力端子が上記第１のノードに接続された第４のインバ
ータと、 入力端子が、上記第３のインバータに接続された第１の
ＮＡＮＤゲートと、上記第４のインバータに接続された
第２のＮＡＮＤゲートとで構成されるＲＳフリップフロ
ップと、 入力端子が上記第１のＮＡＮＤゲートの出力と上記第３
のインバータの出力に接続され、出力端子が上記第３の
Ｐ型トランジスタのゲートに接続された第３のＮＡＮＤ
ゲートと、 入力端子が上記第２のＮＡＮＤゲートの出力と上記第４
のインバータの出力に接続され、出力端子が上記第４の
Ｐ型トランジスタのゲートに接続された第４のＮＡＮＤ
ゲートとで構成されることを特徴とする請求項１記載の
レベルシフト回路。 - 【請求項４】 第１のスイッチ回路は、 直列接続された第３および第４のＰ型トランジスタで構
成され、 第２のスイッチ回路は、 直列接続された第５および第６のＰ型トランジスタで構
成され、 充電制御回路は、 入力端子が、上記第２のノードに接続された第１のＮＯ
Ｒゲートと、上記第１のノードに接続された第２のＮＯ
Ｒゲートとで構成されるＲＳフリップフロップで構成さ
れ、 上記第３および第４のＰ型トランジスタのゲートは上記
第２のノードおよび上記第１のＮＯＲゲートの出力に各
々接続され、 上記第５および第６のＰ型トランジスタのゲートは上記
第１のノードおよび上記第２のＮＯＲゲートの出力に各
々接続されていることを特徴とする請求項１記載のレベ
ルシフト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112486A JP2003309462A (ja) | 2002-04-15 | 2002-04-15 | レベルシフト回路 |
| US10/267,855 US6777981B2 (en) | 2002-04-15 | 2002-10-10 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112486A JP2003309462A (ja) | 2002-04-15 | 2002-04-15 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309462A true JP2003309462A (ja) | 2003-10-31 |
Family
ID=28786673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002112486A Pending JP2003309462A (ja) | 2002-04-15 | 2002-04-15 | レベルシフト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6777981B2 (ja) |
| JP (1) | JP2003309462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279517A (ja) * | 2005-03-29 | 2006-10-12 | Toshiba Corp | 電圧レベル変換回路及び半導体集積回路装置 |
| JP2010119104A (ja) * | 2008-11-11 | 2010-05-27 | Taiwan Semiconductor Manufacturing Co Ltd | 位相歪みのない電圧レベル変換器 |
| JP2010532142A (ja) * | 2007-06-26 | 2010-09-30 | クゥアルコム・インコーポレイテッド | 低いデューティサイクル歪みを有するレベルシフタ |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
| US6995598B2 (en) * | 2003-02-13 | 2006-02-07 | Texas Instruments Incorporated | Level shifter circuit including a set/reset circuit |
| KR100500516B1 (ko) * | 2003-07-14 | 2005-07-12 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
| US7091746B2 (en) * | 2004-10-07 | 2006-08-15 | Promos Technologies Inc. | Reduced device count level shifter with power savings |
| DE102004052092A1 (de) * | 2004-10-26 | 2006-05-04 | Micronas Gmbh | Schaltungsanordung zur Pegelverschiebung |
| US7323924B2 (en) * | 2005-04-19 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter circuit |
| US7187207B2 (en) * | 2005-06-27 | 2007-03-06 | Texas Instruments Incorporated | Leakage balancing transistor for jitter reduction in CML to CMOS converters |
| TWI309504B (en) * | 2005-10-17 | 2009-05-01 | Realtek Semiconductor Corp | Level shift circuit |
| US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| US7443202B2 (en) | 2006-06-02 | 2008-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus having the same |
| DE102008056130A1 (de) * | 2008-11-06 | 2010-05-12 | Micronas Gmbh | Pegelschieber mit Kaskodenschaltung und dynamischer Toransteuerung |
| US7884644B1 (en) | 2010-02-21 | 2011-02-08 | Altera Corporation | Techniques for adjusting level shifted signals |
| TWI483550B (zh) * | 2012-07-16 | 2015-05-01 | Novatek Microelectronics Corp | 動態控制電位移位電路 |
| CN103580670B (zh) * | 2012-07-25 | 2016-08-03 | 联咏科技股份有限公司 | 动态控制电平移位电路 |
| TWI716657B (zh) * | 2017-12-20 | 2021-01-21 | 聯華電子股份有限公司 | 位準轉換電路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05284005A (ja) | 1992-01-07 | 1993-10-29 | Nec Corp | レベルシフト回路 |
| KR0170999B1 (ko) * | 1995-12-18 | 1999-03-30 | 양승택 | 작은 정현파 입력의 디지탈 논리레벨 변환회로 |
| JP3240042B2 (ja) | 1995-12-19 | 2001-12-17 | 日本電信電話株式会社 | 半導体出力回路 |
| US5781026A (en) * | 1996-03-28 | 1998-07-14 | Industrial Technology Research Institute | CMOS level shifter with steady-state and transient drivers |
| US5751166A (en) * | 1996-06-04 | 1998-05-12 | Motorola, Inc. | Input buffer circuit and method |
| US6002290A (en) | 1997-12-23 | 1999-12-14 | Sarnoff Corporation | Crisscross voltage level shifter |
| US6232794B1 (en) | 1999-05-21 | 2001-05-15 | University Of New Mexico | Electronic circuit with automatic signal conversion |
| US6445210B2 (en) * | 2000-02-10 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Level shifter |
| US6351173B1 (en) | 2000-08-25 | 2002-02-26 | Texas Instruments Incorporated | Circuit and method for an integrated level shifting latch |
| US6556061B1 (en) | 2001-02-20 | 2003-04-29 | Taiwan Semiconductor Manufacturing Company | Level shifter with zero threshold device for ultra-deep submicron CMOS designs |
| JP2003309463A (ja) | 2002-04-15 | 2003-10-31 | Mitsubishi Electric Corp | レベルシフト回路 |
-
2002
- 2002-04-15 JP JP2002112486A patent/JP2003309462A/ja active Pending
- 2002-10-10 US US10/267,855 patent/US6777981B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279517A (ja) * | 2005-03-29 | 2006-10-12 | Toshiba Corp | 電圧レベル変換回路及び半導体集積回路装置 |
| JP2010532142A (ja) * | 2007-06-26 | 2010-09-30 | クゥアルコム・インコーポレイテッド | 低いデューティサイクル歪みを有するレベルシフタ |
| JP2010119104A (ja) * | 2008-11-11 | 2010-05-27 | Taiwan Semiconductor Manufacturing Co Ltd | 位相歪みのない電圧レベル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6777981B2 (en) | 2004-08-17 |
| US20030193348A1 (en) | 2003-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003309462A (ja) | レベルシフト回路 | |
| JPH0440798B2 (ja) | ||
| JP2003309463A (ja) | レベルシフト回路 | |
| US6188244B1 (en) | Hysteresis input buffer | |
| US7952388B1 (en) | Semiconductor device | |
| JPH07106946A (ja) | レベルシフタ | |
| CN108540121B (zh) | 一种无静态功耗的栅驱动电路 | |
| JP2628942B2 (ja) | プルアップ抵抗コントロール入力回路及び出力回路 | |
| CN113691249B (zh) | 工作周期校正电路及其方法 | |
| JP4774287B2 (ja) | 出力回路 | |
| JP2010056677A (ja) | デューティ可変回路 | |
| JPH09321596A (ja) | 差動信号生成回路 | |
| JPH06216759A (ja) | 半導体集積回路装置 | |
| JP2583684B2 (ja) | プルダウン抵抗コントロール入力回路及び出力回路 | |
| JP4386918B2 (ja) | レベルシフト回路及びこれを備えた半導体集積回路 | |
| JP2008017456A (ja) | レベルコンバータ | |
| JPH0697804A (ja) | 論理回路 | |
| JPH06152341A (ja) | バッファリング回路 | |
| JP3676724B2 (ja) | Ｃｍｏｓバッファ回路 | |
| US6335649B1 (en) | Schmitt trigger circuit | |
| JPH10303737A (ja) | ３入力排他的否定論理和回路 | |
| CN111682873A (zh) | 一种低功耗输出缓冲器电路 | |
| JPS62163417A (ja) | 半導体集積回路装置 | |
| JPH10229331A (ja) | 入力回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050406 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |