CN108540121B - 一种无静态功耗的栅驱动电路 - Google Patents

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Abstract

一种无静态功耗的栅驱动电路，属于电子电路技术领域。浮动电源地模块用于产生浮动电源地信号和高侧复位信号；低压‑高压电平移位模块用于将前级的低压驱动信号通过电平移位到高压侧从而控制高侧功率管；高压‑低压电平移位模块用于将浮动电源高侧的信号反馈至低侧，并经过逻辑控制模块将低压‑高压电平移位模块中的输入级关闭，从而确保本发明提供的栅驱动电路没有静态功耗；驱动输出模块通过利用高侧驱动输出单元和低侧驱动输出单元来分别驱动高侧功率管和低侧功率管，逻辑控制模块提供逻辑控制。本发明不存在静态功耗，同时很好的解决了栅源耐压的问题。

Description

一种无静态功耗的栅驱动电路
技术领域
本发明涉及电子电路技术，具体的说是涉及一种无静态功耗的栅驱动电路。
背景技术
栅驱动电路在很多芯片内部都有涉及，例如DC/DC转换器、LED驱动器、电机驱动器以及D类音频放大器。传统的栅驱动电路即电平移位器(level shift)+反相器级联驱动方式，如图1所示，这种驱动方式有如下两个缺点：
1、电路存在静态功耗，不适合运用在低功耗系统中。
2、MOS管栅源耐压问题，由于采用反相器级联驱动，所以MOS管的栅极和源极之间耐压必须大于电源电压，这样会受工艺限制。
因此，需要设计一种具有低静态功耗以及驱动电路中MOS管栅源耐压不受工艺限制的栅驱动电路，使其能够运用到更为广泛的复杂电路系统环境中。
发明内容
针对上述不足之处，本发明提供一种栅驱动电路，不存在静态功耗，采用浮动电源供电方式进行驱动，且对高侧功率管HMP和低侧功率管HMN分开驱动，很好的解决了栅源耐压的问题。
本发明所采用的技术方案为：
一种无静态功耗的栅驱动电路，包括浮动电源地模块、低压-高压电平移位模块、高压-低压电平移位模块、驱动输出模块、逻辑控制模块、高侧功率管HMP和低侧功率管HMN，
所述浮动电源地模块用于产生浮动电源地信号VSSH和高侧复位信号ENH；
所述驱动输出模块包括高侧驱动输出单元和低侧驱动输出单元；
所述逻辑控制模块包括与非RS锁存器、或非RS锁存器、第一与非门G1、第二与非门G2、第三与非门G3、第一或非门G4、第二或非门G5、第三或非门G6、第一电平移位器、第一施密特触发器、第二施密特触发器和若干反相器；
输入信号IN经过反相器反相后连接第三与非门G3的第一输入端和与非RS锁存器的第一输入端；
与非RS锁存器的第二输入端连接第三与非门G3的输出端，其输出端连接第一或非门G4的第一输入端，其使能端连接外部给定的低侧使能信号ENA；
第一或非门G4的第二输入端连接所述低侧功率管HMN的栅极，其输出端一方面连接第二或非门G5的第一输入端，另一方面经过反相器反相后连接第三或非门G6的第一输入端；
所述低压-高压电平移位模块的第一输入端连接第二或非门G5的输出端，其第二输入端连接第三或非门G6的输出端，其第一输出端连接所述第一电平移位器的第一输入端，其第二输出端连接所述第一电平移位器的第二输入端；
第一施密特触发器的输入端连接所述第一电平移位器的第一输出端，其输出端连接或非RS锁存器的第一输入端；第二施密特触发器的输入端连接所述第一电平移位器的第二输出端，其输出端连接或非RS锁存器的第二输入端；
或非RS锁存器的输出端经过反相器反相后一方面连接所述高压-低压电平移位模块的第一输入端，另一方面再经过一个反相器反相后连接所述高压-低压电平移位模块的第二输入端和所述高侧驱动输出单元的输入端；
所述高压-低压电平移位模块的输出端经过偶数个反相器级联组成的整形单元后一方面连接第三或非门G6的第二输入端，一方面经过反相器反相后连接第二或非门G5的第二输入端，一方面连接由奇数个反相器级联组成的死区时间设置单元的输入端；连接到第二或非门G5的第二输入端的信号还经过反相器反相后连接第三与非门G3的第二输入端；
第一与非门G1的第一输入端连接所述输入信号IN，其第二输入端连接所述低侧使能信号ENA，其输出端连接第二与非门G2的第一输入端；第二与非门G2的第二输入端连接所述死区时间设置单元的输出端，其输出端连接所述低侧驱动输出单元的输入端；
所述高侧功率管HMP的栅极连接所述高侧驱动输出单元的输出端，其源极连接高压电源信号VDDH，其漏极连接所述低侧功率管HMN的漏极并作为所述栅驱动电路的输出端；所述低侧功率管HMN的栅极连接所述低侧驱动输出单元的输出端，其源极连接参考地电平信号VSSL；
所述低压-高压电平移位模块的电源轨为高压电源信号VDDH到浮动电源地信号VSSH和参考地电平信号VSSL；所述第一电平移位器的电源轨为高压电源信号VDDH到浮动电源地信号VSSH；所述高侧驱动输出单元的电源轨为高压电源信号VDDH到浮动电源地信号VSSH；所述高压-低压电平移位模块的电源轨为高压电源信号VDDH和低压电源信号VDDL到参考地电平信号VSSL；所述低侧驱动输出单元的电源轨为低压电源信号VDDL到参考地电平信号VSSL。
具体的，所述浮动电源地模块包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PDMOS管HMP1、第二PDMOS管HMP2、第三PDMOS管HMP3、第四PDMOS管HMP4、第五PDMOS管HMP5、第一NDMOS管HMN1、第一电容C1、第二电容Cd、第一电阻Rc、第二电阻Rd、第一偏置电流源IBias1、第二偏置电流源IBias2和电流与温度成正比的第三偏置电流源IPTAT，
第一PDMOS管HMP1的栅漏短接并连接第二PDMOS管HMP2的源极，其源极连接所述高压电源信号VDDH；
第三PDMOS管HMP3的栅漏短接并连接第四PDMOS管HMP4的源极，其源极连接第二PDMOS管HMP2的栅极和漏极；
第四PDMOS管HMP4的栅漏短接并通过第一电阻Rc后连接第五PDMOS管HMP5的栅极；
第二NMOS管MN2的栅漏短接并连接第三NMOS管MN3的栅极和第五PDMOS管HMP5的漏极；
第一NMOS管MN1的栅极连接所述低侧使能信号ENA，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接所述参考地电平信号VSSL；
第一NDMOS管HMN1的漏极输出所述高侧复位信号ENH，其源极连接第三NMOS管MN3的漏极和第五PDMOS管HMP5的源极并输出所述浮动电源地信号VSSH；
第一电容C1接在所述高压电源信号VDDH和第五PDMOS管HMP5的栅极之间；
第二电容Cd接在第五PDMOS管HMP5的源极和第一NDMOS管HMN1的栅极之间；
第二电阻Rd接在第一NDMOS管HMN1的栅极和所述高压电源信号VDDH之间；
第一偏置电流源IBias1的正向端连接所述高压电源信号VDDH，其负向端连接第五PDMOS管HMP5的源极；
第二偏置电流源IBias2的正向端连接所述高压电源信号VDDH，其负向端连接第一NDMOS管HMN1的漏极；
第三偏置电流源IPTAT的正向端连接第五PDMOS管HMP5的栅极，其负向端连接第一NMOS管MN1的漏极。
具体的，所述低压-高压电平移位模块包括第四NMOS管MN4、第五NMOS管MN5、第六PDMOS管HMP6、第七PDMOS管HMP7、第八PDMOS管HMP8、第九PDMOS管HMP9、第三电阻Rm1和第四电阻Rm2，
第四NMOS管MN4的栅极作为所述低压-高压电平移位模块的第一输入端，其漏极连接第六PDMOS管HMP6的漏极，其源极连接第五NMOS管MN5的源极和所述参考地电平信号VSSL；
第五NMOS管MN5的栅极作为所述低压-高压电平移位模块的第二输入端，其漏极连接第七PDMOS管HMP7的漏极；
第六PDMOS管HMP6和第七PDMOS管HMP7的栅极连接所述浮动电源地信号VSSH；
第八PDMOS管HMP8的栅极连接第九PDMOS管HMP9的漏极和第七PDMOS管HMP7的源极并作为所述低压-高压电平移位模块的第一输出端，其源极连接第九PDMOS管HMP9的源极和所述高压电源信号VDDH，其漏极连接第九PDMOS管HMP9的栅极和第六PDMOS管HMP6的源极并作为所述低压-高压电平移位模块的第二输出端；
第三电阻Rm1接在第八PDMOS管HMP8的源极和漏极之间，第四电阻Rm2接在第九PDMOS管HMP9的源极和漏极之间。
具体的，所述高压-低压电平移位模块包括第四NDMOS管HMN4、第五NDMOS管HMN5、第六NDMOS管HMN6、第七NDMOS管HMN7、第十二PDMOS管HMP12和第十三PDMOS管HMP13，
第十二PDMOS管HMP12的栅极作为所述高压-低压电平移位模块的第一输入端，其漏极连接第四NDMOS管HMN4的漏极，其源极连接第十三PDMOS管HMP13的源极和所述高压电源信号VDDH；
第十三PDMOS管HMP13的栅极作为所述高压-低压电平移位模块的第二输入端，其漏极连接第五NDMOS管HMN5的漏极；
第四NDMOS管HMN4和第五NDMOS管HMN5的栅极连接所述低压电源信号VDDL；
第六NDMOS管HMN6的栅极连接第七NDMOS管HMN7的漏极和第五NDMOS管HMN5的源极，其漏极连接第四NDMOS管HMN4的源极和第七NDMOS管HMN7的栅极并作为所述高压-低压电平移位模块的输出端，其源极连接第七NDMOS管HMN7的源极和所述参考地电平信号VSSL。
具体的，所述第一电平移位器包括第十PDMOS管HMP10、第十一PDMOS管HMP11、第二NDMOS管HMN2、第三NDMOS管HMN3、第五电阻Rm3和第六电阻Rm4，
第十PDMOS管HMP10的栅极作为所述第一电平移位器的第一输入端，其漏极连接第二NDMOS管HMN2的漏极和第三NDMOS管HMN3的栅极并作为所述第一电平移位器的第一输出端，其源极连接第十一PDMOS管HMP11的源极和所述高压电源信号VDDH；
第十一PDMOS管HMP11的栅极作为所述第一电平移位器的第二输入端，其漏极连接第三NDMOS管HMN3的漏极和第二NDMOS管HMN2的栅极并作为所述第一电平移位器的第二输出端；
第二NDMOS管HMN2和第三NDMOS管HMN3的源极接所述浮动电源地信号VSSH，第五电阻Rm3接在第二NDMOS管HMN2的漏极和源极之间，第六电阻Rm4接在第三NDMOS管HMN3的漏极和源极之间。
具体的，所述高侧驱动输出单元和所述低侧驱动输出单元均由奇数个反相器级联形成。
具体的，所述与非RS锁存器包括两输入的第四与非门G7和三输入的第五与非门G8，第四与非门G7的第一输入端作为所述与非RS锁存器的第一输入端，其第二输入端连接第五与非门G8的输出端并作为所述与非RS锁存器的输出端；第五与非门G8的第一输入端连接第四与非门G7的输出端，其第二输入端作为所述与非RS锁存器的第二输入端，其第三输入端作为所述与非RS锁存器的使能端。
具体的，所述或非RS锁存器包括两输入的第四或非门G9和三输入的第五或非门G10，第四或非门G9的第一输入端作为所述或非RS锁存器的第一输入端，其第二输入端连接第五或非门G10的输出端并作为所述或非RS锁存器的输出端；第五或非门G10的第一输入端连接第四或非门G9的输出端，其第二输入端作为所述或非RS锁存器的使能端，其第三输入端作为所述或非RS锁存器的第二输入端。
本发明的有益效果是：本发明采用浮动电源供电方式进行驱动，且对高侧功率管HMP和低侧功率管HMN分开驱动，很好的解决了栅源耐压问题；同时对信号进行死区控制防止高侧功率管HMP和低侧功率管HMN直通；其次加入锁存电路，当输入翻转时，锁存器保存驱动状态，通过高压-低压电平移位模块反馈回来的信号将驱动关闭，这样保证了驱动电路没有静态功耗。
附图说明
图1是传统栅驱动电路的结构示意图。
图2是实施例中的浮动电源地产生电路的结构示意图。
图3是实施例中的栅驱动电路的整体结构示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案。
本发明提供的一种无静态功耗的栅驱动电路，包括浮动电源地模块、低压-高压电平移位模块、高压-低压电平移位模块、驱动输出模块、逻辑控制模块、高侧功率管HMP和低侧功率管HMN，其中浮动电源地模块用于为栅驱动电路产生浮动电源地信号VSSH和高侧复位信号ENH；驱动输出模块包括高侧驱动输出单元和低侧驱动输出单元；低侧功率管HMN可以为普通低压MOS管，高侧功率管HMP为P型DMOS管。如图3所示，本发明中的逻辑控制模块包括与非RS锁存器、或非RS锁存器、第一与非门G1、第二与非门G2、第三与非门G3、第一或非门G4、第二或非门G5、第三或非门G6、第一电平移位器、第一施密特触发器、第二施密特触发器和若干反相器；输入信号IN经过反相器反相后连接第三与非门G3的第一输入端和与非RS锁存器的第一输入端；与非RS锁存器的第二输入端连接第三与非门G3的输出端，其输出端连接第一或非门G4的第一输入端，其使能端连接外部给定的低侧使能信号ENA；第一或非门G4的第二输入端连接低侧功率管HMN的栅极，其输出端一方面连接第二或非门G5的第一输入端，另一方面经过反相器反相后连接第三或非门G6的第一输入端；低压-高压电平移位模块的第一输入端连接第二或非门G5的输出端，其第二输入端连接第三或非门G6的输出端，其第一输出端连接第一电平移位器的第一输入端，其第二输出端连接第一电平移位器的第二输入端；第一施密特触发器的输入端连接第一电平移位器的第一输出端，其输出端连接或非RS锁存器的第一输入端；第二施密特触发器的输入端连接第一电平移位器的第二输出端，其输出端连接或非RS锁存器的第二输入端；或非RS锁存器的输出端经过反相器反相后一方面连接高压-低压电平移位模块的第一输入端，另一方面再经过一个反相器反相后连接高压-低压电平移位模块的第二输入端和高侧驱动输出单元的输入端；高压-低压电平移位模块的输出端经过偶数个反相器级联组成的整形单元后一方面连接第三或非门G6的第二输入端，一方面经过反相器反相后连接第二或非门G5的第二输入端，一方面连接由奇数个反相器级联组成的死区时间设置单元的输入端；连接到第二或非门G5的第二输入端的信号还经过反相器反相后连接第三与非门G3的第二输入端；第一与非门G1的第一输入端连接输入信号IN，其第二输入端连接低侧使能信号ENA，其输出端连接第二与非门G2的第一输入端；第二与非门G2的第二输入端连接死区时间设置单元的输出端，其输出端连接低侧驱动输出单元的输入端；高侧功率管HMP的栅极连接高侧驱动输出单元的输出端，其源极连接高压电源信号VDDH，其漏极连接低侧功率管HMN的漏极并作为栅驱动电路的输出端；低侧功率管HMN的栅极连接低侧驱动输出单元的输出端，其源极连接参考地电平信号VSSL；低压-高压电平移位模块的电源轨为高压电源信号VDDH到浮动电源地信号VSSH和参考地电平信号VSSL；第一电平移位器的电源轨为高压电源信号VDDH到浮动电源地信号VSSH；高侧驱动输出单元的电源轨为高压电源信号VDDH到浮动电源地信号VSSH；高压-低压电平移位模块的电源轨为高压电源信号VDDH和低压电源信号VDDL到参考地电平信号VSSL；低侧驱动输出单元的电源轨为低压电源信号VDDL到参考地电平信号VSSL。
本发明的工作原理为：利用浮动电源地模块为栅驱动电路的高侧驱动提供浮动电源地信号VSSH和高侧复位信号ENH，浮动电源地信号VSSH为栅驱动电路高侧驱动进行浮动电源供电，避免了传统栅驱动电路由于栅源耐压问题而受到工艺限制，高侧复位信号ENH用于在上电过程中先复位或非RS锁存器，复位时间就是浮动电源地模块中第二电阻Rd和第二电容Cd延时决定，然后再解除对或非RS锁存器的复位，或非RS锁存器才可以向输出端传递；利用低压-高压电平移位模块将前级的低压驱动信号通过电平移位到高压侧从而控制高侧功率管HMP；利用高压-低压电平移位模块将浮动电源高侧的信号反馈至低侧，并经过逻辑控制模块将低压-高压电平移位模块中的第四NMOS管MN4和第五NMOS管MN5关闭，从而确保本发明提供的栅驱动电路没有静态功耗；驱动输出模块通过利用高侧驱动输出单元和低侧驱动输出单元来分别驱动高侧功率管HMP和低侧功率管HMN，浮动电源下高侧功率管HMP的驱动信号链从高侧驱动输出单元的输入端即节点G到高侧驱动输出单元的输出端即节点PG，同理低侧功率管HMN的驱动信号链从低侧驱动输出单元的输入端即节点Y到低侧驱动输出单元的输出端即节点NG，且利用奇数个反相器级联的结构增强驱动信号的电流能力；逻辑控制模块提供逻辑控制，包括设置信号死区时间以及产生控制信号J、K连接第四NMOS管MN4和第五NMOS管MN5的栅极，关闭低压-高压电平移位模块做到零静态功耗。
如图2所示，为本实施例中的浮动电源地模块，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PDMOS管HMP1、第二PDMOS管HMP2、第三PDMOS管HMP3、第四PDMOS管HMP4、第五PDMOS管HMP5、第一NDMOS管HMN1、第一电容C1、第二电容Cd、第一电阻Rc、第二电阻Rd、第一偏置电流源IBias1、第二偏置电流源IBias2和电流与温度成正比的第三偏置电流源IPTAT，第一PDMOS管HMP1的栅漏短接并连接第二PDMOS管HMP2的源极，其源极连接高压电源信号VDDH；第三PDMOS管HMP3的栅漏短接并连接第四PDMOS管HMP4的源极，其源极连接第二PDMOS管HMP2的栅极和漏极；第四PDMOS管HMP4的栅漏短接并通过第一电阻Rc后连接第五PDMOS管HMP5的栅极；第二NMOS管MN2的栅漏短接并连接第三NMOS管MN3的栅极和第五PDMOS管HMP5的漏极；第一NMOS管MN1的栅极连接低侧使能信号ENA，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接参考地电平信号VSSL；第一NDMOS管HMN1的漏极输出高侧复位信号ENH，其源极连接第三NMOS管MN3的漏极和第五PDMOS管HMP5的源极并输出浮动电源地信号VSSH；第一电容C1接在高压电源信号VDDH和第五PDMOS管HMP5的栅极之间；第二电容Cd接在第五PDMOS管HMP5的源极和第一NDMOS管HMN1的栅极之间；第二电阻Rd接在第一NDMOS管HMN1的栅极和高压电源信号VDDH之间；第一偏置电流源IBias1的正向端连接高压电源信号VDDH，其负向端连接第五PDMOS管HMP5的源极；第二偏置电流源IBias2的正向端连接高压电源信号VDDH，其负向端连接第一NDMOS管HMN1的漏极；第三偏置电流源IPTAT的正向端连接第五PDMOS管HMP5的栅极，其负向端连接第一NMOS管MN1的漏极。
本实施例中的浮动电源地模块中第一PDMOS管HMP1、第二PDMOS管HMP2、第三PDMOS管HMP3、第四PDMOS管HMP4以二极管连接方式进行串联，一端连接高压电源信号VDDH，另一端连接第一电阻Rc的一端，这条支路由第三偏置电流源IPTAT偏置，通过第三偏置电流源IPTAT来偏置二极管连接的高压MOS和电阻，抵消了高压MOS管的阈值电压温度系数的影响，这是由于第三偏置电流源IPTAT的电流与温度成正比，可以补偿MOS管阈值电压VTH的负温系数，电阻采用温度系数最小的，这样可以保证高压电源信号VDDH与浮动电源地信号VSSH之间压差温度系数较小；同时在浮动电源地信号VSSH处引入电压负反馈，可以减小驱动翻转时造成浮动地电压毛刺，电压负反馈主要由第五PDMOS管HMP5、第二NMOS管MN2和第三NMOS管MN3所构成环路组成，第二NMOS管MN2和第三NMOS管MN3构成电流镜。第一NDMOS管HMN1的栅端接第二电阻Rd到高压电源信号VDDH，第一NDMOS管HMN1的栅端还接第二电容Cd到浮动电源地信号VSSH，目的是当浮动电源地信号VSSH建立完成时，经过τ＝Rd*Cd延时后，高侧复位信号ENH才建立完成。
本实施例中的低压-高压电平移位模块如图3所示，包括第四NMOS管MN4、第五NMOS管MN5、第六PDMOS管HMP6、第七PDMOS管HMP7、第八PDMOS管HMP8、第九PDMOS管HMP9、第三电阻Rm1和第四电阻Rm2，第四NMOS管MN4的栅极作为低压-高压电平移位模块的第一输入端，其漏极连接第六PDMOS管HMP6的漏极，其源极连接第五NMOS管MN5的源极和参考地电平信号VSSL；第五NMOS管MN5的栅极作为低压-高压电平移位模块的第二输入端，其漏极连接第七PDMOS管HMP7的漏极；第六PDMOS管HMP6和第七PDMOS管HMP7的栅极连接浮动电源地信号VSSH；第八PDMOS管HMP8的栅极连接第九PDMOS管HMP9的漏极和第七PDMOS管HMP7的源极并作为低压-高压电平移位模块的第一输出端，其源极连接第九PDMOS管HMP9的源极和高压电源信号VDDH，其漏极连接第九PDMOS管HMP9的栅极和第六PDMOS管HMP6的源极并作为低压-高压电平移位模块的第二输出端；第三电阻Rm1接在第八PDMOS管HMP8的源极和漏极之间，第四电阻Rm2接在第九PDMOS管HMP9的源极和漏极之间。
相对于传统的电平移位电路，本实施例提供的低压-高压电平移位模块的结构中高压MOS与低压MOS混合使用避免了工艺限制的栅源耐压以及具有更好的稳定性，同时两个上拉电阻即第三电阻Rm1和第四电阻Rm2避免了低压-高压电平移位模块的两个输出端即A、B两个点由于悬空而产生不确定电平影响后面锁存器电路正常工作。
本实施例中的高压-低压电平移位模块如图3所示，包括第四NDMOS管HMN4、第五NDMOS管HMN5、第六NDMOS管HMN6、第七NDMOS管HMN7、第十二PDMOS管HMP12和第十三PDMOS管HMP13，第十二PDMOS管HMP12的栅极作为高压-低压电平移位模块的第一输入端，其漏极连接第四NDMOS管HMN4的漏极，其源极连接第十三PDMOS管HMP13的源极和高压电源信号VDDH；第十三PDMOS管HMP13的栅极作为高压-低压电平移位模块的第二输入端，其漏极连接第五NDMOS管HMN5的漏极；第四NDMOS管HMN4和第五NDMOS管HMN5的栅极连接低压电源信号VDDL；第六NDMOS管HMN6的栅极连接第七NDMOS管HMN7的漏极和第五NDMOS管HMN5的源极，其漏极连接第四NDMOS管HMN4的源极和第七NDMOS管HMN7的栅极并作为高压-低压电平移位模块的输出端，其源极连接第七NDMOS管HMN7的源极和参考地电平信号VSSL。
通过本实施例中提供的高压-低压电平移位模块产生一个反馈信号Q从高压-低压电平移位模块的输出端输出，信号Q与逻辑控制模块进行组合逻辑控制，即当输入翻转时，高侧驱动链中的锁存器会保存驱动状态，反馈信号Q与逻辑控制模块进行组合逻辑控制低压-高压电平移位模块的两个输入端即J、K点关闭第四NMOS管MN4和第五NMOS管MN5，确保电路没有静态功耗，同时反馈信号Q还参与死区控制。
本实施例中的第一电平移位器如图3所示，包括第十PDMOS管HMP10、第十一PDMOS管HMP11、第二NDMOS管HMN2、第三NDMOS管HMN3、第五电阻Rm3和第六电阻Rm4，第十PDMOS管HMP10的栅极作为第一电平移位器的第一输入端，其漏极连接第二NDMOS管HMN2的漏极和第三NDMOS管HMN3的栅极并作为第一电平移位器的第一输出端，其源极连接第十一PDMOS管HMP11的源极和高压电源信号VDDH；第十一PDMOS管HMP11的栅极作为第一电平移位器的第二输入端，其漏极连接第三NDMOS管HMN3的漏极和第二NDMOS管HMN2的栅极并作为第一电平移位器的第二输出端；第二NDMOS管HMN2和第三NDMOS管HMN3的源极接浮动电源地信号VSSH，第五电阻Rm3接在第二NDMOS管HMN2的漏极和源极之间，第六电阻Rm4接在第三NDMOS管HMN3的漏极和源极之间。
本实施例中的与非RS锁存器和或非RS锁存器如图3所示，与非RS锁存器包括两输入的第四与非门G7和三输入的第五与非门G8，第四与非门G7的第一输入端作为与非RS锁存器的第一输入端，其第二输入端连接第五与非门G8的输出端并作为与非RS锁存器的输出端；第五与非门G8的第一输入端连接第四与非门G7的输出端，其第二输入端作为与非RS锁存器的第二输入端，其第三输入端作为与非RS锁存器的使能端。或非RS锁存器包括两输入的第四或非门G9和三输入的第五或非门G10，第四或非门G9的第一输入端作为或非RS锁存器的第一输入端，其第二输入端连接第五或非门G10的输出端并作为或非RS锁存器的输出端；第五或非门G10的第一输入端连接第四或非门G9的输出端，其第二输入端作为或非RS锁存器的使能端，其第三输入端作为或非RS锁存器的第二输入端。本实施例中的DMOS管可替换为三极管。
本实施例中信号传输的路径为：外部给定的输入信号IN经过数字逻辑电路传递到低压-高压电平移位模块的两个输入端(J、K节点)，低压-高压电平移位模块两个输出端(A、B节点)输出的信号经过第一电平移位器将信号从第一电平移位器的两个输出端(C、D)节点输出转到高侧电压域下。C、D两点电平经过施密特整形后输出给或非RS锁存器，或非RS锁存器输出节点E处的信号直接通过反相器链到PG节点控制高侧功率管HMP的状态；同时，或非RS锁存器输出节点E处的信号经过一个反相器到高压-低压电平移位模块的第一输入端即节点F处，经过两个反相器到高压-低压电平移位模块的第二输入端即节点G处。F、G两个节点出的信号通过高压-低压电平移位模块传递到其输出端即节点Q，Q点信号通过反相器链接到死区时间设置单元的输入端即节点P、死区时间设置单元的输出端即节点X和第三与非门G3的第二输入端即节点M，P、M、X三点连接逻辑控制电路对电路进行死区控制，通过反馈控制低压-高压电平移位模块中的第四NMOS管MN4和第五NMOS管MN5关闭达到零静态功耗效果。低侧驱动中第一与非门G1的两个输入端分别接输入信号IN与外部给定的低侧使能信号ENA，第一与非门G1的输出端接第二与非门G2的第一输入端，第二与非门G2的第二输入端接X点，第二与非门G2的输出端即节点Y处输出的信号通过反相器链形成的低侧驱动输出单元到NG点控制低侧功率管HMN的输出状态。
本例的具体工作原理为：
全局电源即高压电源信号VDDH上电，低侧使能信号ENA置位0。首先分析浮动电源地模块，此时由于低侧使能信号ENA拉低，浮动电源地信号VSSH不能建立从而高侧复位信号ENH置位1。由于高侧复位信号ENH＝1，或非RS锁存器输出端E＝0、则F＝1、G＝0、PG＝1。由于PG＝1，高侧功率管HMP关闭。F、G信号通过高压-低压电平移位模块到Q点，由于F＝1、G＝0，从而Q＝0。信号Q通过反相器链到P、M、X，P＝0、M＝0、X＝1。由于低侧使能信号ENA＝0、X＝1，通过第二与非门G2到Y，Y＝0，从而NG＝1，低侧功率管HMN拉低，栅驱动输出端GT＝0。NG＝1，分析第一或非门G4到J以及P到第三或非门G6到K，H＝0，从而J＝K＝0，第四NMOS管MN4和第五NMOS管MN5关闭。低侧使能信号ENA＝0，与非RS锁存器输出W＝1。
当前级信号电路准备好后，低侧使能信号ENA＝1。首先分析浮动电源地模块，低侧使能信号ENA＝1，第三电流源IPTAT开始上电，浮动电源地信号VSSH开始建立，浮动电源地信号VSSH建立完成后，通过τ＝Rd*Cd延时后，高侧复位信号ENH置位0。高侧复位信号ENH＝0不影响或非RS锁存器状态，E＝0、F＝1、G＝0、PG＝1。PG＝1，高侧功率管HMP继续关闭。F＝1、G＝0信号通过高压-低压电平移位模块到Q点，Q＝0。信号Q通过反相器链到P、M、X，P＝0、M＝0、X＝1。由于低侧使能信号ENA＝X＝1，此时NG状态由输入信号IN决定，此时表明低侧功率管HMN已准备好。M＝0、低侧使能信号ENA＝1，与非RS锁存器输出状态保持不变，W＝1。W＝1通过第一或非门G4，H＝0。H＝0、P＝0从而H通过第二或非门G5以及P通过第三或非门G6控制的J＝K＝0，第四NMOS管MN4、第五NMOS管MN5关闭。
输入信号IN＝0时，低侧使能信号ENA＝1、X＝1，通过G1与G2后Y＝0，从而NG＝1，低侧功率管HMN下拉GT＝0。NG＝1，J＝K＝0，第四NMOS管MN4、第五NMOS管MN5关闭，从而浮动电源的高侧驱动状态保持不变。输入信号IN由0跳变到1时，IN＝1，低侧使能信号ENA＝1，输入信号IN从G1、G2到Y，Y＝1，NG＝0，低侧功率管HMN关断。同时，输入信号IN经过与非RS锁存器，W＝0，此时只要等待NG信号由原状态1变成0。H＝1、P＝0从而H通过第二或非门G5以及P通过第三或非门G6控制的J＝0、K＝1，第四NMOS管MN4关闭第五NMOS管MN5打开，此时低压-高压电平移位模块工作，A＝1、B＝0。A、B信号经过第一电平移位器、施密特触发器整形，E＝1，从而F＝0、G＝1、PG＝0，高侧功率管HMP上拉GT＝1。F＝0、G＝1信号通过高压-低压电平移位模块到Q点，Q＝1。信号Q通过反相器链到P、M、X，P＝1、M＝1、X＝0。第三或非门G6输出K＝0，低压-高压电平移位模块关闭，无功耗损失，只有等输入信号IN翻转时，低压-高压电平移位模块才重新根据信号状态进行工作。X＝0，在这屏蔽了输入信号IN，即输入信号IN跳变为0对于NG没有控制作用，必须等到高侧功率管HMP栅极电压变高，即E＝0、F＝1、G＝0、PG＝1，高侧功率管HMP关闭。状态改变之后的F、G通过高压-低压电平移位，重新设置X＝1，输入信号IN＝0才能使得NG＝1，低侧功率管HMN下拉GT＝0。上述X＝0的屏蔽作用，防止高侧功率管HMP和低侧功率管HMN直通。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改、改变和优化。

Claims (8)

1.一种无静态功耗的栅驱动电路，其特征在于，包括浮动电源地模块、低压-高压电平移位模块、高压-低压电平移位模块、驱动输出模块、逻辑控制模块、高侧功率管(HMP)和低侧功率管(HMN)，
所述浮动电源地模块用于产生浮动电源地信号(VSSH)和高侧复位信号(ENH)；
所述驱动输出模块包括高侧驱动输出单元和低侧驱动输出单元；
所述逻辑控制模块包括与非RS锁存器、或非RS锁存器、第一与非门(G1)、第二与非门(G2)、第三与非门(G3)、第一或非门(G4)、第二或非门(G5)、第三或非门(G6)、第一电平移位器、第一施密特触发器、第二施密特触发器和若干反相器；
输入信号(IN)经过反相器反相后连接第三与非门(G3)的第一输入端和与非RS锁存器的第一输入端；
与非RS锁存器的第二输入端连接第三与非门(G3)的输出端，其输出端连接第一或非门(G4)的第一输入端，其使能端连接外部给定的低侧使能信号(ENA)；
第一或非门(G4)的第二输入端连接所述低侧功率管(HMN)的栅极，其输出端一方面连接第二或非门(G5)的第一输入端，另一方面经过反相器反相后连接第三或非门(G6)的第一输入端；
所述低压-高压电平移位模块的第一输入端连接第二或非门(G5)的输出端，其第二输入端连接第三或非门(G6)的输出端，其第一输出端连接所述第一电平移位器的第一输入端，其第二输出端连接所述第一电平移位器的第二输入端；
第一施密特触发器的输入端连接所述第一电平移位器的第一输出端，其输出端连接或非RS锁存器的第一输入端；第二施密特触发器的输入端连接所述第一电平移位器的第二输出端，其输出端连接或非RS锁存器的第二输入端；
或非RS锁存器的输出端经过反相器反相后一方面连接所述高压-低压电平移位模块的第一输入端，另一方面再经过一个反相器反相后连接所述高压-低压电平移位模块的第二输入端和所述高侧驱动输出单元的输入端；
所述高压-低压电平移位模块的输出端经过偶数个反相器级联组成的整形单元后一方面连接第三或非门(G6)的第二输入端，一方面经过反相器反相后连接第二或非门(G5)的第二输入端，一方面连接由奇数个反相器级联组成的死区时间设置单元的输入端；连接到第二或非门(G5)的第二输入端的信号还经过反相器反相后连接第三与非门(G3)的第二输入端；
第一与非门(G1)的第一输入端连接所述输入信号(IN)，其第二输入端连接所述低侧使能信号(ENA)，其输出端连接第二与非门(G2)的第一输入端；第二与非门(G2)的第二输入端连接所述死区时间设置单元的输出端，其输出端连接所述低侧驱动输出单元的输入端；
所述高侧功率管(HMP)的栅极连接所述高侧驱动输出单元的输出端，其源极连接高压电源信号(VDDH)，其漏极连接所述低侧功率管(HMN)的漏极并作为所述栅驱动电路的输出端；所述低侧功率管(HMN)的栅极连接所述低侧驱动输出单元的输出端，其源极连接参考地电平信号(VSSL)；
所述低压-高压电平移位模块用于将电源轨为低压电源信号(VDDL)到参考地电平信号(VSSL)的信号转换成电源轨为高压电源信号(VDDH)到浮动电源地信号(VSSH)的信号；所述第一电平移位器的电源轨为高压电源信号(VDDH)到浮动电源地信号(VSSH)；所述高侧驱动输出单元的电源轨为高压电源信号(VDDH)到浮动电源地信号(VSSH)；所述高压-低压电平移位模块用于将电源轨为高压电源信号(VDDH)到浮动电源地信号(VSSH)的信号转换成电源轨为低压电源信号(VDDL)到参考地电平信号(VSSL)的信号；所述低侧驱动输出单元的电源轨为低压电源信号(VDDL)到参考地电平信号(VSSL)。
2.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述浮动电源地模块包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第一PDMOS管(HMP1)、第二PDMOS管(HMP2)、第三PDMOS管(HMP3)、第四PDMOS管(HMP4)、第五PDMOS管(HMP5)、第一NDMOS管(HMN1)、第一电容(C1)、第二电容(Cd)、第一电阻(Rc)、第二电阻(Rd)、第一偏置电流源(IBias1)、第二偏置电流源(IBias2)和电流与温度成正比的第三偏置电流源(IPTAT)，
第一PDMOS管(HMP1)的栅漏短接并连接第二PDMOS管(HMP2)的源极，其源极连接所述高压电源信号(VDDH)；
第三PDMOS管(HMP3)的栅漏短接并连接第四PDMOS管(HMP4)的源极，其源极连接第二PDMOS管(HMP2)的栅极和漏极；
第四PDMOS管(HMP4)的栅漏短接并通过第一电阻(Rc)后连接第五PDMOS管(HMP5)的栅极；
第二NMOS管(MN2)的栅漏短接并连接第三NMOS管(MN3)的栅极和第五PDMOS管(HMP5)的漏极；
第一NMOS管(MN1)的栅极连接所述低侧使能信号(ENA)，其源极连接第二NMOS管(MN2)和第三NMOS管(MN3)的源极并连接所述参考地电平信号(VSSL)；
第一NDMOS管(HMN1)的漏极输出所述高侧复位信号(ENH)，其源极连接第三NMOS管(MN3)的漏极和第五PDMOS管(HMP5)的源极并输出所述浮动电源地信号(VSSH)；
第一电容(C1)接在所述高压电源信号(VDDH)和第五PDMOS管(HMP5)的栅极之间；
第二电容(Cd)接在第五PDMOS管(HMP5)的源极和第一NDMOS管(HMN1)的栅极之间；
第二电阻(Rd)接在第一NDMOS管(HMN1)的栅极和所述高压电源信号(VDDH)之间；
第一偏置电流源(IBias1)的正向端连接所述高压电源信号(VDDH)，其负向端连接第五PDMOS管(HMP5)的源极；
第二偏置电流源(IBias2)的正向端连接所述高压电源信号(VDDH)，其负向端连接第一NDMOS管(HMN1)的漏极；
第三偏置电流源(IPTAT)的正向端连接第五PDMOS管(HMP5)的栅极，其负向端连接第一NMOS管(MN1)的漏极。
3.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述低压-高压电平移位模块包括第四NMOS管(MN4)、第五NMOS管(MN5)、第六PDMOS管(HMP6)、第七PDMOS管(HMP7)、第八PDMOS管(HMP8)、第九PDMOS管(HMP9)、第三电阻(Rm1)和第四电阻(Rm2)，
第四NMOS管(MN4)的栅极作为所述低压-高压电平移位模块的第一输入端，其漏极连接第六PDMOS管(HMP6)的漏极，其源极连接第五NMOS管(MN5)的源极和所述参考地电平信号(VSSL)；
第五NMOS管(MN5)的栅极作为所述低压-高压电平移位模块的第二输入端，其漏极连接第七PDMOS管(HMP7)的漏极；
第六PDMOS管(HMP6)和第七PDMOS管(HMP7)的栅极连接所述浮动电源地信号(VSSH)；
第八PDMOS管(HMP8)的栅极连接第九PDMOS管(HMP9)的漏极和第七PDMOS管(HMP7)的源极并作为所述低压-高压电平移位模块的第一输出端，其源极连接第九PDMOS管(HMP9)的源极和所述高压电源信号(VDDH)，其漏极连接第九PDMOS管(HMP9)的栅极和第六PDMOS管(HMP6)的源极并作为所述低压-高压电平移位模块的第二输出端；
第三电阻(Rm1)接在第八PDMOS管(HMP8)的源极和漏极之间，第四电阻(Rm2)接在第九PDMOS管(HMP9)的源极和漏极之间。
4.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述高压-低压电平移位模块包括第四NDMOS管(HMN4)、第五NDMOS管(HMN5)、第六NDMOS管(HMN6)、第七NDMOS管(HMN7)、第十二PDMOS管(HMP12)和第十三PDMOS管(HMP13)，
第十二PDMOS管(HMP12)的栅极作为所述高压-低压电平移位模块的第一输入端，其漏极连接第四NDMOS管(HMN4)的漏极，其源极连接第十三PDMOS管(HMP13)的源极和所述高压电源信号(VDDH)；
第十三PDMOS管(HMP13)的栅极作为所述高压-低压电平移位模块的第二输入端，其漏极连接第五NDMOS管(HMN5)的漏极；
第四NDMOS管(HMN4)和第五NDMOS管(HMN5)的栅极连接所述低压电源信号(VDDL)；
第六NDMOS管(HMN6)的栅极连接第七NDMOS管(HMN7)的漏极和第五NDMOS管(HMN5)的源极，其漏极连接第四NDMOS管(HMN4)的源极和第七NDMOS管(HMN7)的栅极并作为所述高压-低压电平移位模块的输出端，其源极连接第七NDMOS管(HMN7)的源极和所述参考地电平信号(VSSL)。
5.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述第一电平移位器包括第十PDMOS管(HMP10)、第十一PDMOS管(HMP11)、第二NDMOS管(HMN2)、第三NDMOS管(HMN3)、第五电阻(Rm3)和第六电阻(Rm4)，
第十PDMOS管(HMP10)的栅极作为所述第一电平移位器的第一输入端，其漏极连接第二NDMOS管(HMN2)的漏极和第三NDMOS管(HMN3)的栅极并作为所述第一电平移位器的第一输出端，其源极连接第十一PDMOS管(HMP11)的源极和所述高压电源信号(VDDH)；
第十一PDMOS管(HMP11)的栅极作为所述第一电平移位器的第二输入端，其漏极连接第三NDMOS管(HMN3)的漏极和第二NDMOS管(HMN2)的栅极并作为所述第一电平移位器的第二输出端；
第二NDMOS管(HMN2)和第三NDMOS管(HMN3)的源极接所述浮动电源地信号(VSSH)，第五电阻(Rm3)接在第二NDMOS管(HMN2)的漏极和源极之间，第六电阻(Rm4)接在第三NDMOS管(HMN3)的漏极和源极之间。
6.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述高侧驱动输出单元和所述低侧驱动输出单元均由奇数个反相器级联形成。
7.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述与非RS锁存器包括两输入的第四与非门(G7)和三输入的第五与非门(G8)，第四与非门(G7)的第一输入端作为所述与非RS锁存器的第一输入端，其第二输入端连接第五与非门(G8)的输出端并作为所述与非RS锁存器的输出端；第五与非门(G8)的第一输入端连接第四与非门(G7)的输出端，其第二输入端作为所述与非RS锁存器的第二输入端，其第三输入端作为所述与非RS锁存器的使能端。
8.根据权利要求1所述的无静态功耗的栅驱动电路，其特征在于，所述或非RS锁存器包括两输入的第四或非门(G9)和三输入的第五或非门(G10)，第四或非门(G9)的第一输入端作为所述或非RS锁存器的第一输入端，其第二输入端连接第五或非门(G10)的输出端并作为所述或非RS锁存器的输出端；第五或非门(G10)的第一输入端连接第四或非门(G9)的输出端，其第二输入端作为所述或非RS锁存器的使能端，其第三输入端作为所述或非RS锁存器的第二输入端。
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