CN113364448A - 一种栅电压及衬底电压跟随cmos三态门电路 - Google Patents

一种栅电压及衬底电压跟随cmos三态门电路 Download PDF

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Abstract

本发明公开了一种栅电压及衬底电压跟随CMOS三态门电路；包括总线PAD，所述总线PAD上电性连接有P1管和N1管，所述P1管上连接有P2管，所述P1管的一端电性连接有传输门TG，所述传输门TG和所述N1管的一端电性连接有与非门和或非门，所述与非门和所述或非门的一侧电性连接有反相器，所述反相器上电性连接有N2管，所述N2管的一端电性连接有P3管，所述P3管的另一侧电性连接有P4管，所述P4管的一侧电性连接有P5管；本发明的电路上电时具有三态门功能；解决传统CMOS三态门在混合电压环境下应用及局部掉电应用下，存在电流泄露情况的问题。

Description

一种栅电压及衬底电压跟随CMOS三态门电路
技术领域
本发明属于集成电路技术领域，具体涉及一种栅电压及衬底电压跟随CMOS三态门电路。
背景技术
CMOS三态门电路是一种常见的逻辑电路，常用于总线接口应用上，可保证多路信号分时传递或用作双向传输的总线收发器，然而市面上各种的CMOS三态门电路仍存在各种各样的问题。
传统的CMOS三态门电路结构如图2所示，在整个总线系统工作中，不可避免地出现混合电压环境或局部掉电的情况。
传统的CMOS三态门在混合电压环境工作时，会出现以下三种失效情况：
第一种是电源电压为零时，总线PAD上突来高电压导致漏电情况。此时VDD＝VGP为0V，若PAD上存在高电压，由于P1的栅漏电压大于P1的阈值电压Vth，P1管导通，导致PAD到VDD的反向沟道漏电流产生。同时，P1管漏端到衬底的寄生二极管导通，导致PAD到衬底存在电流泄露情况。这两种电流的产生均使得电路无法正常工作。
第二种是三态门输出呈高阻态时，总线PAD上突来高电压导致漏电情况。当电路内部工作电压为3.3V、EN为高电平时，P1栅极电压VGP被拉到电源电压3.3V，N1栅极电压VGN被拉到地0V，P1管、N1管均处于截止状态，不具有上拉和下拉能力，三态门电路输出为高阻抗状态。此时，若PAD上外灌电压高于3.3V(例如5V)时，由于P1的栅漏电压大于P1的阈值电压Vth，P1管导通，导致PAD到VDD的反向沟道漏电流产生。同时，P1管漏端到衬底的寄生二极管导通，导致PAD到衬底存在电流泄露情况。(原理与第一种失效相同)。
第三种是三态门输出高电平时，总线PAD上突来高电压导致漏电情况。当电路内部工作电压为3.3V、EN为低电平、IN输入为高电平时，P1栅极电压VGP和N1栅极电压VGN均被拉到0V，P1管导通，N1管截止，三态门输出逻辑高电平。若PAD上突来外灌电压高于3.3V(例如5V)时，也将会产生上述两种电流，原理相同，电路无法正常工作。
现有的技术只能解决第一、二种失效情况，如图3和图4。
解决第一种失效情况。当VDD掉为0V时，若总线PAD突来高电压，此时P6管导通，N2、N3管截止，P4栅极电压被拉到与PAD电压一致，故P4管截止，同时P5管导通，P1管衬底B点电压与PAD电压一致，P1管漏端到衬底的寄生二极管不导通，PAD到衬底B无泄露电流。同时，P2导通，VGP电压被拉到与PAD电压一致，P1管截止，PAD到VDD无反向沟道漏电流产生。此外，N5管截止，P8管导通，使得P7管截止，防止VGP通过P7向前级电路泄露电流。
解决第二种失效情况。若VDD＝EN＝3.3V，此时VGP＝3.3V，VGN＝0V，P1和N1均截止，电路输出呈现高阻抗状态。P4栅极电压无法被拉高，故为低电平，P4导通，由于P5截止，B点衬底电压为3.3V。
若此时总线PAD上突来高电压(5V)，此时P6管导通，N2、N3管截止，P4栅极电压被拉到与PAD电压一致，故P4管截止，同时P5管导通，P1管衬底B点电压与PAD电压一致，P1管漏端到衬底的寄生二极管不导通，PAD到衬底B无泄露电流。同时，P2导通，VGP电压被拉到与PAD电压一致，P1管截止，PAD到VDD无反向沟道漏电流产生。此外，N5管截止，P8管导通，使得P7管截止，防止VGP通过P7向前级电路泄露电流。(与第一种情况原理基本相同)。
现有技术只能解决上述第一、二种情况。当第三种情况出现时，VDD＝3.3V，EN＝0V，IN＝3V，VGP＝VGN＝VC＝0V，P1管导通，PAD输出3.3V电平。此时若总线PAD上突来高电压(5V)，P6和N2管同时导通，P4栅电压处于中间电平，P4和P5同时导通，衬底B点电压处于VDD(3.3V)和PAD电压(5V)间，导致PAD到衬底存在电流泄露情况。同时，P2导通，VGP被拉到与PAD电压一致，由于VC＝0V，N4管导通，PAD会通过P2、N4、与非门的N管到地形成通路，造成电流泄露；为此我们提出一种栅电压及衬底电压跟随CMOS三态门电路。
发明内容
本发明的目的在于提供一种栅电压及衬底电压跟随CMOS三态门电路，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种栅电压及衬底电压跟随CMOS三态门电路，包括总线PAD，所述总线PAD上电性连接有P1管和N1管，所述P1管上连接有P2管，所述P2管的两端分别电性连接在所述P1管的一端和所述总线PAD上，所述P1管的一端电性连接有传输门TG，所述传输门TG的一端电性连接有与非门，所述N1管的一端均电性连接有或非门，所述与非门和所述或非门的一侧电性连接有反相器，所述反相器上电性连接有N2管，所述N2管的一端通过一个电阻电性连接有P3管，所述P3管的一端电性连接有分压电阻电路，所述P3管的另一侧电性连接有P4管，所述P4管的一侧电性连接有P5管，所述P4管的一端与所述传输门TG的两端电性连接，所述N2管的一侧电性连接有两组串联连接的MOS管组，一组所述MOS管组与所述P3的一端电性连接，另一组所述MOS管组与所述总线PAD电性连接。
较佳的，所述分压电阻电路中包括有电阻R1和电阻R2，所述电阻R1和所述电阻R2之间串联连接，所述电阻R1和所述电阻R2还分别与所述P3管的栅极电性连接。
较佳的，所述反相器设有四组，四组所述反相器其中一个与所述与非门电性连接，另一组所述反相器与或所述非门电性连接，另外两组所述反相器串联连接与所述与非门和所述或非门电性连接。
较佳的，所述传输门TG是由一个P沟道和一个N沟道增强型MOSFET并联而成，所述传输门TG的左边是输入端，右边是输出端，上下两边是控制信号输入端。
较佳的，所述P1管的源极上电性连接有输入端VDD，所述P1管的漏极和所述N1管的漏极电性连接，所述N1管的源极电性连接有接地保护端。
较佳的，所述P2管的漏极与所述P1管的栅极之间电性连接，所述P2管的源极与所述P1管的漏极之间电性连接。
较佳的，所述P4管的漏极与所述P5管道的漏极电性连接，所述P4管的栅极上电性连接有串联的两组MOS管，所述传输门TG的两端控制信息输入端分别电性连接在所述一组所述MOS管的两侧，另一组所述MOS管电性连接在所述传输门TG的两端控制信息输入端的外端，两组所述MOS管的连接端形成F点、D点和E点。
较佳的，与所述与非门电性连接连接的所述反相器上电性连接有使能输入端EN，串联连接的两组所述反相器上电性连接有信号输入端IN。
较佳的，还包括有以下方法步骤：
解决第一种失效情况：
S101：当输入端VDD掉为0V时，若总线PAD突来高电压，此时，P5管导通，B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S102：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致，P1管截止，总线PAD到VDD无反向沟道漏电流产生；
S103：此外，由于P3管处导通，F点电压被拉高，使得D点电压为低，E点电压为高，传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流；
解决第二种失效情况：
S201：若输入端VDD＝使能输入端EN＝3.3V，N2管截止、P3管截止，此时F点为低电平，故D点为高电平，E点为低电平，传输门TG开启，P4管导通，P5管截止，B点衬底电压等于VDD为3.3V；
S202：此时VGP＝3.3V，VGN＝0V，P1管和N1管均截止，电路输出呈现高阻抗状态；
S203：若总线PAD上突来比VDD更高的电压5V，P3管导通，F点电压被拉高，使得D点电压为低，E点电压为5V，传输门TG截止，P4管截止；
S204：此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S205：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生，同时，由于传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流。
较佳的，还包括有解决第三种失效情况的方法：
S301：输入端VDD＝3.3V，使能输入端EN＝0V，信号输入端IN＝3.3V，N2管导通，F点为低，使得D点为高，E点为低，传输门TG开启，P4管导通，B点衬底电压等于输入端VDD3.3V；
S302：此时，G点电压能正常传输到VGP，故VGP＝VGN＝0V，P1管导通，N1管截止，总线PAD端输出3.3V高电平；
S303：若总线PAD上突来比输入端VDD更高的电压5V，P3管导通，F点电压被拉高至5V，使得D点电压为低，E点电压为高的5V，传输门TG截止，P4管截止；
S304：此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S305：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生；
S306：同时，虽然G点电压为0V，但由于传输门TG截止，防止总线PAD通过P2管、传输门TG、与非门的N管到地形成通路，造成电流泄露。
与现有技术相比，本发明的有益效果是：
本发明的电路上电时具有三态门功能；对电路结构进行优化，不仅解决传统CMOS三态门在混合电压环境下应用及局部掉电应用下，存在电流泄露情况的问题；兼容现有技术的功能及优势，使用较少的电路逻辑，实现现有技术革新，增加新功能。
电路输出接在总线上，若该电路掉电，总线上的高低变化信号不会通过该电路向电源或地漏电；解决第一种情况。
电路输出接在总线上，该电路处于输出高阻状态，总线上电源更高的高低变化信号不会通过该电路向电源或地漏电；解决第二种情况。
电路输入接在总线上，该电路处于输出高电平状态，总线上电源更高的高电平信号不会通过该电路向电源或地漏电；解决第三种情况。
附图说明
图1为本发明的CMOS三态门电路示意图；
图2为本发明的普通CMOS三态门电路示意图；
图3为本发明的现有技术的CMOS三态门电路示意图；
图4为本发明的现有解决技术问题的CMOS三态门电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明提供一种技术方案：一种栅电压及衬底电压跟随CMOS三态门电路，包括总线PAD，所述总线PAD上电性连接有P1管和N1管，所述P1管上连接有P2管，所述P2管的两端分别电性连接在所述P1管的一端和所述总线PAD上，所述P1管的一端电性连接有传输门TG，所述传输门TG的一端电性连接有与非门，所述N1管的一端均电性连接有或非门，所述与非门和所述或非门的一侧电性连接有反相器，所述反相器上电性连接有N2管，所述N2管的一端通过一个电阻电性连接有P3管，所述P3管的一端电性连接有分压电阻电路，所述P3管的另一侧电性连接有P4管，所述P4管的一侧电性连接有P5管，所述P4管的一端与所述传输门TG的两端电性连接，所述N2管的一侧电性连接有两组串联连接的MOS管组，一组所述MOS管组与所述P3的一端电性连接，另一组所述MOS管组与所述总线PAD电性连接。
本实施例中，优选的，所述分压电阻电路中包括有电阻R1和电阻R2，所述电阻R1和所述电阻R2之间串联连接，所述电阻R1和所述电阻R2还分别与所述P3管的栅极电性连接。
本实施例中，优选的，所述反相器设有四组，四组所述反相器其中一个与所述与非门电性连接，另一组所述反相器与或所述非门电性连接，另外两组所述反相器串联连接与所述与非门和所述或非门电性连接。
本实施例中，优选的，所述传输门TG是由一个P沟道和一个N沟道增强型MOSFET并联而成，所述传输门TG的左边是输入端，右边是输出端，上下两边是控制信号输入端。
本实施例中，优选的，所述P1管的源极上电性连接有输入端VDD，所述P1管的漏极和所述N1管的漏极电性连接，所述N1管的源极电性连接有接地保护端。
本实施例中，优选的，所述P2管的漏极与所述P1管的栅极之间电性连接，所述P2管的源极与所述P1管的漏极之间电性连接。
本实施例中，优选的，所述P4管的漏极与所述P5管道的漏极电性连接，所述P4管的栅极上电性连接有串联的两组MOS管，所述传输门TG的两端控制信息输入端分别电性连接在所述一组所述MOS管的两侧，另一组所述MOS管电性连接在所述传输门TG的两端控制信息输入端的外端，两组所述MOS管的连接端形成F点、D点和E点。
本实施例中，优选的，与所述与非门电性连接连接的所述反相器上电性连接有使能输入端EN，串联连接的两组所述反相器上电性连接有信号输入端IN。
本实施例中，优选的，还包括有以下方法步骤：
解决第一种失效情况：
S101：当输入端VDD掉为0V时，若总线PAD突来高电压，此时，P5管导通，B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S102：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致，P1管截止，总线PAD到VDD无反向沟道漏电流产生；
S103：此外，由于P3管处导通，F点电压被拉高，使得D点电压为低，E点电压为高，传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流；
解决第二种失效情况：
S201：若输入端VDD＝使能输入端EN＝3.3V，N2管截止、P3管截止，此时F点为低电平，故D点为高电平，E点为低电平，传输门TG开启，P4管导通，P5管截止，B点衬底电压等于VDD为3.3V；
S202：此时VGP＝3.3V，VGN＝0V，P1管和N1管均截止，电路输出呈现高阻抗状态；
S203：若总线PAD上突来比VDD更高的电压5V，P3管导通，F点电压被拉高，使得D点电压为低，E点电压为5V，传输门TG截止，P4管截止；
S204：此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S205：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生，同时，由于传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流。
本实施例中，优选的，还包括有解决第三种失效情况的方法：
S301：输入端VDD＝3.3V，使能输入端EN＝0V，信号输入端IN＝3.3V，N2管导通，F点为低，使得D点为高，E点为低，传输门TG开启，P4管导通，B点衬底电压等于输入端VDD3.3V；
S302：此时，G点电压能正常传输到VGP，故VGP＝VGN＝0V，P1管导通，N1管截止，总线PAD端输出3.3V高电平；
S303：若总线PAD上突来比输入端VDD更高的电压5V，P3管导通，F点电压被拉高至5V，使得D点电压为低，E点电压为高的5V，传输门TG截止，P4管截止；
S304：此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S305：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生；
S306：同时，虽然G点电压为0V，但由于传输门TG截止，防止总线PAD通过P2管、传输门TG、与非门的N管到地形成通路，造成电流泄露。
本发明的工作原理及使用流程：当输入端VDD掉为0V时，若总线PAD突来高电压，此时，P5管导通，B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；由于此时P2管导通，VGP电压被拉到与总线PAD电压一致，P1管截止，总线PAD到VDD无反向沟道漏电流产生；此外，由于P3管处导通，F点电压被拉高，使得D点电压为低，E点电压为高，传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流；
解决第二种失效情况：
若输入端VDD＝使能输入端EN＝3.3V，N2管截止、P3管截止，此时F点为低电平，故D点为高电平，E点为低电平，传输门TG开启，P4管导通，P5管截止，B点衬底电压等于VDD为3.3V；此时VGP＝3.3V，VGN＝0V，P1管和N1管均截止，电路输出呈现高阻抗状态；若总线PAD上突来比VDD更高的电压5V，P3管导通，F点电压被拉高，使得D点电压为低，E点电压为5V，传输门TG截止，P4管截止；此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生，同时，由于传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流。
解决第三种失效情况的方法：
输入端VDD＝3.3V，使能输入端EN＝0V，信号输入端IN＝3.3V，N2管导通，F点为低，使得D点为高，E点为低，传输门TG开启，P4管导通，B点衬底电压等于输入端VDD3.3V；此时，G点电压能正常传输到VGP，故VGP＝VGN＝0V，P1管导通，N1管截止，总线PAD端输出3.3V高电平；若总线PAD上突来比输入端VDD更高的电压5V，P3管导通，F点电压被拉高至5V，使得D点电压为低，E点电压为高的5V，传输门TG截止，P4管截止；此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生；同时，虽然G点电压为0V，但由于传输门TG截止，防止总线PAD通过P2管、传输门TG、与非门的N管到地形成通路，造成电流泄露
尽管已经示出和描述了本发明的实施例，对于本领域的技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (10)

1.一种栅电压及衬底电压跟随CMOS三态门电路，包括总线PAD，其特征在于：所述总线PAD上电性连接有P1管和N1管，所述P1管上连接有P2管，所述P2管的两端分别电性连接在所述P1管的一端和所述总线PAD上，所述P1管的一端电性连接有传输门TG，所述传输门TG的一端电性连接有与非门，所述N1管的一端均电性连接有或非门，所述与非门和所述或非门的一侧电性连接有反相器，所述反相器上电性连接有N2管，所述N2管的一端通过一个电阻电性连接有P3管，所述P3管的一端电性连接有分压电阻电路，所述P3管的另一侧电性连接有P4管，所述P4管的一侧电性连接有P5管，所述P4管的一端与所述传输门TG的两端电性连接，所述N2管的一侧电性连接有两组串联连接的MOS管组，一组所述MOS管组与所述P3的一端电性连接，另一组所述MOS管组与所述总线PAD电性连接。
2.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：所述分压电阻电路中包括有电阻R1和电阻R2，所述电阻R1和所述电阻R2之间串联连接，所述电阻R1和所述电阻R2还分别与所述P3管的栅极电性连接。
3.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：所述反相器设有四组，四组所述反相器其中一个与所述与非门电性连接，另一组所述反相器与或所述非门电性连接，另外两组所述反相器串联连接与所述与非门和所述或非门电性连接。
4.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：所述传输门TG是由一个P沟道和一个N沟道增强型MOSFET并联而成，所述传输门TG的左边是输入端，右边是输出端，上下两边是控制信号输入端。
5.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：所述P1管的源极上电性连接有输入端VDD，所述P1管的漏极和所述N1管的漏极电性连接，所述N1管的源极电性连接有接地保护端。
6.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：所述P2管的漏极与所述P1管的栅极之间电性连接，所述P2管的源极与所述P1管的漏极之间电性连接。
7.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：所述P4管的漏极与所述P5管道的漏极电性连接，所述P4管的栅极上电性连接有串联的两组MOS管，所述传输门TG的两端控制信息输入端分别电性连接在所述一组所述MOS管的两侧，另一组所述MOS管电性连接在所述传输门TG的两端控制信息输入端的外端，两组所述MOS管的连接端形成F点、D点和E点。
8.根据权利要求3所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：与所述与非门电性连接连接的所述反相器上电性连接有使能输入端EN，串联连接的两组所述反相器上电性连接有信号输入端IN。
9.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：还包括有以下方法步骤：
解决第一种失效情况：
S101：当输入端VDD掉为0V时，若总线PAD突来高电压，此时，P5管导通，B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S102：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致，P1管截止，总线PAD到VDD无反向沟道漏电流产生；
S103：此外，由于P3管处导通，F点电压被拉高，使得D点电压为低，E点电压为高，传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流；
解决第二种失效情况：
S201：若输入端VDD＝使能输入端EN＝3.3V，N2管截止、P3管截止，此时F点为低电平，故D点为高电平，E点为低电平，传输门TG开启，P4管导通，P5管截止，B点衬底电压等于VDD为3.3V；
S202：此时VGP＝3.3V，VGN＝0V，P1管和N1管均截止，电路输出呈现高阻抗状态；
S203：若总线PAD上突来比VDD更高的电压5V，P3管导通，F点电压被拉高，使得D点电压为低，E点电压为5V，传输门TG截止，P4管截止；
S204：此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S205：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生，同时，由于传输门TG截止，防止VGP通过传输门TG向前级电路泄露电流。
10.根据权利要求1所述的一种栅电压及衬底电压跟随CMOS三态门电路，其特征在于：还包括有解决第三种失效情况的方法：
S301：输入端VDD＝3.3V，使能输入端EN＝0V，信号输入端IN＝3.3V，N2管导通，F点为低，使得D点为高，E点为低，传输门TG开启，P4管导通，B点衬底电压等于输入端VDD3.3V；
S302：此时，G点电压能正常传输到VGP，故VGP＝VGN＝0V，P1管导通，N1管截止，总线PAD端输出3.3V高电平；
S303：若总线PAD上突来比输入端VDD更高的电压5V，P3管导通，F点电压被拉高至5V，使得D点电压为低，E点电压为高的5V，传输门TG截止，P4管截止；
S304：此时，P5管导通，故B点电压被拉至于总线PAD电压一致，P1管漏端到衬底的寄生二极管不导通，总线PAD到衬底B无泄露电流；
S305：由于此时P2管导通，VGP电压被拉到与总线PAD电压一致的5V，P1管截止，总线PAD到VDD无反向沟道漏电流产生；
S306：同时，虽然G点电压为0V，但由于传输门TG截止，防止总线PAD通过P2管、传输门TG、与非门的N管到地形成通路，造成电流泄露。
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