CN114050821B - 具有抑制端口反向漏电功能的输出电路 - Google Patents

具有抑制端口反向漏电功能的输出电路 Download PDF

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Abstract

本发明涉及一种CMOS输出结构，具体说是具有抑制端口反向漏电功能的输出电路。它的特点是包括电源、两输入或非门、两输入与非门、中间电平线、第一信号线、第二信号线、输出端、P型MOS管一、P型MOS管二、P型MOS管三、P型MOS管四、P型MOS管五、P型MOS管六、P型MOS管七、P型MOS管八、P型MOS管九、N型MOS管一、N型MOS管二、N型MOS管三、N型MOS管四、N型MOS管五、N型MOS管六和N型MOS管七。采用该输出电路可抑制反向漏电。

Description

具有抑制端口反向漏电功能的输出电路
技术领域
本发明涉及一种CMOS输出结构，具体说是具有抑制端口反向漏电功能的输出电路。
背景技术
在半导体行业中都知道，CMOS输出结构就是互补金属氧化物半导体。是组成CMOS数字集成电路的基本单元。
目前，行业内使用的CMOS输出结构如图1所示。它主要采用一个PMOS管P、一个NMOS管N和输出端OUT构成，PMOS管P的一个源漏极接电源，PMOS管P的另一个源漏极与NMOS管N的一个源漏极均连输出端，NMOS管N的另一个源漏极接地。这种CMOS输出结构利用PMOS和NMOS的互补关系，使该结构具备了一系列独特的优点。此结构用于数字电路中时，工作状态下，PMOS管P和NMOS管N的栅极均采用同一个信号控制，在同一时刻只会有一个MOS管处于导通状态，电源和地之间没有直流通路，因此静态功耗几乎为0；当处于截止状态时，PMOS管和NMOS管都关闭，输出高阻，静态功耗也为0。同时，该输出结构也是一种无比电路，输出摆幅可以达到0－VDD。然而，在某些应用环境中，输出端OUT先上电，且初始为高电平时，这种CMOS输出结构就会出现对电源漏电的情况。
发明内容
本发明要解决的技术问题是提供一种具有抑制端口反向漏电功能的输出电路，采用该输出电路可抑制反向漏电。
为解决上述问题，提供以下技术方案：
本发明的具有抑制端口反向漏电功能的输出电路的特点是包括电源、两输入或非门、两输入与非门、中间电平线、第一信号线、第二信号线、输出端、P型MOS管一、P型MOS管二、P型MOS管三、P型MOS管四、P型MOS管五、P型MOS管六、P型MOS管七、P型MOS管八、P型MOS管九、N型MOS管一、N型MOS管二、N型MOS管三、N型MOS管四、N型MOS管五、N型MOS管六和N型MOS管七。所述P型MOS管一、P型MOS管二、P型MOS管三、P型MOS管四、P型MOS管五、P型MOS管六、P型MOS管七、P型MOS管八和P型MOS管九均有栅极、第一源漏极、第二源漏极和衬底极，P型MOS管二、P型MOS管三、P型MOS管四、P型MOS管六和P型MOS管七的衬底极均与第一源漏极相连。所述N型MOS管一、N型MOS管二、N型MOS管三、N型MOS管四、N型MOS管五、N型MOS管六和N型MOS管七也均有栅极、第一源漏极、第二源漏极和衬底极，N型MOS管的衬底极均接地，N型MOS管六的第一源漏极、N型MOS管五的第一源漏极、N型MOS管一的第一源漏极、N型MOS管二的第一源漏极、N型MOS管三的第一源漏极、N型MOS管四的第一源漏极均接地。所述两输入或非门的一个输入口通过导线连接有使能信号端口，且使能信号端口与两输入或非门间串联有倒相器一，两输入或非门的另一个输入口通过导线连接有逻辑输入信号端口。所述使能信号端口与倒相器一间的那段导线分别与两输入与非门的一个输入口和N型MOS管四的栅极相连，所述逻辑输入信号端口与两输入或非门间的那段导线与两输入与非门的另一个输入口相连。所述两输入或非门的输出口分别与P型MOS管七和N型MOS管七的栅极相连；所述两输入与非门的输出口分别与P型MOS管八、P型MOS管九、N型MOS管五和N型MOS管六的栅极相连。所述电源分别与P型MOS管九的衬底极、P型MOS管六的第二源漏极、P型MOS管一的第二源漏极、P型MOS管四的第二源漏极、P型MOS管三的第二源漏极相连，电源串联第一电阻后与P型MOS管二的栅极相连，电源串联第二电阻后与P型MOS管五的栅极相连。所述中间电平线分别与两输入或非门的供电口、P型MOS管八的衬底极、P型MOS管六的栅极、P型MOS管六的第一源漏极、P型MOS管七的第一源漏极、P型MOS管一的衬底极、P型MOS管二的第一源漏极、P型MOS管四的第一源漏极、P型MOS管五的衬底极、P型MOS管三的第一源漏极相连。所述P型MOS管八的第二源漏极分别与P型MOS管七的第二源漏极、P型MOS管一的栅极、N型MOS管七的第二源漏极相连。所述P型MOS管八的第一源漏极分别与P型MOS管九的第二源漏极、N型MOS管六的第二源漏极、N型MOS管二的栅极相连。所述P型MOS管九的第一源漏极分别与N型MOS管七的第一源漏极、N型MOS管一的栅极、N型MOS管五的第二源漏极相连。所述P型MOS管一的第一源漏极、N型MOS管一的第二源漏极、N型MOS管二的第二源漏极均与所述输出端相连。所述P型MOS管二的第二源漏极、P型MOS管五的第二源漏极和P型MOS管三的栅极均与第一信号线相连，所述N型MOS管三的栅极通过倒相器二后与第一信号线相连，第一信号线通过第三电阻后与输出端相连。所述P型MOS管四的栅极，N型MOS管三的第二源漏极和N型MOS管四的第二源漏极均与所述第二信号线相连。所述P型MOS管五的第一源漏极与所述第二信号线相连。
其中，所述P型MOS管一、P型MOS管二、P型MOS管三、P型MOS管四、P型MOS管五、P型MOS管六、P型MOS管七、P型MOS管八、P型MOS管九、N型MOS管一、N型MOS管二、N型MOS管三、N型MOS管四、N型MOS管五、N型MOS管六和N型MOS管七均为加强型MOS管。
采取以上方案，具有以下优点：
由于本发明的具有抑制端口反向漏电功能的输出电路的包括电源、两输入或非门、两输入与非门、中间电平线、第一信号线、第二信号线、输出端、P型MOS管一、P型MOS管二、P型MOS管三、P型MOS管四、P型MOS管五、P型MOS管六、P型MOS管七、P型MOS管八、P型MOS管九、N型MOS管一、N型MOS管二、N型MOS管三、N型MOS管四、N型MOS管五、N型MOS管六和N型MOS管七。这种输出电路当电源没有供电而输出端接高电平时，其相应的第一信号线则为高电平，由电源供电的逻辑门输出都为低电平；P型MOS管二导通后，输出端的电压通过P型MOS管二到中间电平线，为电路提供电压，P型MOS管三、P型MOS管四、P型MOS管六、N型MOS管三、N型MOS管四都处于截止状态，P型MOS管五导通，第二信号线为高电平。双输入与非门由于由中间电平线供电，因此其输出为高电平，从而关闭N型MOS管一、N型MOS管二；双输入或非门由电源供电，因此其输出为低电平，通过P型MOS管七将P型MOS管一的栅压拉高，P型MOS管一也截止。因而，在电源未上电或者接地、输出端接高电平时，通过内部的逻辑组合，以输出端提供供电，并让电路处于截止状态，从而抑制对电源(VDD)的漏电。
附图说明
图1是背景技术中传统的CMOS输出结构的电路原理图；
图2是本发明的具有抑制端口反向漏电功能的输出电路的电路原理图。
具体实施方式
以下结合附图对本发明做进一步详细说明。
如图2所示，本发明的具有抑制端口反向漏电功能的输出电路包括电源VDD、两输入或非门NOR2、两输入与非门NAND2、中间电平线VA、第一信号线A1、第二信号线A2、输出端OUT、P型MOS管一P1、P型MOS管二P2、P型MOS管三P3、P型MOS管四P4、P型MOS管五P5、P型MOS管六P6、P型MOS管七P7、P型MOS管八P8、P型MOS管九P9、N型MOS管一N1、N型MOS管二N2、N型MOS管三N3、N型MOS管四N4、N型MOS管五N5、N型MOS管六N6和N型MOS管七N7。所述P型MOS管一P1、P型MOS管二P2、P型MOS管三P3、P型MOS管四P4、P型MOS管五P5、P型MOS管六P6、P型MOS管七P7、P型MOS管八P8和P型MOS管九P9均有栅极、第一源漏极、第二源漏极和衬底极，P型MOS管二P2、P型MOS管三P3、P型MOS管四P4、P型MOS管六P6和P型MOS管七P7的衬底极均与第一源漏极相连。所述N型MOS管一N1、N型MOS管二N2、N型MOS管三N3、N型MOS管四N4、N型MOS管五N5、N型MOS管六N6和N型MOS管七N7也均有栅极、第一源漏极、第二源漏极和衬底极，N型MOS管的衬底极均接地，N型MOS管六N6的第一源漏极、N型MOS管五N5的第一源漏极、N型MOS管一N1的第一源漏极、N型MOS管二N2的第一源漏极、N型MOS管三N3的第一源漏极、N型MOS管四N4的第一源漏极均接地。所述两输入或非门NOR2的一个输入口通过导线连接有使能信号端口，且使能信号端口与两输入或非门NOR2间串联有倒相器一INV1，两输入或非门NOR2的另一个输入口通过导线连接有逻辑输入信号端口。所述使能信号端口与倒相器一INV1间的那段导线分别与两输入与非门NAND2的一个输入口和N型MOS管四N4的栅极相连，所述逻辑输入信号端口与两输入或非门NOR2间的那段导线与两输入与非门NAND2的另一个输入口相连。所述两输入或非门NOR2的输出口分别与P型MOS管七P7和N型MOS管七N7的栅极相连；所述两输入与非门NAND2的输出口分别与P型MOS管八P8、P型MOS管九P9、N型MOS管五N5和N型MOS管六N6的栅极相连。所述电源VDD分别与P型MOS管九P9的衬底极、P型MOS管六P6的第二源漏极、P型MOS管一P1的第二源漏极、P型MOS管四P4的第二源漏极、P型MOS管三P3的第二源漏极相连，电源VDD串联第一电阻R1后与P型MOS管二P2的栅极相连，电源VDD串联第二电阻R2后与P型MOS管五P5的栅极相连。所述中间电平线VA分别与两输入或非门NOR2的供电口、P型MOS管八P8的衬底极、P型MOS管六P6的栅极、P型MOS管六P6的第一源漏极、P型MOS管七P7的第一源漏极、P型MOS管一P1的衬底极、P型MOS管二P2的第一源漏极、P型MOS管四P4的第一源漏极、P型MOS管五P5的衬底极、P型MOS管三P3的第一源漏极相连。所述P型MOS管八P8的第二源漏极分别与P型MOS管七P7的第二源漏极、P型MOS管一P1的栅极、N型MOS管七N7的第二源漏极相连。所述P型MOS管八P8的第一源漏极分别与P型MOS管九P9的第二源漏极、N型MOS管六N6的第二源漏极、N型MOS管二N2的栅极相连。所述P型MOS管九P9的第一源漏极分别与N型MOS管七N7的第一源漏极、N型MOS管一N1的栅极、N型MOS管五N5的第二源漏极相连。所述P型MOS管一P1的第一源漏极、N型MOS管一N1的第二源漏极、N型MOS管二N2的第二源漏极均与所述输出端OUT相连。所述P型MOS管二P2的第二源漏极、P型MOS管五P5的第二源漏极和P型MOS管三P3的栅极均与第一信号线A1相连，所述N型MOS管三N3的栅极通过倒相器二INV2后与第一信号线A1相连，第一信号线A1通过第三电阻R3后与输出端OUT相连。所述P型MOS管四P4的栅极，N型MOS管三N3的第二源漏极和N型MOS管四N4的第二源漏极均与所述第二信号线A2相连。所述P型MOS管五P5的第一源漏极与所述第二信号线A2相连。
所述P型MOS管一P1、P型MOS管二P2、P型MOS管三P3、P型MOS管四P4、P型MOS管五P5、P型MOS管六P6、P型MOS管七P7、P型MOS管八P8、P型MOS管九P9、N型MOS管一N1、N型MOS管二N2、N型MOS管三N3、N型MOS管四N4、N型MOS管五N5、N型MOS管六N6和N型MOS管七N7均为加强型MOS管。
所述P型MOS管一P1、N型MOS管一N1和N型MOS管二N2均为输出驱动管，
本发明的具有抑制端口反向漏电功能的输出电路所有的N型MOS管的衬底均极接地，故图2中省略。
所述两输入与非门NAND2是由中间电平线VA供电即两输入与非门NAND2内部的P型MOS管的源极和衬底都是连接到中间电平线VA。所述或非门、倒相器一INV1和倒相器二INV2都是由电源VDD供电为了简化结构，图2中省略。
当电源VDD供电正常时，存在两种工作状态：
一、使能信号端口为高电平，根据逻辑功能推理可以得到：输出等于输入的倒相
二、使能信号端口为低电平，则根据逻辑功能推理可以得到，P型MOS管一P1的栅压为高电平，N型MOS管一N1和N型MOS管二N2的栅压为低电平，此时这三个MOS管都处于截止状态，输出为高阻。
但是，在第二种状态下，会产生一个问题：第一信号线A1和输出端OUT之间通过电阻串联，静态下第一信号线A1电压和输出端OUT相同，第一信号线A1信号又作为多个莫氏管的输入信号，因此第一信号线A1信号如果出现中间电平，则一定会导致倒相器存在大的漏电。因而，在实际使用中，要求高阻状态下，输出端OUT通过电阻接到高电平，从而可以确保在输出高阻时不产生漏电。
当电源VDD没有供电而输出端OUT接高电平时，其相应的第一信号线A1信号则为高电平，由电源VDD供电的逻辑门输出都为低；图2中P型MOS管二P2导通后，输出端OUT的电压通过P型MOS管二P2到第一信号线A1，为电路提供电压，而P型MOS管三P3、P型MOS管四P4、P型MOS管六P6、N型MOS管三N3、N型MOS管四N4都处于截止状态，P型MOS管五P5导通，第二信号线A2位高电平。图2中与非门由于由第一信号线A1供电，因此其输出为高电平，从而关闭N型MOS管一N1、N型MOS管二N2；两输入或非门NOR2由电源VDD供电，因此其输出为低电平，通过P型MOS管七P7将P型MOS管一P1的栅压拉高，P型MOS管一P1也截止。
通过上面这一系列的动作，可以确保该输出电路在正常供电时，可以实现正常的逻辑功能；而在电源VDD未上电或接地、输出端OUT接高电平时，通过内部的逻辑组合，以输出端OUT提供供电，并让电路处于截止状态，从而能抑制对电源VDD端口的漏电。

Claims (2)

1.具有抑制端口反向漏电功能的输出电路，其特征在于、包括电源(VDD)、两输入或非门(NOR2)、两输入与非门(NAND2)、中间电平线(VA)、第一信号线(A1)、第二信号线(A2)、输出端(OUT)、P型MOS管一(P1)、P型MOS管二(P2)、P型MOS管三(P3)、P型MOS管四(P4)、P型MOS管五(P5)、P型MOS管六(P6)、P型MOS管七(P7)、P型MOS管八(P8)、P型MOS管九(P9)、N型MOS管一(N1)、N型MOS管二(N2)、N型MOS管三(N3)、N型MOS管四(N4)、N型MOS管五(N5)、N型MOS管六(N6)和N型MOS管七(N7)；所述P型MOS管一(P1)、P型MOS管二(P2)、P型MOS管三(P3)、P型MOS管四(P4)、P型MOS管五(P5)、P型MOS管六(P6)、P型MOS管七(P7)、P型MOS管八(P8)和P型MOS管九(P9)均有栅极、第一源漏极、第二源漏极和衬底极，P型MOS管二(P2)、P型MOS管三(P3)、P型MOS管四(P4)、P型MOS管六(P6)和P型MOS管七(P7)的衬底极均与第一源漏极相连；所述N型MOS管一(N1)、N型MOS管二(N2)、N型MOS管三(N3)、N型MOS管四(N4)、N型MOS管五(N5)、N型MOS管六(N6)和N型MOS管七(N7)也均有栅极、第一源漏极、第二源漏极和衬底极，N型MOS管的衬底极均接地，N型MOS管六(N6)的第一源漏极、N型MOS管五(N5)的第一源漏极、N型MOS管一(N1)的第一源漏极、N型MOS管二(N2)的第一源漏极、N型MOS管三(N3)的第一源漏极、N型MOS管四(N4)的第一源漏极均接地；所述两输入或非门(NOR2)的一个输入口通过导线连接有使能信号端口，且使能信号端口与两输入或非门(NOR2)间串联有倒相器一(INV1)，两输入或非门(NOR2)的另一个输入口通过导线连接有逻辑输入信号端口；所述使能信号端口与倒相器一(INV1)间的那段导线分别与两输入与非门(NAND2)的一个输入口和N型MOS管四(N4)的栅极相连，所述逻辑输入信号端口与两输入或非门(NOR2)间的那段导线与两输入与非门(NAND2)的另一个输入口相连；所述两输入或非门(NOR2)的输出口分别与P型MOS管七(P7)和N型MOS管七(N7)的栅极相连；所述两输入与非门(NAND2)的输出口分别与P型MOS管八(P8)、P型MOS管九(P9)、N型MOS管五(N5)和N型MOS管六(N6)的栅极相连；所述电源(VDD)分别与P型MOS管九(P9)的衬底极、P型MOS管六(P6)的第二源漏极、P型MOS管一(P1)的第二源漏极、P型MOS管四(P4)的第二源漏极、P型MOS管三(P3)的第二源漏极相连，电源(VDD)串联第一电阻(R1)后与P型MOS管二(P2)的栅极相连，电源(VDD)串联第二电阻(R2)后与P型MOS管五(P5)的栅极相连；所述中间电平线(VA)分别与两输入或非门(NOR2)的供电口、P型MOS管八(P8)的衬底极、P型MOS管六(P6)的栅极、P型MOS管六(P6)的第一源漏极、P型MOS管七(P7)的第一源漏极、P型MOS管一(P1)的衬底极、P型MOS管二(P2)的第一源漏极、P型MOS管四(P4)的第一源漏极、P型MOS管五(P5)的衬底极、P型MOS管三(P3)的第一源漏极相连；所述P型MOS管八(P8)的第二源漏极分别与P型MOS管七(P7)的第二源漏极、P型MOS管一(P1)的栅极、N型MOS管七(N7)的第二源漏极相连；所述P型MOS管八(P8)的第一源漏极分别与P型MOS管九(P9)的第二源漏极、N型MOS管六(N6)的第二源漏极、N型MOS管二(N2)的栅极相连；所述P型MOS管九(P9)的第一源漏极分别与N型MOS管七(N7)的第一源漏极、N型MOS管一(N1)的栅极、N型MOS管五(N5)的第二源漏极相连；所述P型MOS管一(P1)的第一源漏极、N型MOS管一(N1)的第二源漏极、N型MOS管二(N2)的第二源漏极均与所述输出端(OUT)相连；所述P型MOS管二(P2)的第二源漏极、P型MOS管五(P5)的第二源漏极和P型MOS管三(P3)的栅极均与第一信号线(A1)相连，所述N型MOS管三(N3)的栅极通过倒相器二(INV2)后与第一信号线(A1)相连，第一信号线(A1)通过第三电阻(R3)后与输出端(OUT)相连；所述P型MOS管四(P4)的栅极，N型MOS管三(N3)的第二源漏极和N型MOS管四(N4)的第二源漏极均与所述第二信号线(A2)相连；所述P型MOS管五(P5)的第一源漏极与所述第二信号线(A2)相连。
2.如权利要求1所述的具有抑制端口反向漏电功能的输出电路，其特征在于、所述P型MOS管一(P1)、P型MOS管二(P2)、P型MOS管三(P3)、P型MOS管四(P4)、P型MOS管五(P5)、P型MOS管六(P6)、P型MOS管七(P7)、P型MOS管八(P8)、P型MOS管九(P9)、N型MOS管一(N1)、N型MOS管二(N2)、N型MOS管三(N3)、N型MOS管四(N4)、N型MOS管五(N5)、N型MOS管六(N6)和N型MOS管七(N7)均为加强型MOS管。
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