CN106843361A - 一种防止反向漏电的端口保护电路 - Google Patents
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Abstract
本发明公开了一种防止反向漏电的端口保护电路，包括:电阻、电源、第一反相器、第二反相器、或非门、第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管；本发明提供一种防止反向漏电的端口保护电路；本保护电路在输出端电压低于0V时有效防止电流从地反向流出输出端口，同时在输出端电压高于电源VDD时阻止大电流损坏芯片；保证了芯片的使用寿命。
Description
技术领域
涉及集成电路领域，特别是一种端口保护电路。
背景技术
传统集成电路的输出端口如图2所示，正常工作时，PMOS管和NMOS管受到信号DI的控制以驱动外界负载，输出端口A、B的电压应介于电源电压VDD和0V之间。但在实际条件中，输出端口可能出现高于芯片电源电压VDD或者低于0V的情况，从而导致端口从接地端抽取电流或者正向工作电流过大，芯片因此而无法正常工作甚至损坏；现有技术还未解决这样的问题。
发明内容
为解决现有技术的不足，本发明的目的在于提供一种防止反向漏电的端口保护电路；本保护电路在输出端电压低于0V时有效防止电流从地反向流出输出端口，同时在输出端电压高于电源VDD时阻止大电流损坏芯片；保证了芯片的使用寿命。
为了实现上述目标，本发明采用如下的技术方案：
一种防止反向漏电的端口保护电路，包括:电阻、电源、第一反相器、第二反相器、或非门、第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管；
PMOS管为n型衬底、p沟道，靠空穴的流动运送电流的MOS管；
NMOS管为N型金属-氧化物-半导体结构的晶体管；
第一反相器的输入端接入控制信号DI且输出端与或非门的输入端相连；
或非门的另一个输入端接入检测信号CTR且输出端连接第二PMOS管的源端和第三NMOS管的漏端；
第二PMOS管的漏端、第三NMOS的源端、第一NMOS的栅端和第四NMOS的漏端相连；
第一NMOS管的衬底、第三NMOS管的衬底、第四NMOS管的衬底、第五NMOS管的源端及衬底、第六NMOS管的漏端及衬底相连；
第一NMOS管的源端接地；
输出端口与第一NMOS管的漏端、第四NMOS管的源端、第五NMOS管的漏端、电阻相连；
第二NMOS管的源端与电阻的另一端口相连，栅极接地，衬底和漏端与第一PMOS管的漏端、第二反相器的输入端、第三NMOS管的栅极和第六NMOS管的栅极相连；
第六NMOS管的源端接地；
第一PMOS管的衬底和源端、第二PMOS管的衬底接电源；
第二反相器的输出端连接第二PMOS管的栅极、第四NMOS管的栅极、第五NMOS管的栅极。
前述的一种防止反向漏电的端口保护电路，第一反相器、第二反相器为PMOS管和NMOS管构成的信号反相器。
前述的一种防止反向漏电的端口保护电路，或非门为PMOS管和NMOS管构成的数字逻辑门。
前述的一种防止反向漏电的端口保护电路，上述的DI是控制信号，它的最高电平为VDD电源电平，最低电平为0电平。
前述的一种防止反向漏电的端口保护电路，检测信号CTR为检测输出端口的反馈电压，输出端口高于VDD时检测信号CTR为高电平；输出端口低于VDD时检测信号CTR为低电平。
前述的一种防止反向漏电的端口保护电路，输出端口的电压低于0时，第一NMOS管关闭；输出端口的电压大于VDD时，第一NMOS管关闭；输出端口的电压介于VDD和0之间时，第一NMOS管受到控制信号DI的控制而正常工作。
本发明的有益之处在于：本发明提供一种防止反向漏电的端口保护电路；本保护电路当输出端口的电压低于0时，第一NMOS管关闭，阻止电流从地流向输出端口；当Vout大于VDD时，第一NMOS管关闭，以防电流过大烧毁晶体管。仅当Vout介于VDD和0之间时，第一NMOS管受到控制信号DI的控制而正常工作；从而保证了芯片的使用寿命。
附图说明
图1是本发明的一种实施例的电路结构示意图；
图2是现有技术中常用的电路结构示意图；
图中附图标记的含义：
INV1第一反相器，INV2第二反相器，NOR1或非门，MP1第一PMOS管，MP2第二PMOS管，MN1第一NMOS管，MN2第二NMOS管，MN3第三NMOS管，MN4第四NMOS管，MN5第五NMOS管，MN6第六NMOS管，R电阻，VDD电源，Vout输出端口。
具体实施方式
以下结合附图和具体实施例对本发明作具体的介绍。
一种防止反向漏电的端口保护电路，其特征在于，包括:电阻、电源、第一反相器、第二反相器、或非门、第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管；
PMOS管为n型衬底、p沟道，靠空穴的流动运送电流的MOS管；NMOS管为N型金属-氧化物-半导体结构的晶体管；第一反相器的输入端接入控制信号DI且输出端与或非门的输入端相连；或非门的另一个输入端接入检测信号CTR且输出端连接第二PMOS管的源端和第三NMOS管的漏端；第二PMOS管的漏端、第三NMOS的源端、第一NMOS的栅端和第四NMOS的漏端相连；第一NMOS管的衬底、第三NMOS管的衬底、第四NMOS管的衬底、第五NMOS管的源端及衬底、第六NMOS管的漏端及衬底相连；第一NMOS管的源端接地；输出端口与第一NMOS管的漏端、第四NMOS管的源端、第五NMOS管的漏端、电阻R相连；第二NMOS管的源端与电阻的另一端口相连，栅极接地，衬底和漏端与第一PMOS管的漏端、第二反相器的输入端、第三NMOS管的栅极和第六NMOS管的栅极相连；第六NMOS管的源端接地；第一PMOS管的衬底和源端、第二PMOS管的衬底接电源；第二反相器的输出端连接第二PMOS管的栅极、第四NMOS管的栅极、第五NMOS管的栅极。作为一种实施例，第一反相器、第二反相器为PMOS管和NMOS管构成的信号反相器。作为一种实施例，或非门为PMOS管和NMOS管构成的数字逻辑门。作为一种实施例，DI是控制信号，它的最高电平为VDD电源电平，最低电平为0电平。作为一种实施例，检测信号CTR为检测输出端口的反馈电压，输出端口高于VDD时检测信号CTR为高电平；输出端口低于VDD时检测信号CTR为低电平。
如图1中，INV1的输入端接入控制信号DI，输出端与NOR1的输入端相连。NOR1的另一个输入端接入检测信号CTR，输出端连接MP2的源端和MN3的漏端。MP2的漏端、MN3的源端、MN1的栅端和MN4的漏端相连。MN1的衬底、MN3的衬底、MN4的衬底、MN5的源端及衬底、MN6的漏端及衬底相连。MN1的源端接地。输出端口Vout与MN1的漏端、MN4的源端、MN5的漏端、电阻R相连。MN2的源端与电阻R的另一端口相连，栅极接地，衬底和漏端与MP1的漏端、INV2的输入端、MN3的栅极和MN6的栅极相连。MN6的源端接地。MP1的衬底和源端、MP2的衬底接电源VDD。INV2的输出端连接MP2的栅极、MN4管的栅极、MN5的栅极。
图1中，电路处于正常工作状态时，输出端口电压Vout介于0和VDD之间。MN2管的源端电位高于0V，栅极电位为0V，MN2管关闭。MP1管栅极接地，源极和衬底连接VDD，源极电压高于栅极电压，MP1打开。该情况下INV2的输入端口、MN3的栅极和MN6的栅极电压均等于电源电压VDD，所以MN6打开，INV2的输出端D点的电位为低电位。D点连接着MP2的栅极、MN4的栅极和MN5的栅极，所以这些端口均为低电位。由于MN3的衬底接地，栅极接高电位；MP2的衬底接电源电压VDD，栅极接低电位，因此MN3和MP2打开，MN1栅极的电压受或非门输出端A控制。由于MN6打开，MN1、MN3、MN4的衬底均接低电位。MN5的栅极接D点，电平为低电位，漏极接Vout，源端和衬底为低电位，因此MN5关闭。MN4栅极接D点，电平为低电位，源极接Vout，MN4关闭。由于Vout低于VDD，此时检测信号CTR为0。
此时的MN3和MP2打开，因此MN1栅极B点的电压等于或非门输出端口A点的电压，则A、B的真值相等。
下表为此时A、B点真值表：
| DI | CTR | A、B |
| 0 | 0 | 0 |
| 1 | 0 | 1 |
从真值表中可以看出CTR为0时，B点真值同控制信号DI一致。因此MN1管的栅极电位等于控制信号DI。
图1中，当输出端口Vout的电位低于0V时，MN2的源端电位低于0V，栅极接地，因此MN2打开。由于MP1打开，因此有电流从VDD通过MP1和MN2和电阻R流向输出端口Vout，电阻R起到限流作用，防止电流过大导致芯片损坏。INV2输入端C点电位为低电位，因此反相器输出端D点为高电位。由于D点为高电位，MN4、MN5打开，B点和F点的电位均等于E点电位，等于Vout的电位。MN6管的栅极接低电位，漏极和衬底接Vout的负电位，所以MN6关闭。且由于漏极和衬底相连，MN6管的寄生二极管正极接F点，电位等于Vout；负极接地，电位为0V，因此无反向电流从地通过寄生二极管流向Vout。该情况下，MP2栅极和衬底接高电位，MN3栅极电位和衬底电位均等于Vout的负电位，故MP2和MN3关闭，A点的信号无法到达B点。MN1管的栅极、衬底、漏极电位均等于Vout的负电位，因此无沟道形成，所以MN1关闭，电流无法从接地端流向Vout。
当Vout高于VDD时，检测信号CTR为高电平；
该情况下MP2和MN3打开，A、B端口真值表为：
| DI | CTR | A、B |
| 0 | 1 | 0 |
| 1 | 1 | 0 |
A端口恒为低电平，不受控制信号DI的影响，MN1衬底电位接地，所以MN1管保持关闭状态，不随DI信号而变化。从而防止过大电流直接通过MN1管流入地，造成MN1管损坏。其他晶体管、INV1、INV2工作状态均与正常状态相同。
本发明提供一种防止反向漏电的端口保护电路；本保护电路当输出端口的电压低于0时，第一NMOS管关闭，阻止电流从地流向输出端口；当Vout大于VDD时，第一NMOS管关闭，以防电流过大烧毁晶体管。仅当Vout介于VDD和0之间时，第一NMOS管受到控制信号DI的控制而正常工作；从而保证了芯片的使用寿命。
以上显示和描述了本发明的基本原理、主要特征和优点。本行业的技术人员应该了解，以上防止电流反向漏电的保护电路和结构仅仅是示例性的，本领域的技术人员现在可以意识到，根据前面的描述，可以将此发明用于任意用NMOS管漏端接收外界负载电流的电路结构中，而并不限制于应用在示例中的由本方案中所示DI控制NMOS管接收外界负载电流的电路结构中；上述实施例不以任何形式限制本发明，凡采用等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。
Claims (6)
1.一种防止反向漏电的端口保护电路，其特征在于，包括:电阻、电源、 第一反相器、第二反相器、或非门、第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管；
PMOS管为n型衬底、p沟道，靠空穴的流动运送电流的MOS管；
NMOS管为N型金属-氧化物-半导体结构的晶体管；
第一反相器的输入端接入控制信号DI且输出端与或非门的输入端相连；
或非门的另一个输入端接入检测信号CTR且输出端连接第二PMOS管的源端和第三NMOS管的漏端；
第二PMOS管的漏端、第三NMOS的源端、第一NMOS的栅端和第四NMOS的漏端相连；
第一NMOS管的衬底、第三NMOS管的衬底、第四NMOS管的衬底、第五NMOS管的源端及衬底、第六NMOS管的漏端及衬底相连；
第一NMOS管的源端接地；
输出端口与第一NMOS管的漏端、第四NMOS管的源端、第五NMOS管的漏端、电阻相连；
第二NMOS管的源端与电阻的另一端口相连，栅极接地，衬底和漏端与第一PMOS管的漏端、第二反相器的输入端、第三NMOS管的栅极和第六NMOS管的栅极相连；
第六NMOS管的源端接地；
第一PMOS管的衬底和源端、第二PMOS管的衬底接电源；
第二反相器的输出端连接第二PMOS管的栅极、第四NMOS管的栅极、第五NMOS管的栅极。
2.根据权利要求1所述的一种防止反向漏电的端口保护电路，其特征在于，上述第一反相器、第二反相器为PMOS管和NMOS管构成的信号反相器。
3.根据权利要求1所述的一种防止反向漏电的端口保护电路，其特征在于，上述或非门为PMOS管和NMOS管构成的数字逻辑门。
4.根据权利要求1所述的一种防止反向漏电的端口保护电路，其特征在于，上述的DI是控制信号，控制信号的最高电平为VDD电源电平，最低电平为0电平。
5.根据权利要求1所述的一种防止反向漏电的端口保护电路，其特征在于，上述检测信号CTR为检测输出端口的反馈电压，输出端口高于VDD时检测信号CTR为高电平；输出端口低于VDD时检测信号CTR为低电平。
6.根据权利要求1所述的一种防止反向漏电的端口保护电路，其特征在于，输出端口的电压低于0时，第一NMOS管关闭；输出端口的电压大于VDD时，第一NMOS管关闭；输出端口的电压介于VDD电源电压和0之间时，第一NMOS管受到控制信号DI的控制而正常工作。
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