CN106230416B - 一种带有源钳位的无自举栅极驱动电路 - Google Patents

Abstract

本发明属于电子电路技术领域，涉及一种带有源钳位的无自举栅极驱动电路。本发明的带有源钳位的无自举栅极驱动电路，包括控制逻辑分路单元、驱动增强电路、有源钳位电路、功率驱动级和辅助放电支路。本发明的有益效果为，本发明采用电流驱动的形式驱动上端功率管，有效避免了高压浮动电源轨的加入，通过调整阻抗匹配可以有效地按照实际需求调整上端驱动功率管的开启以及关断速度。

Description

一种带有源钳位的无自举栅极驱动电路

技术领域

本发明属于电子电路技术领域，涉及一种带有源钳位的无自举栅极驱动电路。

背景技术

电源管理芯片通常需要高压工作，输出栅极驱动信号需要对工作在外部高压Vin供电以及功率地两者形成的电源轨内的驱动功率管进行栅极控制。鉴于薄栅氧器件在相同面积消耗下，在导通损耗等方面具有厚栅氧器件无法比拟的优势，因此，薄栅氧器件在功率级被更为广泛地采用。而为了对薄栅氧功率器件的有效可靠驱动，通常需要自举电路产生浮动电源轨，实现对高端功率管的栅极控制，典型的实现框图如图1所示，首先通过逻辑模块将控制信号分路，得到上驱动功率管逻辑和下驱动功率管逻辑，然后通过电平位移电路将所得上下驱动管逻辑转移到目标电源轨中：通常下驱动功率管为内部电源VCC与功率地PGND的电源轨；由于上驱动功率管的供电电源为外部高压Vin，而其栅源之间一般无法承受该高压，此时则需要通过自举电路产生BST＝Vin+5V以及Vin之间的高压浮动电源轨，实现对上端驱动功率管的栅极控制，即高端部分通过电平位移使上端控制逻辑搬移到BST及Vin的高压浮动电源轨当中。通过电平位移之后，上下栅极控制逻辑通过各自电源轨中的驱动能力增强电路实现驱动能力的提升，最后控制上下驱动管，产生可以驱动电源功率级较大的功率管逻辑。

自举电路的加入通常需要非常大的自举电容实现，由于芯片面积限制通常选择外部板级连接，意味着需要多增加一个自举电路的芯片管脚，对于封装以及相关应用带来不便；另一方面高压浮动电源轨的加入在版图上需要加入高压盆，增大了版图的面积，对经济效益存在折扣；最后该方案实现的驱动功率管栅极控制只能限制在N型MOS，对于应用存在局限性。

发明内容

本发明所要解决的，就是针对现有的自举形式功率驱动电路带来的应用限制以及版图面积增大等问题，提出了一种带有源钳位的无自举栅极驱动电路。

本发明的技术方案是：一种带有源钳位的无自举栅极驱动电路电路包括，控制逻辑分路单元HS/LS Control Generator、驱动增强电路Driver Enhancement、有源钳位电路Active Clamping、功率驱动级Power Device以及辅助放电支路Auxiliary DischargePath。控制逻辑分路单元HS/LS Control Generator将控制逻辑分路产生上下驱动管逻辑，驱动增强电路Driver Enhancement将上下驱动管逻辑进行驱动能力增强保证其能够驱动较大的驱动功率管，有源钳位电路Active Clamping实现5V的箝位电压保证上端驱动功率管的栅源电压不会超过该值，功率驱动级Power Device产生具有安培级别驱动能力的栅极驱动信号，辅助放电支路Auxiliary Discharge Path在死区时间内保证输出栅极驱动的默认状态，保证外挂功率管的栅极不会处于悬空状态。

进一步的，如图3所示，所述的控制逻辑分路单元包括第一与非门NAND1、第一反相器INV1、第二反相器INV2、第一斯密特触发器SMIT1、第一电容C1、第一PMOS管MP1、第一NMOS管MN1、第一电流源I1；PWM控制信号(PWM_control)和使能信号EN接第一与非门NAND1的输入端，第一与非门NAND1的输出端接第一反相器INV1的输入端，第一反相器INV1的输出端PWM_A接第一PMOS管MP1和第一NMOS管MN1的栅极，第一PMOS管MP1的源极接第一电流源I1，第一NMOS管MN1的源极接功率地PGND，第一PMOS管MP1和第一NMOS管MN1的漏极接第一斯密特触发器SMIT1的输入和第一电容C1，第一斯密特触发器SMIT1的输出接第二反相器INV2的输入，第二反相器INV2的输出为PWM_B，PWM_A和PWM_B是驱动上功率管的逻辑信号。

所述的驱动增强单元包括上功率管增强电路和下功率管增强电路；上功率管增强电路包括第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第三反相器INV3、第四反相器INV4、第一耐压管M1、第二耐压管M2以及外部偏置电流Ib及其产生的第一电流源I1；第二PMOS管MP2的源级接系统内部供电电压VCC，其栅极和漏极短接连接外部的偏置电流，第三PMOS管MP3的栅极接第二PMOS管MP2的栅极，其源级接VCC，漏极为第一电流源I1，第四PMOS管MP4的栅极接第二PMOS管MP2的栅极，其源级接VCC，第五PMOS管MP5的栅极接第二PMOS管MP2的栅极，源级接VCC，第六PMOS管MP6的栅极接逻辑信号PWM_B，源极接第四PMOS管MP4的漏极，第七PMOS管MP7的栅极接逻辑信号PWM_A，源级接第五PMOS管MP5的漏极，第八PMOS管MP8的源级接芯片外部供电电压VDD，栅极漏极短接，第九PMOS管MP9的源级接VDD，栅极接第八PMOS管MP8的栅极，漏极接上功率管栅极，驱动上功率管的逻辑信号PWM_A、PWM_B分别经第三反相器INV3、第四反相器INV4作为第十PMOS管MP10、第十一PMOS管MP11的栅极，第十PMOS管MP10和第十一PMOS管MP11的源级接VCC，第十一PMOS管MP11的漏极接第四PMOS管MP4的漏极，第十PMOS管MP10的漏极接第五PMOS管MP5的漏极，第二NMOS管MN2的源级接功率地，漏极与源级共同接第六PMOS管MP6的漏极，第三NMOS管MN3的源级接功率地，漏极与源级共同接第七PMOS管MP7的漏极，第四NMOS管MN4的源级接功率地，栅极接第三NMOS管MN3的栅极，第五NMOS管MN5的栅极接第二NMOS管MN2的栅极，第六NMOS管MN6的栅极接驱动上功率管逻辑信号PWM_B，源级接功率地，漏极接第二NMOS管MN2的栅极，第七NMOS管MN7的栅极接驱动上功率管逻辑信号PWM_A，源级接功率地，漏极接第三NMOS管MN3的栅极，第一耐压管M1的栅极接VCC，漏极接第八PMOS管MP8的漏极，源级接第四NMOS管MN4的漏极，第二耐压管M2的栅极接VCC，漏极接第九PMOS管MP9的漏极，源级接第五NMOS管MN5的漏极。下功率管驱动增强电路包括第五反相器INV5、第六反相器INV6以及第一稳压管Z1，驱动上功率管逻辑信号PWM_B作为第五反相器INV5的输入，第五反相器INV5的输出作为第六反相器INV6的输入，第六反相器INV6的输出连接下功率管的栅极，第一稳压管Z1连接下功率管的栅极。

所述的有源钳位电路包括第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一三极管Q1、第二三极管Q2、第三三极管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第二电容C2、第三电容C3、第二稳压管Z2、第三耐压管M3。第一三级管Q1的基极接基准电压，发射级经第一电阻R1连接到功率地，第二三极管Q2的发射极经第一电阻R1连接到功率地，第三三极管Q3的发射极接上功率管的栅极，集电极接VDD，第十二PMOS管MP12的源级接VDD，栅极和漏极共同接到第一三极管的集电极，第十三PMOS管MP13的源级接VDD，栅极接第十二PMOS管MP12的栅极，漏极接第二三极管Q2的集电极，第十四PMOS管MP14的源级接VDD，栅极和漏极短接，第十五PMOS管MP15的源级接VDD，栅极接第十四PMOS管MP14的栅极，第八NMOS管MN8的栅极接第二三极管Q2的集电极，源级接第二三极管Q2的基极，漏极接第十二PMOS管MP12的漏极，第九NMOS管MN9的栅极和漏极接第十五PMOS管MP15的漏极，第十NMOS管MN10的栅极和漏极接第九NMOS管MN9的源级，第十NMOS管MN10的源级接地，第十一NMOS管MN11的栅极接第九NMOS管MN9的栅极，第十二NMOS管的栅极接到第十NMOS管MN10的栅极，源级接功率地，漏极接第十一NMOS管MN11的源级，第一电阻R1连接第一三极管Q1和第二三极管Q2的发射极与功率地，第二电阻R2连接第二三极管Q2的基极与功率地，第三电阻R3与第二电容C2串联连接第二三极管Q2的集电极与功率地，第四电阻R4和第三电容C3并联连接第三三极管Q3的基极与VDD，第三耐压管M3的栅极接VCC，源级接第十一NMOS管MN11的漏极，第三耐压管M3的漏极接第三三极管Q3基极，第二稳压管连接上功率管的栅极与VDD。

所述的功率驱动级包括上功率管HS、下功率管LS，上功率管HS的栅极接第三三极管Q3的发射极，源级接VDD，下功率管LS的栅极接第六反相器的输出，源级接功率地，上下功率管的漏极作为控制系统的输出。

所述的辅助放电单元包括第七反相器INV7、第十三NMOS管MN13、第四耐压管M4、第五电阻R5、第六电阻R6以及串联二极管D；使能信号作为反相器INV7的输入，反相器INV7的输出通过第六电阻R6连接到功率地，第十三NMOS管MN13的栅极接反相器INV7的输出，源级接功率地，漏极经第五电阻R5连接到输出端OUT，第四耐压管M4的栅极接第十三NMOS管MN13的漏极，源级接功率地，漏极接输出端OUT，串联二极管的正向端接第四耐压管M4的栅极，串联二极管的反向端接功率地。

本发明的有益效果为，本发明采用电流驱动的形式驱动上端功率管，有效避免了高压浮动电源轨的加入，通过调整阻抗匹配可以有效地按照实际需求调整上端驱动功率管的开启以及关断速度。

附图说明

图1传统高压栅极驱动电路实现拓扑结构图；

图2本发明提出的带有源钳位的高压栅极驱动电路拓扑结构图；

图3本发明中的电路全图；

图4本发明中的基本时序逻辑图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明提出的一种带有源钳位的无自举栅极驱动电路的系统拓扑结构图如图2所示由5部分组成，驱动逻辑分路单元(HS/LS Control Generator)、驱动增强电路DriverEnhancement、有源钳位电路Active Clamping、功率驱动级Power Device以及辅助放电支路Auxiliary Discharge Path。PWM控制信号PWM_Control与使能信号作为第一与非门NAND1的输入，经数字逻辑部分得到上下功率管的驱动信号，从而控制上下功率管的开启与关闭。具体来说，使能信号EN有效即EN为高，当PWM_Control为高时，PWM_A为高，PWM_B为低；第六PMOS管MP6打开，第四PMOS管MP4镜像电流Ib流过第六PMOS管MP6、第二NMOS管MN2、第五NMOS管MN5、第二耐压管M2，将上功率管的栅极电位拉低，上功率管开启，输出端为高。当PWM_Control为低时，PWM_A为低，PWM_B为高；第七PMOS管MP7打开，第五PMOS管MP5镜像电流Ib流过第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第一耐压管M1、第八PMOS管MP8、第九PMOS管MP9，给上功率管HS寄生电容充电，上功率管HS栅极电位抬高，上功率管关闭，PWM_B为高，LS_G为高，下功率管打开，输出端OUT为低。

如在图中标识，下端驱动功率管的栅极控制和传统意义下基本一致，上端驱动功率管的栅极控制到来时通过有源钳位电路将上端驱动功率管的栅源电压限制在设计范围内，保护上端驱动功率管，辅助放电支路保证在死区时间内输出栅极驱动信号存在默认状态。下面结合具体电路进行详细分析该过程。

有源钳位电路是本设计的关键：电路原理图如图3中有源钳位单元部分所示，外部的基准电压VREF经过由第一三极管Q1、第二三极管Q2、第一电阻R1、第三电阻R3、第二电容C2、第十二PMOS管MP12、第十三PMOS管MP13、第八NMOS管MN8组成的单位运放，将VREF钳位到第二电阻R2上，产生电流，经电流镜镜像输出电流Iout。由于芯片外部供电电压一般比较高，所以电流Iout流经耐压管M3在第四电阻R4上产生压降VR4，VR4经第三三极管Q3降低VBE,Q3，钳位到上功率管HS的栅极，使得上功率管HS的栅源电压为VR4+VBE,Q3。具体分析如下。

通过对基准电压的电流转换输出恒定电流，经过镜像之后输出电流Iout为：

通过耐压管M3之后在R4上产生的压降为：

由于驱动功率管比较大，则其驱动电流较大，通过Q3降低该电流对R4上压降的影响，则有源钳位电压为：

只需要保证该电压低于5V便能实现对上端驱动功率管的保护。稳压管Z2作为二级保护而加入，C3实现对电源VDD的抖动耦合，保证上端驱动功率管的正常工作。

全电路中上端驱动增强电路包括第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第三反相器INV3、第四反相器INV4、第一耐压管M1、第二耐压管M2以及外部偏置电流Ib及其产生的第一电流源I1。本发明中采用电流驱动的形式驱动上功率管的开启与关闭，由于功率管的寄生电容比较大，所以上功率管开启与关闭的时候需要较大的电流。当上功率管HS开启的时候，PWM_B低，流过第五NMOS管MN5的电流为Ib的k3*k7倍，通过调整k3和k7可以使得上功率管快速开启。同理，上功率管HS关闭的时候，流过第九PMOS管MP9的电流为Ib的k4*k5*k6倍，调整电流放大系数k4、k5、k6使得功率管快速关闭。

本发明中采用电流驱动的形式驱动上端功率管，有效避免了高压浮动电源轨的加入，通过有效的设置k3、k4、k5、k6以及k7可以有效地按照需求调整上端驱动功率管的开启以及关断速度。

全电路中下端驱动增强电路包括第五反相器INV5、第六反相器INV6以及第一稳压管Z1。下端驱动功率管采用反相器链的形式增强栅极控制的驱动能力，设计后级反相器的称尺寸及比例能够有效地增强驱动能力，齐纳管Z2作为ESD保护的形式加入。

全电路中辅助放电电路包括第七反相器INV7、第十三NMOS管MN13、第四耐压管M4、第五电阻R5、第六电阻R6以及串联二极管D。辅助放电支路默认将输出端OUT(栅极驱动信号)下拉，即输出端OUT为高电位时，二极管正向导通，输出端通过第五电阻R5、串联二极管处于下拉状态，另一方面使能信号EN_L(表征电路处于非正常状态的使能信号)为低时，第七反相器INV输出端为高第十三NMOS管NMOS13打开输出端OUT被拉至低电平。

全电路中上下驱动逻辑产生电路包括上功率管HS、下功率管LS。

I1和C1保证上端驱动功率管和下端驱动功率管的死区时间，由于反相器驱动比电流驱动快，所以死区时间只需在上管HS关闭和下管LS开启之间。当PWM_Control信号为低时，PWM_A为低，上功率管开始关断，PWM_A经第一NMOS管MN1和第一PMOS管MP1给电容C1充电，所以电容C1上的电压经过一段时间变为高电平，此时PWM_B、LS_G都为高电平下功率管打开。电容C1上电压由低变为高电平的时间就是上功率管关闭到下功率管开启的时间，也就是所需的死区时间。通过调整电容C1及充放电电流I1，可以确定死区时间。

图4是基本的逻辑控制图。从逻辑控制图来看本发明利用电流驱动上功率管、普通逻辑电平驱动下功率管，将控制信号转化为高压栅极驱动信号。具体过程：当PWM_Control信号为高时，PWM_A为高，PWM_B为低，下功率管LS关闭，上功率管打开，输出端OUT为高；当PWM_Control信号为低时，PWM_A为低，PWM_B为高，上功率管HS关闭，下功率管打开，输出端OUT为低。由于存在死区时间，上下功率管不会同时导通以防止穿通。

Claims (1)

1.一种带有源钳位的无自举栅极驱动电路，包括控制逻辑分路单元、驱动增强电路、有源钳位电路、功率驱动级和辅助放电支路；

所述控制逻辑分路单元包括第一与非门NAND1、第一反相器INV1、第二反相器INV2、第一斯密特触发器SMIT1、第一电容C1、第一PMOS管MP1、第一NMOS管MN1、第一电流源I1；PWM控制信号和使能信号EN接第一与非门NAND1的输入端，第一与非门NAND1的输出端接第一反相器INV1的输入端，第一反相器INV1的输出信号第一上功率管驱动信号PWM_A接第一PMOS管MP1和第一NMOS管MN1的栅极，第一PMOS管MP1的源极接第一电流源I1，第一NMOS管MN1的源极接功率地PGND，第一PMOS管MP1和第一NMOS管MN1的漏极接第一斯密特触发器SMIT1的输入和第一电容C1，第一斯密特触发器SMIT1的输出接第二反相器INV2的输入，第二反相器INV2的输出为第二上功率管驱动信号PWM_B；

所述的驱动增强电路包括上功率管增强电路和下功率管增强电路；上功率管增强电路包括第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第三反相器INV3、第四反相器INV4、第一耐压管M1、第二耐压管M2以及外部偏置电流Ib及外部偏置电流Ib产生的第一电流源I1；第二PMOS管MP2的源级接系统内部供电电压电源VCC，其栅极和漏极短接连接外部的偏置电流，第三PMOS管MP3的栅极接第二PMOS管MP2的栅极，第三PMOS管MP3的源级接电源VCC，漏极为第一电流源I1，第四PMOS管MP4的栅极接第二PMOS管MP2的栅极，第四PMOS管MP4的源级接电源VCC，第五PMOS管MP5的栅极接第二PMOS管MP2的栅极，源级接电源VCC，第六PMOS管MP6的栅极接逻辑信号第二上功率管驱动信号PWM_B，源极接第四PMOS管MP4的漏极，第七PMOS管MP7的栅极接逻辑信号第一上功率管驱动信号PWM_A，源级接第五PMOS管MP5的漏极，第八PMOS管MP8的源级接芯片外部供电电压VDD，栅极漏极短接，第九PMOS管MP9的源级接VDD，栅极接第八PMOS管MP8的栅极，漏极接上功率管栅极，驱动上功率管的逻辑信号第一上功率管驱动信号PWM_A、第二上功率管驱动信号PWM_B分别经第三反相器INV3、第四反相器INV4输入第十PMOS管MP10、第十一PMOS管MP11的栅极，第十PMOS管MP10和第十一PMOS管MP11的源级接电源VCC，第十一PMOS管MP11的漏极接第四PMOS管MP4的漏极，第十PMOS管MP10的漏极接第五PMOS管MP5的漏极，第二NMOS管MN2的源级接功率地，漏极与栅级共同接第六PMOS管MP6的漏极，第三NMOS管MN3的源级接功率地，漏极与栅级共同接第七PMOS管MP7的漏极，第四NMOS管MN4的源级接功率地，栅极接第三NMOS管MN3的栅极，第五NMOS管MN5的栅极接第二NMOS管MN2的栅极，第六NMOS管MN6的栅极接驱动上功率管逻辑信号第二上功率管驱动信号PWM_B，源级接功率地，漏极接第二NMOS管MN2的栅极，第七NMOS管MN7的栅极接驱动上功率管逻辑信号第一上功率管驱动信号PWM_A，源级接功率地，漏极接第三NMOS管MN3的栅极，第一耐压管M1的栅极接电源VCC，漏极接第八PMOS管MP8的漏极，源级接第四NMOS管MN4的漏极，第二耐压管M2的栅极接电源VCC，漏极接第九PMOS管MP9的漏极，源级接第五NMOS管MN5的漏极；下功率管驱动增强电路包括第五反相器INV5、第六反相器INV6以及第一稳压管Z1，驱动上功率管逻辑信号第二上功率管驱动信号PWM_B作为第五反相器INV5的输入，第五反相器INV5的输出作为第六反相器INV6的输入，第六反相器INV6的输出连接下功率管的栅极，第一稳压管Z1连接下功率管的栅极；

所述的有源钳位电路包括第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一三极管Q1、第二三极管Q2、第三三极管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第二电容C2、第三电容C3、第二稳压管Z2、第三耐压管M3；第一三级管Q1的基极接基准电压，发射级经第一电阻R1连接到功率地，第二三极管Q2的发射极经第一电阻R1连接到功率地，第三三极管Q3的发射极接上功率管的栅极，集电极接VDD，第十二PMOS管MP12的源级接VDD，栅极和漏极共同接到第一三极管的集电极，第十三PMOS管MP13的源级接VDD，栅极接第十二PMOS管MP12的栅极，漏极接第二三极管Q2的集电极，第十四PMOS管MP14的源级接VDD，栅极和漏极短接，第十五PMOS管MP15的源级接VDD，栅极接第十四PMOS管MP14的栅极，第八NMOS管MN8的栅极接第二三极管Q2的集电极，源级接第二三极管Q2的基极，漏极接第十四PMOS管MP14的漏极，第九NMOS管MN9的栅极和漏极接第十五PMOS管MP15的漏极，第十NMOS管MN10的栅极和漏极接第九NMOS管MN9的源级，第十NMOS管MN10的源级接地，第十一NMOS管MN11的栅极接第九NMOS管MN9的栅极，第十二NMOS管的栅极接到第十NMOS管MN10的栅极，源级接功率地，漏极接第十一NMOS管MN11的源级，第一电阻R1连接第一三极管Q1和第二三极管Q2的发射极与功率地，第二电阻R2连接第二三极管Q2的基极与功率地，第三电阻R3与第二电容C2串联连接第二三极管Q2的集电极与功率地，第四电阻R4和第三电容C3并联连接第三三极管Q3的基极与VDD，第三耐压管M3的栅极接电源VCC，源级接第十一NMOS管MN11的漏极，第三耐压管M3的漏极接第三三极管Q3基极，第二稳压管连接上功率管的栅极与VDD；

所述的功率驱动级包括上功率管HS、下功率管LS，上功率管HS的栅极接第三三极管Q3的发射极，源级接VDD，下功率管LS的栅极接第六反相器的输出，源级接功率地，上下功率管的漏极作为控制系统的输出；

所述的辅助放电支路包括第七反相器INV7、第十三NMOS管MN13、第四耐压管M4、第五电阻R5、第六电阻R6以及串联二极管D；使能信号作为反相器INV7的输入，反相器INV7的输出通过第六电阻R6连接到功率地，第十三NMOS管MN13的栅极接反相器INV7的输出，源级接功率地，漏极经第五电阻R5连接到输出端OUT，第四耐压管M4的栅极接第十三NMOS管MN13的漏极，源级接功率地，漏极接输出端OUT，串联二极管的正向端接第四耐压管M4的栅极，串联二极管的反向端接功率地。