CN112532121B - 三相无刷电机驱动电路、三相无刷电机驱动器及补偿方法 - Google Patents

Abstract

本发明提供了一种三相无刷电机驱动电路、三相无刷电机驱动器及补偿方法，三相无刷电机驱动电路包括光耦隔离电路，死区补偿电路，逻辑处理电路，死区设置电路和驱动及三相桥电路相互连接来实现，可以有效消除输出功率管共态直通的问题，能降低输入PWM脉冲宽度损失，避免当输入PWM脉冲宽度较小，导致电机不能正常转动的问题发生；该方法通过获取三相无刷电机驱动器的死区时间，并确定补偿时间，进而调整死区补偿电路中第一电容的电容值，对光耦输出信号进行预展宽，可以实现根据死区时间大小来调整补偿的死区时间大小，更准确的解决由于PWM输入脉宽较小时电机不能转动问题。

Description

三相无刷电机驱动电路、三相无刷电机驱动器及补偿方法

技术领域

本发明涉及机电伺服驱动技术领域，尤其是涉及一种三相无刷电机驱动电路、三相无刷电机驱动器及补偿方法。

背景技术

三相无刷电机具有结构简单、运行效率高，调速性能好和控制简单等优点，在自动化控制领域得到广泛应用。

相关技术中，为实现三相无刷电机的运动通常采用桥式驱动电路进行驱动，电机驱动过程中，桥式驱动电路中的输出功率管可能发生共态直通的问题，导致烧毁电机、电源或其他部件，因此，亟需一种既可以有效消除输出功率管共态直通问题，又能降低输入PWM脉冲宽度损失，避免当输入PWM脉冲宽度较小，导致电机不能正常转动的三相无刷电机驱动电路。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三相无刷电机驱动电路、三相无刷电机驱动器及补偿方法，用于解决相关技术中桥式驱动电路中的输出功率管可能发生共态直通的问题，亟需既可以有效消除输出功率管共态直通问题，又能降低输入PWM脉冲宽度损失，避免当输入PWM脉冲宽度较小，导致电机不能正常转动的三相无刷电机驱动电路的问题。

为实现上述目的及其他相关目的，本发明提供一种三相无刷电机驱动电路，包括：

光耦隔离电路，用于隔离输入的PWM信号，输出光耦输出信号；

死区补偿电路，用于根据所述三相无刷电机驱动电路的死区时间对所述光耦输出信号进行预展宽，生成PWM控制信号；

逻辑处理电路，用于获取外部控制信号和所述PWM控制信号并进行逻辑处理，生成三相功率桥控制信号，以控制三相功率桥的导通或者关闭；

死区设置电路，用于设置三相功率桥控制信号的死区；

驱动及三相桥电路，用于驱动三相无刷电机驱动电路和提供所述三相功率桥；

其中，所述逻辑处理电路分别连接于所述死区补偿电路、所述死区设置电路、所述驱动及三相桥电路，所述死区设置电路连接于所述驱动及三相桥电路，所述光耦隔离电路连接于所述死区补偿电路。

可选的，所述死区设置电路包括第一死区设置子电路、第二死区设置子电路和第三死区设置子电路，以及，

第四输入端，连接于所述逻辑处理电路的第三输出端、所述第一死区设置子电路的第一端；

第五输入端，连接于所述逻辑处理电路的第四输出端、所述第二死区设置子电路的第一端；

第六输入端，连接于所述逻辑处理电路的第五输出端、所述第三死区设置子电路的第一端；

第九输出端，连接于所述第一死区设置子电路的第二端、所述驱动及三相桥电路的第七输入端；

第十输出端，连接于所述第二死区设置子电路的第二端、所述驱动及三相桥电路的第八输入端；

第十一输出端，连接于所述第三死区设置子电路的第二端、所述驱动及三相桥电路的第九输入端。

可选的，还包括以下至少之一：

所述第一死区设置子电路包括第一二极管、第四电阻和第二电容，所述第一二极管的负极、所述第四电阻的第一端连接于所述第四输入端，所述第一二极管的正极、所述第四电阻的第二端、所述第二电容的第一端连接于所述第九输出端，所述第二电容的第二端接地；

所述第二死区设置子电路包括第十九二极管、第六电阻和第五电容，所述第十九二极管的负极和所述第六电阻的第一端连接于所述第五输入端，所述第十九二极管的正极、所述第六电阻的第二端、所述第五电容的第一端连接于所述第十输出端，所述第五电容的第二端接地；

所述第三死区设置子电路包括第二十二极管、第十一电阻和第九电容，所述第二十二极管的负极和所述第十一电阻的第一端连接于所述第六输入端，所述第二十二极管的正极、所述第十一电阻的第二端、所述第九电容的第一端连接于所述第十一输出端，所述第九电容的第二端接地。

可选的，所述死区补偿电路包括第二输入端、第二输出端、第三电阻、第一电容、第二施密特触发器，其中：

所述第三电阻的第一端连接于所述第二输入端、所述第一电容的第一端、所述第二施密特触发器的第一端；

所述第二施密特触发器的第十四端连接于第二电源，所述第二施密特触发器的第二端连接于所述第二输出端；

所述第二输入端连接于所述光耦隔离电路的第一输出端，所述第二输出端连接于所述逻辑处理电路的第三输入端；

所述第三电阻的第二端、所述第一电容的第二端和第二施密特触发器的第七端接地。

可选的，所述驱动及三相桥电路包括：

第四驱动电路，所述第四驱动电路的第一端连接于第十三电阻的第一端，所述第四驱动电路的第二端接地，所述第四驱动电路的第三端连接于第四电源，所述第四驱动电路的第五端连接于第十二输出端和第十电容的第一端，所述第四驱动电路的第六端连接于第二十一二极管的负极、所述第十电容的第二端，所述第四驱动电路的第七端连接于第十二电阻的第一端，所述第四驱动电路的第九端连接于第七电源，所述第四驱动电路的第十端连接于第九输入端，所述第四驱动电路的第十二端连接于所述驱动及三相桥电路的第十二输入端，所述第四驱动电路的第十三端与接地；

第一功率管，所述第一功率管的栅极连接于所述第十二电阻的第二端，所述第一功率管的漏极连接于第一功率电源，所述第一功率管的源极连接于第十二输出端；

第二功率管，所述第二功率管的栅极连接于所述第十三电阻的第二端，所述第二功率管的漏极连接于所述第十二输出端、所述第一功率管的源极，所述第二功率管的源极接地；

所述第二十一二极管的正极、所述第十一电容的第一端连接于所述第四电源；

所述第十二电容的第一端连接于所述第七电源；

所述第十二电容的第二端、所述第十一电容的第二端接地；

第五驱动电路，所述第五驱动电路的第一端连接于第十四电阻的第一端，所述第五驱动电路的第二端接地，所述第五驱动电路的第三端连接于第五电源，所述第五驱动电路的第五端连接于第十三输出端和第十三电容的第一端，所述第五驱动电路的第六端连接于第二十二二极管的负极、所述第十三电容的第二端，所述第五驱动电路的第七端连接于第十五电阻的第一端，所述第五驱动电路的第九端连接于第八电源，所述第五驱动电路的第十端连接于第八输入端，所述第五驱动电路的第十二端连接于所述驱动及三相桥电路的第十一输入端，所述第五驱动电路的第十三端与接地；

第三功率管，所述第三功率管的栅极连接于所述第十五电阻的第二端，所述第三功率管的漏极连接于第二功率电源，所述第三功率管的源极连接于第十三输出端；

第四功率管，所述第四功率管的栅极连接于所述第十四电阻的第二端，所述第四功率管的漏极连接于所述第十三输出端、所述第三功率管的源极，所述第四功率管的源极接地；

所述第二十二二极管的正极、所述第十四电容的第一端连接于所述第五电源；

所述第十五电容的第一端连接于所述第八电源；

所述第十五电容的第二端、所述第十四电容的第二端接地；

第六驱动电路，所述第六驱动电路的第一端连接于第十六电阻的第一端，所述第六驱动电路的第二端接地，所述第六驱动电路的第三端连接于第六电源，所述第六驱动电路的第五端连接于第十四输出端和第十六电容的第一端，所述第六驱动电路的第六端连接于第二十三二极管的负极、所述第十六电容的第二端，所述第六驱动电路的第七端连接于第十七电阻的第一端，所述第六驱动电路的第九端连接于第九电源，所述第六驱动电路的第十端连接于第七输入端，所述第六驱动电路的第十二端连接于所述驱动及三相桥电路的第十输入端，所述第六驱动电路的第十三端与接地；

第五功率管，所述第五功率管的栅极连接于所述第十七电阻的第二端，所述第五功率管的漏极连接于第三功率电源，所述第五功率管的源极连接于第十四输出端；

第六功率管，所述第六功率管的栅极连接于所述第十六电阻的第二端，所述第六功率管的漏极连接于所述第十四输出端、所述第五功率管的源极，所述第六功率管的源极接地；

所述第二十三二极管的正极、所述第十七电容的第一端连接于所述第六电源；

所述第十八电容的第一端连接于所述第九电源；

所述第十八电容的第二端、所述第十七电容的第二端接地；

所述第十输入端连接于所述逻辑处理电路的第六输出端；

所述第十一输入端连接于所述逻辑处理电路的第七输出端；

所述第十二输入端连接于所述逻辑处理电路的第八输出端。

可选的，所述外部控制信号包括霍尔信号、FR信号、EN信号、IL信号和BR信号，所述逻辑处理电路包括：

逻辑信号处理集成电路，所述逻辑信号处理集成电路的第一端连接于所述第三输入端，所述逻辑信号处理集成电路的第二端输入所述FR控制信号，所述逻辑信号处理集成电路的第三端输入所述EN控制信号，所述逻辑信号处理集成电路的第四端输入所述BR控制信号，所述逻辑信号处理集成电路的第五端输入所述SA控制信号，所述逻辑信号处理集成电路的第六端输入所述SB控制信号，所述逻辑信号处理集成电路的第七端输入所述SC控制信号，所述逻辑信号处理集成电路的第八端输入所述IL控制信号，所述逻辑信号处理集成电路的第九端接地，所述逻辑信号处理集成电路的第十端连接于第六输出端，所述逻辑信号处理集成电路的第十一端连接于第七输出端，所述逻辑信号处理集成电路的第十二端连接于第八输出端，所述逻辑信号处理集成电路的第十三端连接于第五输出端，所述逻辑信号处理集成电路的第十四端连接于第四输出端，所述逻辑信号处理集成电路的第十五端连接于第三输出端，所述逻辑信号处理集成电路的第十六端连接于第三电源。

可选的，所述光耦隔离电路包括：

第一光耦，所述第一光耦的第一端连接于第一电阻的第一端，所述第一光耦的第二端连接于输入信号地，所述第一光耦的第三端接地，所述第一光耦的第四端连接于第一输出端、第二电阻的第一端；

所述第一电阻的第二端连接于第一输入端，所述第二电阻的第二端连接于第一电源。

本发明实施例还提供了一种三相无刷电机驱动器，包括如上述任一项实施例所述的三相无刷电机驱动电路。

本发明实施例还提供了一种三相无刷电机驱动器死区补偿方法，应用于如上述实施例所述的三相无刷电机驱动器，包括：

获取所述三相无刷电机驱动器的死区时间；

根据所述死区时间调整死区补偿电路中第一电容的电容值，对光耦输出信号进行预展宽。

可选的，三相无刷电机驱动器死区补偿方法应用于包括有如权利要求7所述的三相无刷电机驱动电路的三相无刷电机驱动器，所述第一电容的电容值的确定方式如下：

其中，C₁为第一电容的电容值，R₂为第二电阻的阻值，R₃为第三电阻的阻值，V_CC为12V，V_TH为上临界电压，ΔT为死区时间。

如上所述，本发明提供的一种三相无刷电机驱动电路、三相无刷电机驱动器及补偿方法具有以下有益效果：

三相无刷电机驱动电路包括光耦隔离电路，死区补偿电路，逻辑处理电路，死区设置电路和驱动及三相桥电路相互连接来实现，可以有效消除输出功率管共态直通的问题，通过死区补偿电路根据所述三相无刷电机驱动电路的死区时间对光耦输出信号进行预展宽，能降低输入PWM脉冲宽度损失，避免当输入PWM脉冲宽度较小，导致电机不能正常转动的问题发生。

可选的，通过获取三相无刷电机驱动器的死区时间，并确定补偿时间，进而调整死区补偿电路中第一电容的电容值，对光耦输出信号进行预展宽，可以实现根据死区时间大小来调整补偿的死区时间大小，更准确的解决由于PWM输入脉宽较小时电机不能转动问题。

附图说明

图1为本发明实施例一提供的一种三相无刷电机驱动电路的电路结构；

图2为本发明实施例一提供的一种驱动及三相桥电路的电路结构；

图3为本发明实施例一提供的另一种三相无刷电机驱动电路的电路结构；

图4为本发明实施例二提供的三相无刷电机驱动器死区补偿方法的一种流程示意图。

标号说明

1 光耦隔离电路

2 死区补偿电路

3 逻辑处理电路

4 死区设置电路

5 驱动及三相桥电路

1_IN 第一输入端

1_OUT 第一输出端

2_IN 第二输入端

2_OUT 第二输出端

3_IN1 第三输入端

3_OUT1 第三输出端

3_OUT2 第四输出端

3_OUT3 第五输出端

3_OUT4 第六输出端

3_OUT5 第七输出端

3_OUT6 第八输出端

4_IN1 第四输入端

4_IN2 第五输入端

4_IN3 第六输入端

4_OUT1 第九输出端

4_OUT2 第十输出端

4_OUT3 第十一输出端

5_IN1 第七输入端

5_IN2 第八输入端

5_IN3 第九输入端

5_IN4 第十输入端

5_IN5 第十一输入端

5_IN6 第十二输入端

5_OUT1 第十四输出端

5_OUT2 第十三输出端

5_OUT3 第十二输出端

C1 第一电容

C2 第二电容

C5 第五电容

C9 第九电容

C10 第十电容

C11 第十一电容

C12 第十二电容

C13 第十三电容

C14 第十四电容

C15 第十五电容

C16 第十六电容

C17 第十七电容

C18 第十八电容

D1 第一二极管

D19 第十九二极管

D21 第二十一二极管

D22 第二十二二极管

D23 第二十三二极管

IN 输入端

M1 第一功率管

M2 第二功率管

M3 第三功率管

M4 第四功率管

M5 第五功率管

M6 第六功率管

OUTU U相输出端

OUTV V相输出端

OUTW W相输出端

R1 第一电阻

R2 第二电阻

R3 第三电阻

R4 第四电阻

R6 第六电阻

R11 第十一电阻

R12 第十二电阻

R13 第十三电阻

R14 第十四电阻

R15 第十五电阻

R16 第十六电阻

R17 第十七电阻

U1 第一光耦

U2A 第二施密特触发器

U3 逻辑信号处理集成电路

U4 第四驱动电路

U5 第五驱动电路

U6 第六驱动电路

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容能涵盖的范围内。

实施例一

本发明实施例提供一种三相无刷电机驱动电路，参见图1，包括：

光耦隔离电路1，用于隔离输入的PWM信号，输出光耦输出信号；

死区补偿电路2，用于根据三相无刷电机驱动电路的死区时间对光耦输出信号进行预展宽，生成PWM控制信号；

逻辑处理电路3，用于获取外部控制信号和PWM控制信号，并生成三相功率桥控制信号，以控制三相功率桥的导通或者关闭；

死区设置电路4，用于设置三相功率桥控制信号的死区；

驱动及三相桥电路5，用于驱动三相无刷电机驱动电路和提供三相功率桥；

其中，逻辑处理电路分别连接于死区补偿电路、死区设置电路、驱动及三相桥电路，死区设置电路连接于驱动及三相桥电路，光耦隔离电路连接于死区补偿电路。

继续参见图1，光耦隔离电路1包括第一输入端1_IN和第一输出端1_OUT，第一输入端1_IN连接于输入端IN，第一输出端1_OUT连接于死区补偿电路2的第二输入端2_IN。逻辑处理电路3的第三输入端3_IN1连接于死区补偿电路2的第二输出端2_OUT，逻辑处理电路3的第三输出端3_OUT1连接于死区设置电路4的第四输入端4_IN1，逻辑处理电路3的第四输出端3_OUT2连接于死区设置电路4的第五输入端4_IN2，逻辑处理电路3的第五输出端3_OUT3连接于死区设置电路4的第六输入端4_IN3，逻辑处理电路3的第六输出端3_OUT4连接于驱动及三相桥电路5的第十输入端5_IN4，逻辑处理电路3的第七输出端3_OUT5连接于驱动及三相桥电路5的第十一输入端5_IN5，逻辑处理电路3的第八输出端3_OUT6连接于驱动及三相桥电路5的第十二输入端5_IN6。驱动及三相桥电路5，是驱动电路和三相功率桥，驱动及三相桥电路5的第十二输出端5_OUT3连接于W相输出端OUTW，驱动及三相桥电路5的第十三输出端5_OUT2连接于V相输出端OUTV，驱动及三相桥电路5的第十四输出端5_OUT1连接于U相输出端OUTU，驱动及三相桥电路5的第七输入端5_IN1连接于死区设置电路4的第九输出端4_OUT1，驱动及三相桥电路5的第八输入端5_IN2连接于死区设置电路4的第十输出端4_OUT2，驱动及三相桥电路5的第九输入端5_IN3连接于死区设置电路4的第十一输出端4_OUT3。

在一些实施例中，参见图2，死区设置电路4包括第一死区设置子电路41、第二死区设置子电路42和第三死区设置子电路43，以及，

第四输入端4_IN1，连接于逻辑处理电路3的第三输出端3_OUT1、第一死区设置子电路41的第一端；

第五输入端4_IN2，连接于逻辑处理电路3的第四输出端3_OUT2、第二死区设置子电路42的第一端；

第六输入端4_IN3，连接于逻辑处理电路43的第五输出端3_OUT3、第三死区设置子电路43的第一端；

第九输出端4_OUT1，连接于第一死区设置子电路的41第二端、驱动及三相桥电路5的第七输入端5_IN1；

第十输出端4_OUT2，连接于第二死区设置子电路42的第二端、驱动及三相桥电路5的第八输入端5_IN2；

第十一输出端4_OUT3，连接于第三死区设置子电路43的第二端、驱动及三相桥电路5的第九输入端5_IN3。

在一些实施例中，参见图3，三相无刷电机驱动电路还包括以下至少之一：

第一死区设置子电路包括第一二极管D1、第四电阻R4和第二电容C2，第一二极管D1的负极、第四电阻R4的第一端连接于第四输入端4_IN1，第一二极管D1的正极、第四电阻R4的第二端、第二电容C2的第一端连接于第九输出端4_OUT1，第二电容C2的第二端接地；

第二死区设置子电路包括第十九二极管D19、第六电阻R6和第五电容C5，第十九二极管D19的负极和第六电阻R6的第一端连接于第五输入端4_IN2，第十九二极管D19的正极、第六电阻R6的第二端、第五电容C5的第一端连接于第十输出端4_OUT2，第五电容C5的第二端接地；

第三死区设置子电路包括第二十二二极管D22、第十一电阻R11和第九电容C9，第二十二二极管D22的负极和第十一电阻R11的第一端连接于第六输入端4_IN3，第二十二二极管D22的正极、第十一电阻R11的第二端、第九电容C9的第一端连接于第十一输出端4_OUT3，第九电容C9的第二端接地。

在一些实施例中，继续参见图3，死区补偿电路包括第二输入端2_IN、第二输出端2_OUT、第三电阻R3、第一电容C1、第二施密特触发器U2A，其中：

第三电阻R3的第一端连接于第二输入端2_IN、第一电容C1的第一端、第二施密特触发器U2A的第一端；

第二施密特触发器U2A的第十四端连接于第二电源，第二施密特触发器U2A的第二端连接于第二输出端2_OUT；

第二输入端2_IN连接于光耦隔离电路1的第一输出端1_OUT，第二输出端2_OUT连接于逻辑处理电路3的第三输入端3_IN1；

第三电阻R3的第二端、第一电容C1的第二端和第二施密特触发器U2A的第七端接地。

可选的，三相无刷电机驱动电路的死区时间的确定方式可以通过现有的相关技术手段得到，在此不做限定。

可选的，可以根据死区时间作为死区补偿电路的补偿时间，进而通过调整第一电容的电容值，实现对光耦输出信号进行预展宽，以克服当输入PWM脉冲宽度较小，导致电机不能正常转动的三相无刷电机驱动电路的问题。

可选的，第一电容的确定方式可以采用如下方式：

其中，C₁为第一电容的电容值，R₂为第二电阻的阻值，R₃为第三电阻的阻值，V_CC为12V，V_TH为上临界电压，ΔT为死区时间。

可选的，对于光耦输出信号进行预展宽的方式也可以采用现有的相关技术手段实现。

在一些实施例中，驱动及三相桥电路5包括：

第四驱动电路U4，第四驱动电路U4的第一端连接于第十三电阻R3的第一端，第四驱动电路U4的第二端接地，第四驱动电路U4的第三端连接于第四电源，第四驱动电路U4的第五端连接于第十二输出端5_OUT3和第十电容C10的第一端，第四驱动电路U4的第六端连接于第二十一二极管D21的负极、第十电容C10的第二端，第四驱动电路U4的第七端连接于第十二电阻R12的第一端，第四驱动电路U4的第九端连接于第七电源，第四驱动电路U4的第十端连接于第九输入端5_IN3，第四驱动电路U4的第十二端连接于驱动及三相桥电路5的第十二输入端5_IN6，第四驱动电路U4的第十三端与接地；

第一功率管M1，第一功率管M1的栅极连接于第十二电阻R12的第二端，第一功率管M1的漏极连接于第一功率电源，第一功率管M1的源极连接于第十二输出端5_OUT3；

第二功率管M2，第二功率管M2的栅极连接于第十三电阻R13的第二端，第二功率管M2的漏极连接于第十二输出端5_OUT3、第一功率管M1的源极，第二功率管M2的源极接地；

第二十一二极管的正极D21、第十一电容C11的第一端连接于第四电源；

第十二电容C12的第一端连接于第七电源；

第十二电容C12的第二端、第十一电容C11的第二端接地；

第五驱动电路U5，第五驱动电路U5的第一端连接于第十四电阻R14的第一端，第五驱动电路U5的第二端接地，第五驱动电路U5的第三端连接于第五电源，第五驱动电路U5的第五端连接于第十三输出端5_OUT2和第十三电容C13的第一端，第五驱动电路U5的第六端连接于第二十二二极管D22的负极、第十三电容C13的第二端，第五驱动电路U5的第七端连接于第十五电阻R15的第一端，第五驱动电路U5的第九端连接于第八电源，第五驱动电路U5的第十端连接于第八输入端5_IN2，第五驱动电路U5的第十二端连接于驱动及三相桥电路5的第十一输入端5_IN5，第五驱动电路U5的第十三端与接地；

第三功率管M3，第三功率管M3的栅极连接于第十五电阻R15的第二端，第三功率管M3的漏极连接于第二功率电源M2，第三功率管M3的源极连接于第十三输出端5_OUT2；

第四功率管M4，第四功率管M4的栅极连接于第十四电阻R14的第二端，第四功率管M4的漏极连接于第十三输出端5_OUT2、第三功率管M3的源极，第四功率管M4的源极接地；

第二十二二极管D22的正极、第十四电容C14的第一端连接于第五电源；

第十五电容C15的第一端连接于第八电源；

第十五电容C15的第二端、第十四电容C14的第二端接地；

第六驱动电路U6，第六驱动电路U6的第一端连接于第十六电阻R16的第一端，第六驱动电路U6的第二端接地，第六驱动电路U6的第三端连接于第六电源，第六驱动电路U6的第五端连接于第十四输出端5_OUT1和第十六电容C16的第一端，第六驱动电路U6的第六端连接于第二十三二极管D23的负极、第十六电容C16的第二端，第六驱动电路U6的第七端连接于第十七电阻R17的第一端，第六驱动电路U6的第九端连接于第九电源，第六驱动电路U6的第十端连接于第七输入端5_IN1，第六驱动电路U6的第十二端连接于驱动及三相桥电路5的第十输入端5_IN4，第六驱动电路U6的第十三端与接地；

第五功率管M5，第五功率管M5的栅极连接于第十七电阻R17的第二端，第五功率管M5的漏极连接于第三功率电源，第五功率管M5的源极连接于第十四输出端5_OUT1；

第六功率管M6，第六功率管M6的栅极连接于第十六电阻R16的第二端，第六功率管M6的漏极连接于第十四输出端5_OUT1、第五功率管M5的源极，第六功率管M6的源极接地；

第二十三二极管的正极D23、第十七电容C17的第一端连接于第六电源；

第十八电容C18的第一端连接于第九电源；

第十八电容C18的第二端、第十七电容C17的第二端接地；

第十输入端5_IN4连接于逻辑处理电路的第六输出端3_OUT4；

第十一输入端5_IN5连接于逻辑处理电路的第七输出端3_OUT5；

第十二输入端5_IN6连接于逻辑处理电路的第八输出端3_OUT6。

在一些实施例中，继续参见图3，外部控制信号包括霍尔信号、FR信号、EN信号、IL信号和BR信号，逻辑处理电路3包括：

逻辑信号处理集成电路U3，逻辑信号处理集成电路U3的第一端连接于第三输入端3_IN1，逻辑信号处理集成电路U3的第二端输入FR控制信号，逻辑信号处理集成电路U3的第三端输入EN控制信号，逻辑信号处理集成电路U3的第四端输入BR控制信号，逻辑信号处理集成电路U3的第五端输入SA控制信号，逻辑信号处理集成电路U3的第六端输入SB控制信号，逻辑信号处理集成电路U3的第七端输入SC控制信号，逻辑信号处理集成电路U3的第八端输入IL控制信号，逻辑信号处理集成电路U3的第九端接地，逻辑信号处理集成电路U3的第十端连接于第六输出端3_OUT4，逻辑信号处理集成电路U3的第十一端连接于第七输出端3_OUT5，逻辑信号处理集成电路U3的第十二端连接于第八输出端3_OUT6，逻辑信号处理集成电路U3的第十三端连接于第五输出端3_OUT3，逻辑信号处理集成电路U3的第十四端连接于第四输出端3_OUT2，逻辑信号处理集成电路U3的第十五端连接于第三输出端3_OUT1，逻辑信号处理集成电路U3的第十六端连接于第三电源。

在一些实施例中，继续参见图3，光耦隔离电路1包括：

第一光耦U1，第一光耦U1的第一端连接于第一电阻R1的第一端，第一光耦U1的第二端连接于输入信号地，第一光耦U1的第三端接地，第一光耦U1的第四端连接于第一输出端1_OUT、第二电阻R2的第一端；

第一电阻R1的第二端连接于第一输入端1_IN，第二电阻R2的第二端连接于第一电源。

在一些实施例中，第一二极管级管D1、第十九二极管D19、第二十二极管级管D20是常规二极管，反向耐压大于50V。

在一些实施例中，第二十一二极管D21、第二十二二极管D22、第二十三二极管D23是常规二极管，反向耐压500V。

在一些实施例中，第一电阻R1为常规普通电阻，电阻值为200～1KΩ。

在一些实施例中，第二电阻R2为常规普通电阻，电阻值为10KΩ。

在一些实施例中，第三电阻R3为常规普通电阻，电阻值为3～30KΩ。

在一些实施例中，第四电阻R4、第六电阻R6、第十一电阻R11为常规普通电阻，电阻值为1KΩ。

在一些实施例中，第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17为常规普通电阻，电阻值为10～100Ω。

在一些实施例中，第一电容C1是常规普通电容，电容值为50pF～2000pF。

在一些实施例中，第二电容C2、第五电容C5、第九电容C9是常规普通电容，电容值为50pF～3300pF。

在一些实施例中，第十电容C10、第十三电容C13、第十六电容C16是常规普通电容，电容值为1uF～2.2uF。

在一些实施例中，第十一电容C11、第十二电容C12、第十四电容C14、第十五电容C15、第十七电容C17、第十八电容C18是常规普通电容，电容值为1uF。

在一些实施例中，第一功率管M1、第二功率管M2、第三功率管M3、第四功率管M4、第五功率管M5、第六功率管M6是常规功率MOS管，电流大于2A，耐压大于200V。

在一些实施例中，第一光耦U1为通用高速光耦，延迟时间小于1uS。

在一些实施例中，第二施密特触发器U2A为通用施密特触发器，工作电压2～15V。

在一些实施例中，逻辑信号处理集成电路U3为通用逻辑处理电路，包括但不局限于SZ004，SZ054等。

在一些实施例中，第四驱动电路U4、第五驱动电路U5、第六驱动电路U6为通用MOS管驱动电路，包括但不局限于IR2010、IR2110等。

在一些实施例中，第一电源、第二电源、第三电源、第四电源、第五电源、第六电源、第七电源、第八电源、第九电源可以为同一电源，也可以为不同电源。可选的，一电源、第二电源、第三电源、第四电源、第五电源、第六电源、第七电源、第八电源、第九电源可以是均为12V电源。

在一些实施例中，第一功率电源、第二功率电源、第三功率电源可以为同一电源，也可以为不同电源，在此不做限定。

在一些实施例中，本发明实施例提供的三相无刷电机驱动电路的工作温度包括-55℃～125℃，功率电压包括5～200V，输出电流能力包括5～100A。可选的，可以通过选择相应的功率MOS来实现。

继续参见图3，本发明实施例提供的三相无刷电机驱动电路包括：

光耦隔离电路1，将输入PWM信号与驱动及三相桥电路隔离，输出光耦输出信号，光耦隔离电路1的第一输入端1_IN与输入端IN相连，光耦隔离电路1的第一输出端1_OUT与死区补偿电路2的第二输入端2_IN相连；

死区补偿电路2，对光耦输出信号进行预展宽，生成PWM控制信号，其第二输入端2_IN与光耦隔离电路1的第一输出端1_OUT相连，其第二输出端2_OUT与逻辑处理电路3的第三输入端3_IN1相连；

逻辑处理电路3，对输入的PWM控制信号、霍尔信号、FR、EN、IL、BR信号进行逻辑处理，产生6路三相功率桥控制信号，控制三相功率桥的正确导通或者关闭，其第三输入端3_IN1与死区补偿电路2的第二输出端2_OUT相连，其第三输出端3_OUT1与死区设置电路4的第四输入端4_IN1相连，其第四输出端3_OUT2与死区设置电路4第五输入端4_IN2相连，其第五输出端3_OUT3与死区设置电路4的第六输入端4_IN3相连，其第六输出端3_OUT4与驱动及三相桥电路5的第十输入端5_IN4相连，其第七输出端3_OUT5与驱动及三相桥电路5的第十一输入端5_IN5相连，其第八输出端3_OUT6与驱动及三相桥电路5的第十二输入端5_IN6相连；

死区设置电路4，设置三相功率桥控制信号的死区，第四输入端4_IN1与逻辑处理电路3的第三输出端3_OUT1相连，其第五输入端4_IN2与逻辑处理电路3的第四输出端3_OUT2相连，其第六输入端4_IN3与逻辑处理电路3的第五输出端3_OUT3相连，其第九输出端4_OUT1与驱动及三相桥电路5的第七输入端5_IN1相连，其第五输出端4_OUT2与驱动及三相桥电路5的第八输入端5_IN2相连，其第十一输出端4_OUT3与驱动及三相桥电路5的第九输入端5_IN3相连；

驱动及三相桥电路5，是驱动电路和三相功率桥，第七输入端5_IN1与死区设置电路4的第九输出端4_OUT1相连，第八输入端5_IN2与死区设置电路4的第十输出端4_OUT2相连，其第九输入端5_IN3与死区设置电路4的第十一输出端4_OUT3相连，其第十输入端5_IN4与逻辑处理电路3的第六输出端3_OUT4相连，其第十一输入端5_IN5与逻辑处理电路3的第十二输出端3_OUT5相连，其第十二输入端5_IN6与逻辑处理电路3的第八输出端3_OUT6相连，其第十四输出端5_OUT1与U相输出端OUTU相连，其第十三输出端5_OUT2与V相输出端OUTV相连，其第十二输出端5_OUT3与W相输出端OUTW相连。

其中，光耦隔离电路1包括：

第一输入端1_IN，与输入端IN和第一电阻R1的一端相连；

第一输出端1_OUT，与死区补偿电路2的第二输入端2_IN相连，与第二电阻R2的一端和第一光耦U1的第四端相连；

第一电阻R1，第一电阻R1的一端与第一输入端1_IN，第一电阻R1的另一端与第一光耦U1的第一端相连；

第二电阻R2，第二电阻R2的一端与电源12V相连，第二电阻R2的另一端与第一输出端1_OUT和第一光耦U1的第四端相连；

第一光耦U1，第一光耦U1的第一端与第一电阻R1的一端相连，第一光耦U1的第二端与输入信号地相连，第一光耦U1的第三端与地相连，第一光耦U1的第四端与第四电阻R4的一端和第一输出端1_OUT相连。

其中，死区补偿电路2包括：

第二输入端2_IN，第二输入端2_IN分别与光耦隔离电路1的第一输出端1_OUT和第三电阻R3、第一电容C1的一端及第一施密特触发器U2A的第一端相连；

第二输出输出端2_OUT，第二输出输出端2_OUT分别与第一施密特触发器U2A的第二端、逻辑处理电路3的输入端3_IN1相连；

第三电阻R3，第三电阻R3的一端与第二输入端2_IN、第一电容C1的一端、第一施密特触发器U2A的第一端相连，R3的另一端与地相连；

第一电容C1，第一电容C1的一端分别与第二输入端2_IN和第三电阻R3的一端及第一施密特触发器U2A的第一端相连，C1的另一端与地相连；

第二施密特触发器U2A，第二施密特触发器U2A的第一端分别与第二输入端2_IN、第三电阻R3的一端、第一电容C1的一端相连，第二施密特触发器U2A的第七端与地相连，第二施密特触发器U2A的第十四端与电源12V相连，第二施密特触发器U2A的第二端与第二输出端2_OUT相连。

其中，逻辑处理电路3包括：

第三输入端3_IN1，第三输入端3_IN1与死区补偿电路2的第二输出端2_OUT相连；

第三输出端3_OUT1，第三输出端3_OUT1分别与死区设置电路4的第四输入端4_IN1、逻辑信号处理集成电路U3的十五端HA相连；

第四输出端3_OUT2，第四输出端3_OUT2分别与死区设置电路4的第五输入端4_IN2、逻辑信号处理集成电路U3的十四端HB相连；

第五输出端3_OUT3，第五输出端3_OUT3分别与死区设置电路4的第六输入端4_IN3、逻辑信号处理集成电路U3的十三端HC相连；

第六输出端3_OUT4，第六输出端3_OUT4分别与驱动及三相桥电路5的第十输入端5_IN4、逻辑信号处理集成电路U3的十端LA相连；

第七输出端3_OUT5，第七输出端3_OUT5分别与驱动及三相桥电路5的第十一输入端5_IN5、逻辑信号处理集成电路U3的十一端LB相连；

第八输出端3_OUT6，第八输出端3_OUT6分别与驱动及三相桥电路5的第十二输入端5_IN6、逻辑信号处理集成电路U3的十二端LB相连；

逻辑信号处理集成电路U3，逻辑信号处理集成电路U3的第一端与第三输入端3_IN1相连，逻辑信号处理集成电路U3的第二端与FR控制信号相连，逻辑信号处理集成电路U3的第三端与EN控制信号相连，逻辑信号处理集成电路U3的第四端与BR控制信号相连，逻辑信号处理集成电路U3的第五端与SA控制信号相连，逻辑信号处理集成电路U3的第六端与SB控制信号相连，逻辑信号处理集成电路U3的第七端与SC控制信号相连，逻辑信号处理集成电路U3的第八端与IL控制信号相连，逻辑信号处理集成电路U3的第九端与地相连，逻辑信号处理集成电路U3的第十端与第六输出端3_OUT4相连，逻辑信号处理集成电路U3的第十一端与第七输出端3_OUT5相连，逻辑信号处理集成电路U3的第十二端与第八输出端3_OUT6相连，逻辑信号处理集成电路U3的第十三端与第五输出端3_OUT3相连，逻辑信号处理集成电路U3的第十四端与第四输出端3_OUT2相连，逻辑信号处理集成电路U3的第十五端与第三输出端3_OUT1相连，逻辑信号处理集成电路U3的第十六端与电源12V相连。

其中，死区设置电路4包括：

第四输入端4_IN1，第四输入端4_IN1与逻辑处理电路3的第三输出端3_OUT1相连；第四输入端4_IN1分别与第一二极管D1的负极、第四电阻R4的一端相连；

第五输入端4_IN2，第五输入端4_IN2与逻辑处理电路3的第四输出端3_OUT2相连；第五输入端4_IN2分别与第十九二极管D19的负极、第六电阻R6的一端相连；

第六输入端4_IN3，第六输入端4_IN3与逻辑处理电路3的第五输出端3_OUT3相连；第六输入端4_IN3分别与第二十二极管D20的负极、第十一电阻R11的一端相连；

第九输出端4_OUT1，第九输出端4_OUT1与驱动及三相桥电路5的第七输入端5_IN1相连；第九输出端4_OUT1分别与第一二极管D1的正极、第二电容C2的一端相连；

第十输出端4_OUT2，第十输出端4_OUT2与驱动及三相桥电路5的第八输入端5_IN2相连；第十输出端4_OUT2分别与第十九二极管D19的正极、第五电容C5的一端相连；

第十一输出端4_OUT3，第十一输出端4_OUT3与驱动及三相桥电路5的第九输入端5_IN3相连；第十一输出端4_OUT3分别与第二十二极管D20的正极、第九电容C9的一端相连；

第一二极管D1，D1的负极分别与4_IN1、第四电阻R4的一端相连，D1的正极分别与第九输出端4_OUT1、第四电阻R4的一端、第二电容C2的一端相连；

第四电阻R4，第四电阻R4的一端分别与第四输入端4_IN1、第一二极管D1的负极相连，第四电阻R4的另一端分别与第九输出端4_OUT1、第一二极管D1的正极、第二电容C2的一端相连；

第二电容C2，第二电容C2的一端分别与第九输出端4_OUT1、第四电阻R4的一端、第一二极管D1的正极相连，第二电容C2的另一端接地；

第十九二极管D19，第十九二极管D19的负极分别与第五输入端4_IN2、第六电阻R6的一端相连，第十九二极管D19的正极分别与第十输出端4_OUT2、第六电阻R6的一端、第五电容C5的一端相连；

第六电阻R6，第六电阻R6的一端分别与第五输入端4_IN2、第十九二极管D19的负极相连，第六电阻R6的另一端分别与第十输出端4_OUT2、第十九二极管D19的正极、第五电容C5的一端相连；

第五电容C5，第五电容C5的一端分别与第十输出端4_OUT2、第六电阻R6的一端、第十九二极管D19的正极相连，第五电容C5的另一端接地；

第二十二极管D20，第二十二极管D20的负极分别与第六输入端4_IN3、第十一电阻R11的一端相连，第二十二极管D20的正极分别与第十一输出端4_OUT3、第十一电阻R11的一端、第九电容C9的一端相连；

第十一电阻R11，第十一电阻R11的一端分别与第六输出端4_IN3、第二十二极管D20的负极相连，第十一电阻R11的另一端分别与第十一输出端4_OUT3、D20的正极、第九电容C9的一端相连；

第九电容C9，第九电容C9的一端分别与第十一输出端4_OUT3、第十一电阻R11的一端、D20的正极相连，第九电容C9的另一端接地。

其中，驱动及三相桥电路5包括：

第七输入端5_IN1，第七输入端5_IN1分别与死区设置电路4的第九输出端4_OUT1、第六驱动电路U6的第十端相连；

第八输入端5_IN2，第八输入端5_IN2分别与死区设置电路4的第十输出端4_OUT2、第五驱动电路U5的第十端相连；

第九输入端5_IN3，第九输入端5_IN3分别与死区设置电路4的第十一输出端4_OUT3、第四驱动电路U4的第十端相连；

第十输入端5_IN4，第十输入端5_IN4分别与逻辑处理电路3的第六输出端3_OUT4、第六驱动电路U6的第十二端相连；

第十一输入端5_IN5，第十一输入端5_IN5分别与逻辑处理电路3的第八输出端3_OUT5、第五驱动电路U5的第十二端相连；

第十二输入端5_IN6，第十二输入端5_IN6分别与逻辑处理电路3的第八输出端3_OUT6、第四驱动电路U4的第十二端相连；

第十四输出端5_OUT1，第十四输出端5_OUT1分别与U相输出端OUTU、第六驱动电路U6的第五端、第十六电容C16的一端相连；

第十三输出端5_OUT2，第十三输出端5_OUT2分别与V相输出端OUTV、第五驱动电路U5的第五端、第十三电容C13的一端相连；

第十二输出端5_OUT3，第十二输出端5_OUT3分别与W相输出端OUTW、第四驱动电路U4的第五端、第十电容C10的一端相连；

第六驱动电路U6，第六驱动电路U6的第一端与第十六电阻R16的一端相连，第六驱动电路U6的第二端与地相连，第六驱动电路U6的第三端与电源12V相连，第六驱动电路U6的第五端分别与第十四输出端5_OUT1和第十六电容C16的一端相连，第六驱动电路U6的第六端同时与第二十三二极管D23的负极和第十六电容C16的一端相连，第六驱动电路U6的第七端与第十七电阻R17的一端相连，第六驱动电路U6的第九端与电源12V相连，第六驱动电路U6的第十端与第七输入端5_IN1相连，第六驱动电路U6的第十二端与第十输入端5_IN4相连，第六驱动电路U6的第十三端与地相连；

第十七电阻R17，第十七电阻R17的一端与第六驱动电路U6的第七端相连，第十七电阻R17的另一端与第五功率管M5的栅极相连；

第十六电阻R16，第十六电阻R16的一端与第六驱动电路U6的第一端相连，第十六电阻R16的另一端与第六功率管M6的栅极相连；

第十六电容C16，第十六电容C16的一端分别与第十四输出端5_OUT1、第六驱动电路U6的第五端相连，第十六电容C16的另一端分别与第二十三二极管D23的负极、第六驱动电路U6的第六端相连；

第十七电容C17，第十七电容C17的一端电源12V相连，第十七电容C17的另一端接地；

第十八电容C18，第十八电容C18的一端电源12V相连，第十八电容C18的另一端接地；

第二十三二极管D23，第二十三二极管D23的负极分别与第六驱动电路U6的第六端、第十六电容C16的一端相连，第二十三二极管D23的正极与电源12V相连；

第五功率管M5，第五功率管M5的栅极与第十七电阻R17的一端相连，第五功率管M5的漏极与功率电源VPower相连，第五功率管M5的源极分别与第十四输出端5_OUT1、第六功率管M6的漏极相连；

第六功率管M6，第六功率管M6的栅极与第十六电阻R16的一端相连，第六功率管M6的漏极分别与第十四输出端5_OUT1、第五功率管M5的源极相连，第六功率管M6的源极接地；

第五驱动电路U5，第五驱动电路U5的第一端与第十四电阻R14的一端相连，第五驱动电路U5的第二端与地相连，第五驱动电路U5的第三端与电源12V相连，第五驱动电路U5的第五端分别与第十三输出端5_OUT2和第十三电容C13的一端相连，第五驱动电路U5的第六端分别与第二十二二极管D22的负极和第十三电容C13的一端相连，第五驱动电路U5的第七端与第十五电阻R15的一端相连，第五驱动电路U5的第九端与电源12V相连，第五驱动电路U5的第十端与第八输入端5_IN2相连，第五驱动电路U5的第十二端与第十一输入端5_IN5相连，第五驱动电路U5的第十三端与地相连；

第十五电阻R15，第十五电阻R15的一端与第五驱动电路U5的第七端相连，第十五电阻R15的另一端与第三功率管M3的栅极相连；

第十四电阻R14，第十四电阻R14的一端与第五驱动电路U5的第一端相连，第十四电阻R14的另一端与第四功率管M4的栅极相连；

第十三电容C13，第十三电容C13的一端分别与第十三输入端5_OUT2、第五驱动电路U5的第五端相连，第十三电容C13的另一端分别与第二十二二极管D22的负极、第五驱动电路U5的第六端相连；

第十四电容C14，第十四电容C14的一端电源12V相连，第十四电容C14的另一端接地；

第十五电容C15，第十五电容C15的一端电源12V相连，第十五电容C15的另一端接地；

第二十二二极管D22，第二十二二极管D22的负极同时与第五驱动电路U5的第六端、第十三电容C13的一端相连，第二十二二极管D22的正极与电源12V相连；

第三功率管M3，第三功率管M3的栅极与第十五电阻R15的一端相连，第三功率管M3的漏极与功率电源VPower相连，第三功率管M3的源极分别与第十三输出端5_OUT2、第四功率管M4的漏极相连；

第四功率管M4，第四功率管M4的栅极与第十四电阻R14的一端相连，第四功率管M4的漏极分别与第十三输出端5_OUT2、第三功率管M3的源极相连，第四功率管M4的源极接地；

第四驱动电路U4，第四驱动电路U4的第一端与第十三电阻R13的一端相连，第四驱动电路U4的第二端与地相连，第四驱动电路U4的第三端与电源12V相连，第四驱动电路U4的第五端分别与第十二输出端5_OUT3和第十电容C10的一端相连，第四驱动电路U4的第六端分别与第二十一二极管D21的负极和第十电容C10的一端相连，第四驱动电路U4的第七端与第十二电阻R12的一端相连，第四驱动电路U4的第九端与电源12V相连，第四驱动电路U4的第十端与第九输入端5_IN3相连，第四驱动电路U4的第十二端与第十二输入端5_IN6相连，第四驱动电路U4的第十三端与地相连；

第十二电阻R12，第十二电阻R12的一端与第四驱动电路U4的第七端相连，第十二电阻R12的另一端与第一功率管M1的栅极相连；

第十三电阻R13，第十三电阻R13的一端与第四驱动电路U4的第一端相连，第十三电阻R13的另一端与第二功率管M2的栅极相连；

第十电容C10，第十电容C10的一端分别与第十二输出端5_OUT3、第四驱动电路U4的第五端相连，第十电容C10的另一端分别与第二十一二极管D21的负极、第四驱动电路U4的第六端相连；

第十一电容C11，第十一电容C11的一端电源12V相连，第十一电容C11的另一端接地；

第十二电容C12，第十二电容C12的一端电源12V相连，第十二电容C12的另一端接地；

第二十一二极管D21，第二十一二极管D21的负极分别与U45的第六端、C10的一端相连，第二十一二极管D21的正极与电源12V相连；

第一功率管M1，第一功率管M1的栅极与第十二电阻R12的一端相连，第一功率管M1的漏极与功率电源VPower相连，第一功率管M1的源极分别与第十二输出端5_OUT3、第二功率管M2的漏极相连；

第二功率管M2，第二功率管M2的栅极与第十三电阻R13的一端相连，第二功率管M2的漏极分别与第十二输出端5_OUT3、第一功率管M1的源极相连，第二功率管M2的源极接地。

本发明实施例提供的一种三相无刷电机驱动电路包括光耦隔离电路，死区补偿电路，逻辑处理电路，死区设置电路和驱动及三相桥电路，可以有效消除输出功率管共态直通的问题死区补偿电路根据三相无刷电机驱动电路的死区时间对光耦输出信号进行预展宽，能降低输入PWM脉冲宽度损失，避免当输入PWM脉冲宽度较小，导致电机不能正常转动的问题发生。

可选的，通过本发明实施例提供的三相无刷电机驱动电路中的，死区补偿电路和死区设置电路的配合可以有效解决输入PWM脉冲宽度损失的问题，特别是当输入PWM脉冲宽度较小时，也能维持电机正常转动。

可选的，死区补偿电路可以采用通用的电阻、电容、施密特触发器组成，电路结构简单，节约成本。

可选的，本发明实施例提供的三相无刷电机驱动电路采用的元器件少，体积小，成本低，不需要调试，便于大批量生产。

可选的，本发明实施例提供的三相无刷电机驱动电路可以解决PWM输入脉宽较小时电机不能转动问题，未对光耦输出信号进行预展宽时，电机转动最小占空比只能达到5％～8％；通过死区补偿电路对光耦输出信号进行预展宽后，电机转动最小占空比可以达到0.1％。

可选的，死区补偿电路为常规电路，可根据死区时间大小来调整补偿的死区时间大小。

本发明实施例还提供了一种三相无刷电机驱动器，包括如上述任一实施例所述的三相无刷电机驱动电路。

在本实施例中，三相无刷电机驱动器实质上是包括上述实施例中的三相无刷电机驱动电路，具体功能和技术效果参照上述实施例中三相无刷电机驱动电路即可，此处不再赘述。

本发明实施例还提供了一种电子设备，包括如上述任一实施例所述的三相无刷电机驱动器。

在本实施例中，电子设备实质上是包括上述实施例中的三相无刷电机驱动器，具体功能和技术效果参照上述实施例中三相无刷电机驱动电路即可，此处不再赘述。

实施例二

本发明实施例还提供了一种三相无刷电机驱动器死区补偿方法，参见图4，应用于如上述实施例的三相无刷电机驱动器，包括：

S401：获取三相无刷电机驱动器的死区时间；

S402：根据死区时间调整死区补偿电路中第一电容的电容值，对光耦输出信号进行预展宽。

也即，将死区时间设定为补偿时间，可以实现根据死区时间大小来调整补偿的死区时间大小，解决由于PWM输入脉宽较小时电机不能转动问题

可选的，三相无刷电机驱动器死区补偿方法应用于包括有光耦隔离电路和死区补偿电路的三相无刷电机驱动电路的三相无刷电机驱动器，以图3所示的三相无刷电机驱动电路为例，第一电容的电容值的确定方式如下：

其中，C₁为第一电容的电容值，R₂为第二电阻的阻值，R₃为第三电阻的阻值，V_CC为12V，V_TH为上临界电压，ΔT为死区时间。

需要说明的是，死区时间ΔT以及上临界电压V_TH的确定方式均可以采用现有的相关技术来确定，在此不再赘述。

本发明实施例通过获取三相无刷电机驱动器的死区时间，并确定补偿时间，进而调整死区补偿电路中第一电容的电容值，对光耦输出信号进行预展宽，可以实现根据死区时间大小来调整补偿的死区时间大小，更准确，具有针对性的解决由于PWM输入脉宽较小时电机不能转动问题。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种三相无刷电机驱动电路，其特征在于，包括：

光耦隔离电路，用于隔离输入的PWM信号，输出光耦输出信号；

死区补偿电路，用于根据所述三相无刷电机驱动电路的死区时间对所述光耦输出信号进行预展宽，生成PWM控制信号，所述死区补偿电路包括第二输入端、第二输出端、第三电阻、第一电容、第二施密特触发器，其中所述第三电阻的第一端连接于所述第二输入端、所述第一电容的第一端、所述第二施密特触发器的第一端；所述第二施密特触发器的第十四端连接于第二电源，所述第二施密特触发器的第二端连接于所述第二输出端；所述第二输入端连接于所述光耦隔离电路的第一输出端，所述第二输出端连接于逻辑处理电路的第三输入端；所述第三电阻的第二端、所述第一电容的第二端和第二施密特触发器的第七端接地；

逻辑处理电路，用于获取外部控制信号和所述PWM控制信号，并生成三相功率桥控制信号，以控制三相功率桥的导通或者关闭；

死区设置电路，用于设置三相功率桥控制信号的死区；

驱动及三相桥电路，用于提供三相无刷电机驱动电路和驱动所述三相功率桥；

其中，所述逻辑处理电路分别连接于所述死区补偿电路、所述死区设置电路、所述驱动及三相桥电路，所述死区设置电路连接于所述驱动及三相桥电路，所述光耦隔离电路连接于所述死区补偿电路。

2.根据权利要求1所述的三相无刷电机驱动电路，其特征在于，所述死区设置电路包括第一死区设置子电路、第二死区设置子电路和第三死区设置子电路，以及，

第四输入端，连接于所述逻辑处理电路的第三输出端、所述第一死区设置子电路的第一端；

第五输入端，连接于所述逻辑处理电路的第四输出端、所述第二死区设置子电路的第一端；

第六输入端，连接于所述逻辑处理电路的第五输出端、所述第三死区设置子电路的第一端；

第九输出端，连接于所述第一死区设置子电路的第二端、所述驱动及三相桥电路的第七输入端；

第十输出端，连接于所述第二死区设置子电路的第二端、所述驱动及三相桥电路的第八输入端；

第十一输出端，连接于所述第三死区设置子电路的第二端、所述驱动及三相桥电路的第九输入端。

3.根据权利要求2所述的三相无刷电机驱动电路，其特征在于，还包括以下至少之一：

所述第一死区设置子电路包括第一二极管、第四电阻和第二电容，所述第一二极管的负极、所述第四电阻的第一端连接于所述第四输入端，所述第一二极管的正极、所述第四电阻的第二端、所述第二电容的第一端连接于所述第九输出端，所述第二电容的第二端接地；

所述第二死区设置子电路包括第十九二极管、第六电阻和第五电容，所述第十九二极管的负极和所述第六电阻的第一端连接于所述第五输入端，所述第十九二极管的正极、所述第六电阻的第二端、所述第五电容的第一端连接于所述第十输出端，所述第五电容的第二端接地；

所述第三死区设置子电路包括第二十二极管、第十一电阻和第九电容，所述第二十二极管的负极和所述第十一电阻的第一端连接于所述第六输入端，所述第二十二极管的正极、所述第十一电阻的第二端、所述第九电容的第一端连接于所述第十一输出端，所述第九电容的第二端接地。

4.根据权利要求1-3任一项所述的三相无刷电机驱动电路，其特征在于，所述驱动及三相桥电路包括：

第四驱动电路，所述第四驱动电路的第一端连接于第十三电阻的第一端，所述第四驱动电路的第二端接地，所述第四驱动电路的第三端连接于第四电源，所述第四驱动电路的第五端连接于第十二输出端和第十电容的第一端，所述第四驱动电路的第六端连接于第二十一二极管的负极、所述第十电容的第二端，所述第四驱动电路的第七端连接于第十二电阻的第一端，所述第四驱动电路的第九端连接于第七电源，所述第四驱动电路的第十端连接于第九输入端，所述第四驱动电路的第十二端连接于所述驱动及三相桥电路的第十二输入端，所述第四驱动电路的第十三端接地；

第一功率管，所述第一功率管的栅极连接于所述第十二电阻的第二端，所述第一功率管的漏极连接于第一功率电源，所述第一功率管的源极连接于第十二输出端；

第二功率管，所述第二功率管的栅极连接于所述第十三电阻的第二端，所述第二功率管的漏极连接于所述第十二输出端、所述第一功率管的源极，所述第二功率管的源极接地；

所述第二十一二极管的正极、第十一电容的第一端连接于所述第四电源；

第十二电容的第一端连接于所述第七电源；

所述第十二电容的第二端、所述第十一电容的第二端接地；

第五驱动电路，所述第五驱动电路的第一端连接于第十四电阻的第一端，所述第五驱动电路的第二端接地，所述第五驱动电路的第三端连接于第五电源，所述第五驱动电路的第五端连接于第十三输出端和第十三电容的第一端，所述第五驱动电路的第六端连接于第二十二二极管的负极、所述第十三电容的第二端，所述第五驱动电路的第七端连接于第十五电阻的第一端，所述第五驱动电路的第九端连接于第八电源，所述第五驱动电路的第十端连接于第八输入端，所述第五驱动电路的第十二端连接于所述驱动及三相桥电路的第十一输入端，所述第五驱动电路的第十三端接地；

第三功率管，所述第三功率管的栅极连接于所述第十五电阻的第二端，所述第三功率管的漏极连接于第二功率电源，所述第三功率管的源极连接于第十三输出端；

第四功率管，所述第四功率管的栅极连接于所述第十四电阻的第二端，所述第四功率管的漏极连接于所述第十三输出端、所述第三功率管的源极，所述第四功率管的源极接地；

所述第二十二二极管的正极、第十四电容的第一端连接于所述第五电源；

第十五电容的第一端连接于所述第八电源；

所述第十五电容的第二端、所述第十四电容的第二端接地；

第六驱动电路，所述第六驱动电路的第一端连接于第十六电阻的第一端，所述第六驱动电路的第二端接地，所述第六驱动电路的第三端连接于第六电源，所述第六驱动电路的第五端连接于第十四输出端和第十六电容的第一端，所述第六驱动电路的第六端连接于第二十三二极管的负极、所述第十六电容的第二端，所述第六驱动电路的第七端连接于第十七电阻的第一端，所述第六驱动电路的第九端连接于第九电源，所述第六驱动电路的第十端连接于第七输入端，所述第六驱动电路的第十二端连接于所述驱动及三相桥电路的第十输入端，所述第六驱动电路的第十三端接地；

第五功率管，所述第五功率管的栅极连接于所述第十七电阻的第二端，所述第五功率管的漏极连接于第三功率电源，所述第五功率管的源极连接于第十四输出端；

第六功率管，所述第六功率管的栅极连接于所述第十六电阻的第二端，所述第六功率管的漏极连接于所述第十四输出端、所述第五功率管的源极，所述第六功率管的源极接地；

所述第二十三二极管的正极、第十七电容的第一端连接于所述第六电源；

第十八电容的第一端连接于所述第九电源；

所述第十八电容的第二端、所述第十七电容的第二端接地；

所述第十输入端连接于所述逻辑处理电路的第六输出端；

所述第十一输入端连接于所述逻辑处理电路的第七输出端；

所述第十二输入端连接于所述逻辑处理电路的第八输出端。

5.根据权利要求4所述的三相无刷电机驱动电路，其特征在于，所述外部控制信号包括霍尔信号、FR信号、EN信号、IL信号和BR信号，所述逻辑处理电路包括：

逻辑信号处理集成电路，所述逻辑信号处理集成电路的第一端连接于所述第三输入端，所述逻辑信号处理集成电路的第二端输入所述FR信号，所述逻辑信号处理集成电路的第三端输入所述EN信号，所述逻辑信号处理集成电路的第四端输入所述BR信号，所述逻辑信号处理集成电路的第五端输入SA信号，所述逻辑信号处理集成电路的第六端输入SB信号，所述逻辑信号处理集成电路的第七端输入SC信号，所述逻辑信号处理集成电路的第八端输入所述IL信号，所述逻辑信号处理集成电路的第九端接地，所述逻辑信号处理集成电路的第十端连接于第六输出端，所述逻辑信号处理集成电路的第十一端连接于第七输出端，所述逻辑信号处理集成电路的第十二端连接于第八输出端，所述逻辑信号处理集成电路的第十三端连接于第五输出端，所述逻辑信号处理集成电路的第十四端连接于第四输出端，所述逻辑信号处理集成电路的第十五端连接于第三输出端，所述逻辑信号处理集成电路的第十六端连接于第三电源。

6.根据权利要求1-3任一项所述的三相无刷电机驱动电路，其特征在于，所述光耦隔离电路包括：

第一光耦，所述第一光耦的第一端连接于第一电阻的第一端，所述第一光耦的第二端连接于输入信号地，所述第一光耦的第三端接地，所述第一光耦的第四端连接于第一输出端、第二电阻的第一端；

所述第一电阻的第二端连接于第一输入端，所述第二电阻的第二端连接于第一电源。

7.一种三相无刷电机驱动器，其特征在于，包括如权利要求1-6任一项所述的三相无刷电机驱动电路。

8.一种三相无刷电机驱动器死区补偿方法，其特征在于，应用于如权利要求7所述的三相无刷电机驱动器，包括：

获取所述三相无刷电机驱动器的死区时间；

根据所述死区时间调整死区补偿电路中第一电容的电容值，对光耦输出信号进行预展宽。

9.根据权利要求8所述的三相无刷电机驱动器死区补偿方法，其特征在于，第一电容的电容值的确定方式如下：

其中，C₁为第一电容的电容值，R₂为第二电阻的阻值，R₃为第三电阻的阻值，V_CC为12V，V_TH为上临界电压，ΔT为死区时间。

Images