JP3237633B2

JP3237633B2 - スイッチング電源装置

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Publication number: JP3237633B2
Application number: JP34305898A
Authority: JP
Inventors: 達也細谷
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1998-12-02
Filing date: 1998-12-02
Publication date: 2001-12-10
Anticipated expiration: 2018-12-02
Also published as: CA2291198A1; CA2291198C; EP1006647A2; CN1140046C; DE69941618D1; EP1006647B1; CN1255770A; EP1006647A3; US6130824A; JP2000175443A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主スイッチング素
子と、この主スイッチング素子のオンオフ動作に同期し
て、または、反転してオンオフ動作を行う単一または複
数の副スイッチング素子とを有するスイッチング電源装
置に関する。

【０００２】

【従来の技術】一般に、電子計算機もしくは通信機器等
の電子機器に対して、商用交流電源から安定した直流電
圧を供給するために、スイッチング電源装置が広く用い
られている。このようなスイッチング電源装置におい
て、トランスの１次巻線に直列に主スイッチング素子を
接続し、これを繰り返しオンオフさせ、入力電圧を断続
的にトランスに印加し、２次巻線に接続された整流平滑
回路を介して直流出力を得るフォワードコンバータ、フ
ライバックコンバータ等、各種の回路方式によるスイッ
チング電源装置が用いられている。これらのスイッチン
グ電源装置に対し、主スイッチング素子のオンオフ動作
に同期して、または、反転してオンオフ動作を行う副ス
イッチング素子を含む回路を付加することより、回路の
諸特性を改善する各種のスイッチング電源装置が提案さ
れている。

【０００３】このような副スイッチング素子を備える従
来のスイッチング電源装置の構成を図面を参照して説明
する。

【０００４】まず、特開平８−３１７６４７号公報に開
示されたものを図１３を用いて説明する。

【０００５】同図において、５０はスイッチング電源装
置であり、部分共振コンバータ回路５１および駆動回路
５２を備える。このうち、部分共振コンバータ回路５１
は、コンデンサＣ５１、Ｃ５２、Ｃ５３、Ｃ５４、ダイ
オードＤ５１、Ｄ５２、Ｄ５３、トランスＴ５１、主ス
イッチング素子Ｓ５１、および副スイッチング素子Ｓ５
２からなる。

【０００６】また、駆動回路５２は、出力制御回路５
３、比較器５４、５５、インバータ５６、絶縁回路５
７、三角波発振器５８、発光側フォトカプラＰａ、受光
側フォトカプラＰｂ、トランジスタＱ５１および抵抗Ｒ
５１、Ｒ５２、Ｒ５３からなる。

【０００７】このように構成されるスイッチング電源装
置においては、副スイッチング素子Ｓ５２は、主スイッ
チング素子Ｓ５１のオンオフ動作に対して反転したオン
オフ動作を行う。

【０００８】次に、特開平８−３７７７７号公報に開示
されたものを図１４を用いて説明する。

【０００９】同図において、６０はスイッチング電源装
置であり、トランスの２次側に設けたＦＥＴを用いて整
流を行う、いわゆる同期整流方式と呼ばれるものであ
る。このスイッチング電源装置６０は、トランスＴ６
１、入力コンデンサＣ６１、主スイッチング素子として
のＦＥＴＱ６１、副スイッチング素子としてのＦＥＴＱ
６２、同じく副スイッチング素子としてのＦＥＴＱ６
３、チョークコイルＬ６１、出力コンデンサＣ６２、発
光側フォトカプラＰＡ、受光側フォトカプラＰＢ、比較
器６１、６２、６３、三角波発振器６４、絶縁回路６
５、６６、インバータ６７、制御回路６８、制御信号出
力回路６９を備えてなる。このうち、制御信号出力回路
６９は、トランジスタＱ６４、Ｑ６５、抵抗Ｒ６１乃至
Ｒ６５からなる。

【００１０】このように構成されるスイッチング電源装
置６０においては、ＦＥＴＱ６２は、ＦＥＴＱ６１のオ
ンオフ動作に同期してオンオフ動作を行い、ＦＥＴＱ６
３は、ＦＥＴＱ６１のオンオフ動作に対して反転したオ
ンオフ動作を行う。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
各スイッチング電源装置においては、副スイッチング素
子を駆動させる回路部分はＩＣで構成されるものであっ
た。また、主スイッチング素子と副スイッチング素子と
でグランドレベルが異なるため、パルストランスまたは
フォトカプラ等の光電素子からなる絶縁回路を設ける必
要があった。このように、ＩＣおよびパルストランス等
を用いると、回路構成が複雑になり製造コストが増大す
るだけでなく、部品点数の増加により小型軽量化の妨げ
になるという問題を有していた。

【００１２】そこで、本発明においては、主スイッチン
グ素子のオンオフ動作に同期して、または、反転してオ
ンオフ動作を行う副スイッチング素子を制御する回路
が、ＩＣおよび絶縁回路を用いず、簡易に構成され、コ
スト低減および小型軽量化が実現されるスイッチング電
源装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、直流電源と、１次巻線を有する
トランスと、前記１次巻線に直列に接続される主スイッ
チング素子と、該主スイッチング素子のオンオフ動作に
同期して、または、反転してオンオフ動作を行う副スイ
ッチング素子と、前記トランスに設けられて前記副スイ
ッチング素子をターンオンさせる電圧を発生する副スイ
ッチング素子駆動巻線を備え、直流出力が得られるスイ
ッチング電源装置において、第１の抵抗を含む第１のイ
ンピーダンス回路と第１のコンデンサとが互いに直列に
接続されてなるとともに前記副スイッチング素子のター
ンオンのタイミングおよびオン期間を規定する微分回路
が、前記副スイッチング素子駆動巻線と前記副スイッチ
ング素子の制御端子の間に接続されてなり、前記副スイ
ッチング素子は、前記副スイッチング素子駆動巻線に電
圧が発生することによって前記第１のインピーダンス回
路の両端に発生する電圧が前記副スイッチング素子の制
御端子の閾値を超えることによってターンオンし、その
後前記第１のインピーダンス回路の抵抗値と前記第１の
コンデンサの容量値で規定される時定数で減衰した前記
第１のインピーダンス回路の両端に発生する電圧が前記
副スイッチング素子の制御端子の閾値に達することによ
ってターンオフすることを特徴とする。

【００１４】また、前記副スイッチング素子がトランジ
スタからなり、該トランジスタのゲートが、前記第１の
コンデンサを介して、前記副スイッチング素子駆動巻線
の一端に接続され、ソースが、前記副スイッチング素子
駆動巻線の他端に接続され、前記トランジスタのゲート
−ソース間に、前記第１のインピーダンス回路が接続さ
れたことを特徴とする。

【００１５】また、前記微分回路が、前記第１のコンデ
ンサに直列に接続された第２のインピーダンス回路を備
えることを特徴とする。

【００１６】また、前記第２のインピーダンス回路が、
第２の抵抗、ビーズまたはインダクタのいずれかを備え
ることを特徴とする。

【００１７】また、前記第１または第２のインピーダン
ス回路のいずれか一方、もしくは双方のインピーダンス
値が、当該インピーダンス回路を流れる電流の方向によ
り変化することを特徴とする。

【００１８】また、前記第１のインピーダンス回路に対
して並列に、第２のコンデンサが接続されたことを特徴
とする。

【００１９】また、前記第１のインピーダンス回路のイ
ンピーダンス値が、前記直流出力に応じて、または、前
記第１のインピーダンス回路の外部からの信号により、
変化することを特徴とする。

【００２０】本発明にかかるスイッチング電源装置によ
れば、副スイッチング素子が、副ススイッチング素子駆
動巻線に発生する電圧により駆動するため、ＩＣ、もし
くは、パルストランスまたはフォトカプラ等の光電素子
を用いる必要がなく、部品点数の削減、小型軽量化およ
び製造コストの低減が実現される。

【００２１】

【発明の実施の形態】本発明にかかるスイッチング電源
装置の基本的な構成を、図面を参照して説明する。

【００２２】図１において、１はスイッチング電源装置
で、一般にフライバックコンバータと呼ばれる回路の応
用回路であり、直流電源Ｅと、トランスＴと、コンデン
サＣ１０と、主スイッチング素子ＳＷ１と、副スイッチ
ング素子ＳＷ２と、主スイッチング素子制御回路２と、
微分回路３とを備えてなる。

【００２３】このうち、トランスＴは、１次巻線Ｎ１、
２次巻線Ｎ２、主スイッチング素子駆動巻線Ｎ３、およ
び副スイッチング素子駆動巻線Ｎ４を有する。また、ト
ランスＴの２次側には、整流用のダイオードＤ１および
平滑用のコンデンサＣ４が設けられる。

【００２４】なお、トランスとして、１次巻線と２次巻
線の全部または一部を兼用したインダクタンス素子を用
いてもよい。

【００２５】主スイッチング素子制御回路２は、主スイ
ッチング素子駆動巻線Ｎ３に発生する電圧を用いて、主
スイッチング素子ＳＷ１の駆動を制御する。そして、主
スイッチング素子ＳＷ１がオンのとき、直流電源Ｅに発
生する電圧が、トランスＴの１次巻線Ｎ１に印加され
て、１次巻線Ｎ１にエネルギが蓄積され、オフのとき、
２次巻線Ｎ２からエネルギが放出され、このエネルギが
ダイオードＤ１およびコンデンサＣ４により整流平滑さ
れ、負荷に電力が供給される。

【００２６】微分回路３は、互いに直列に接続された第
１の抵抗および第１のコンデンサからなるものであり、
副スイッチング素子駆動巻線Ｎ４に発生する電圧を用い
て、副スイッチング素子ＳＷ２の駆動を制御し、主スイ
ッチング素子ＳＷ１と交互にオンオフさせる。

【００２７】次に、上述のような基本的構成を踏まえた
スイッチング電源装置の実施例を、図面を参照して説明
する。

【００２８】図２において、１ａは、第１の実施例にか
かるスイッチング電源装置であり、フライバックコンバ
ータの応用回路の中でも、主スイッチング素子にかかる
サージ電圧をクランプする、所謂アクティブクランプ方
式を採用したものである。

【００２９】スイッチング電源装置１ａは、直流電源Ｅ
およびトランスＴを有する。このうち、直流電源Ｅは、
交流入力を整流平滑したものでもよい。また、トランス
Ｔは、１次巻線Ｎ１、２次巻線Ｎ２、主スイッチング素
子駆動巻線（以下、第１の駆動巻線）Ｎ３、および、副
スイッチング素子駆動巻線（以下、第２の駆動巻線）Ｎ
４を有する。

【００３０】また、主スイッチング素子としての電界効
果トランジスタ（以下、ＦＥＴ）Ｑ１、トランスＴの１
次巻線Ｎ１および直流電源Ｅが直列に接続され、副スイ
ッチング素子としての電界効果トランジスタ（以下、Ｆ
ＥＴ）Ｑ２およびコンデンサＣ１０が、トランスＴの１
次巻線Ｎ１の両端間に接続される。

【００３１】ここで、ＦＥＴＱ１のゲートは、主スイッ
チング素子制御回路（以下、主制御回路）２を介して、
第１の駆動巻線Ｎ３の一端に接続され、ソースは直流電
源Ｅに接続され、ドレインは１次巻線Ｎ１の一端に接続
される。また、ＦＥＴＱ２のソースは、ＦＥＴＱ１のド
レインに接続され、ゲートは、副スイッチング素子制御
回路（以下、副制御回路）３を介して、トランスＴの第
２の駆動巻線Ｎ４の一端に接続され、ドレインはコンデ
ンサＣ１０に接続される。

【００３２】ＦＥＴＱ２のゲートおよびソースは、副制
御回路３を介して第２の駆動巻線Ｎ４に接続される。こ
こで、副制御回路３は、第１のインピーダンス回路とし
ての抵抗Ｒ１、第２のインピーダンス回路としての抵抗
Ｒ２およびビーズ４、第１のコンデンサとしてのコンデ
ンサＣ１、第２のコンデンサとしてのコンデンサＣ２を
備えてなる。このうち、抵抗Ｒ１、Ｒ２、ビーズ４およ
びコンデンサＣ１は、互いに直列に接続され、微分回路
を構成している。また、抵抗Ｒ１は、ＦＥＴＱ２のゲー
ト−ソース間に接続され、コンデンサＣ２は、抵抗Ｒ１
に対して並列に接続される。

【００３３】また、スイッチング電源装置１ａは、トラ
ンスＴの２次側に、整流回路としてのダイオードＤ１、
および、平滑回路としてのコンデンサＣ４を備える。

【００３４】なお、第１のインピーダンス回路として
は、ＦＥＴＱ２の内部に寄生的に存在する抵抗を用いて
もよく、第２のコンデンサとしては、ＦＥＴＱ２の内部
に寄生的に存在するコンデンサを用いてもよい。

【００３５】次に、このように構成されるスイッチング
電源装置１ａの動作を説明する。

【００３６】まず、起動時においては、主制御回路２に
設けられた起動用の抵抗（図示せず）を介して、ＦＥＴ
Ｑ１のゲートに電圧が印加され、ＦＥＴＱ１がターンオ
ンする。ＦＥＴＱ１のターンオンに伴い、トランスＴの
１次巻線Ｎ１および第１の駆動巻線Ｎ３に、互いに同じ
極性の電圧が発生し、ＦＥＴＱ１はオン状態となり、１
次巻線Ｎ１に励磁エネルギが蓄積される。

【００３７】また、主制御回路２により、ＦＥＴＱ１が
オフすると、トランスＴの１次巻線Ｎ１に蓄積されてい
た励磁エネルギが、２次巻線Ｎ２を介して電気エネルギ
として放出され、ダイオードＤ１およびコンデンサＣ４
により整流、平滑され、負荷に供給される。

【００３８】そして、トランスＴの１次巻線Ｎ１に蓄積
された励磁エネルギが、２次巻線Ｎ２を介して全て放出
されると、第１の駆動巻線Ｎ３に、起動時に発生した電
圧と同じ極性の電圧が発生し、ＦＥＴＱ１がターンオン
する。このように、ＦＥＴＱ１のオンオフ動作に伴い、
電気エネルギが負荷に供給される。

【００３９】また、ＦＥＴＱ２は、ＦＥＴＱ１のオン
オフ動作に対して反転したオンオフ動作を行い、ＦＥＴ
Ｑ１のスイッチング損失およびスイッチングサージを低
減するものであり、次のように動作する。

【００４０】まず、ＦＥＴＱ１のターンオフに伴い、第
２の駆動巻線Ｎ４に、ＦＥＴＱ１のオン時に発生する電
圧に対して逆極性の電圧Ｖｂが発生する。この電圧Ｖｂ
により、ＦＥＴＱ２のゲート−ソース間に電圧が印加さ
れ、ゲート−ソース間電圧ＶｇｓがＦＥＴＱ２の閾値電
圧Ｖｔｈを越え、ＦＥＴＱ２がターンオンする。

【００４１】次に、図３を用いて、ＦＥＴＱ１、Ｑ２の
動作を説明する。同図において、Ｓ１、Ｓ２は、ＦＥＴ
Ｑ１、Ｑ２のオンオフ状態を模式的に示したものであ
る。また、Ｖｂは、トランスＴの第２の駆動巻線Ｎ４の
両端電圧を示し、Ｖｇｓは、ＦＥＴＱ２のゲート−ソー
ス間電圧を示す。

【００４２】駆動パルスＳ１、Ｓ２は、双方がオフとな
るデッドタイムｄｔ１、ｄｔ２を挟んで、互いに反転し
たオンオフ動作を行う。

【００４３】微分回路を構成する抵抗Ｒ１の両端間に印
加される電圧、すなわち、ＦＥＴＱ２のゲート−ソース
間電圧Ｖｇｓは、ＦＥＴＱ１がターンオフすると、第２
の駆動巻線Ｎ４に正電圧Ｖｂが発生し、この正電圧Ｖｂ
がＦＥＴＱ２のゲートに印加され、ゲート−ソース間電
圧Ｖｇｓが急速に上昇する。そして、ゲート−ソース間
電圧Ｖｇｓが、ＦＥＴＱ２の閾値電圧Ｖｔｈを越えた時
点で、ＦＥＴＱ２がターンオンする。その後、ゲート−
ソース間電圧Ｖｇｓはピーク値に達する。次に、コンデ
ンサＣ１および抵抗Ｒ１からなる微分回路により、ゲー
ト−ソース間電圧Ｖｇｓは、コンデンサＣ１の容量値Ｃ
と抵抗Ｒ１の抵抗値Ｒとで規定されるＣＲ時定数で減衰
し、再び閾値電圧Ｖｔｈに達する。これにより、ＦＥＴ
Ｑ２のオン期間が終了し、次のＦＥＴＱ１のターンオン
に伴い、電圧Ｖｂの極性が反転する。

【００４４】そして、再びＦＥＴＱ１がターンオフする
と、第２の駆動巻線Ｎ４に正電圧Ｖｂが発生し、この正
電圧Ｖｂが、ＦＥＴＱ２のゲートに印加され、ゲート−
ソース間電圧Ｖｇｓが上昇し、その後、前述のような変
化を繰り返す。

【００４５】したがって、ゲート−ソース間電圧Ｖｇｓ
が、ＦＥＴＱ２の閾値電圧Ｖｔｈを越えてから、微分回
路のＣＲ時定数による減衰で、閾値電圧Ｖｔｈに達する
までの時間が、ＦＥＴＱ２の駆動パルスＳ２のオン期間
となる。

【００４６】また、第２のインピーダンス回路を構成す
る抵抗Ｒ２およびビーズ４により、電圧Ｖｂが抵抗Ｒ１
の両端間に、急速に印加されることが抑制されるため、
電圧Ｖｇｓの立ち上がりは垂直でなく、傾斜をなすもの
となる。これにより、ＦＥＴＱ１のターンオフに対し
て、ＦＥＴＱ２のターンオンが遅延し、ＦＥＴＱ１、Ｑ
２の双方がオフとなるデッドタイムｄｔ１が発生する。
したがって、抵抗Ｒ２およびビーズ４として、どのよう
な抵抗値またはインピーダンス値を有する素子を用いる
かで、電圧Ｖｇｓの立ち上がりの傾斜を調整し、デッド
タイムｄｔ１の長さを調整することができる。

【００４７】また、ＦＥＴＱ２のオン期間は、ゲート−
ソース間電圧ＶｇｓがＣＲ時定数で減衰し、ＦＥＴＱ２
の閾値電圧Ｖｔｈに達するまでの時間であるから、コン
デンサＣ１の容量値または抵抗Ｒ１の抵抗値、もしく
は、その双方を調整してＣＲ時定数を設定し、ＦＥＴＱ
２のオン期間を任意に設定することができる。図４に、
ＣＲ時定数が比較的小さい場合のゲート−ソース間電圧
Ｖｇｓの波形（実線）およびオン期間Ｔｏｎ１、ならび
に、ＣＲ時定数が比較的大きい場合の波形（点線）およ
びオン期間Ｔｏｎ２を示す。

【００４８】また、ＦＥＴＱ２のゲートに印加されるゲ
ート−ソース間電圧Ｖｇｓのピーク値は、コンデンサに
印加される電圧が容量に反比例することを利用し、次の
ように調整することができる。

【００４９】すなわち、第２の駆動巻線Ｎ４に発生し、
コンデンサＣ２に印加される電圧を、コンデンサＣ１、
Ｃ２で分圧する。そして、コンデンサＣ２の容量に対し
て、コンデンサＣ１の容量を小さくすることにより、ゲ
ート−ソース間電圧Ｖｇｓのピーク値を小さくすること
ができる。

【００５０】また、これとは反対に、コンデンサＣ２の
容量に対して、コンデンサＣ１の容量を大きくすること
により、ゲート−ソース間電圧Ｖｇｓのピーク値を大き
くすることができる。

【００５１】このように、コンデンサＣ１、Ｃ２の分圧
比を変化させたことによるゲート−ソース間電圧Ｖｇｓ
の変化を図５に示す。同図において、点線で示すゲート
−ソース間電圧Ｖｇｓの波形は、実線で示す波形をほぼ
垂直方向に拡大したものとなっている。こうして、ゲー
ト−ソース間電圧Ｖｇｓの波形を、実線で示すものから
点線で示すものに変化させると、閾値電圧Ｖｔｈに達す
るまでの時間が長くなり、ＦＥＴＱ２のオン期間が、Ｔ
ｏｎ１１からＴｏｎ１２に延長される。また、ゲート−
ソース間電圧Ｖｇｓの波形を、点線で示すものから実線
で示すものに変化させることで、ＦＥＴＱ２のオン期間
が、Ｔｏｎ１２からＴｏｎ１１に短縮される。

【００５２】このように、ＦＥＴＱ２のオン期間が調整
され、ＦＥＴＱ１のターンオンに先立って、ＦＥＴＱ２
がターンオフし、ＦＥＴＱ１、Ｑ２の双方がオフとなる
デッドタイムｄｔ２が設けられるものである。

【００５３】なお、コンデンサＣ２として、ＦＥＴＱ２
の内部に寄生的に存在する寄生容量を用いても、同様の
制御を行うことができる。

【００５４】上述のように、スイッチング電源装置１ａ
においては、ＦＥＴＱ１、Ｑ２が、デッドタイムｄｔ
１、ｄｔ２を挟んで、互いに反転したオンオフ動作を行
うため、これら二つのＦＥＴが同時にオンすることによ
る損失の発生および素子の破壊の恐れがない。

【００５５】また、副スイッチング素子としてのＦＥＴ
Ｑ２が、トランスＴの第２の駆動巻線Ｎ４に発生する電
圧により駆動するため、ＩＣ、パルストランス、および
フォトカプラ等の光電素子を用いる必要がなく、部品点
数の削減、小型軽量化および製造コストの低減が実現さ
れる。

【００５６】また、第２のインピーダンス回路を構成す
る抵抗Ｒ２およびビーズ４により、図６にＶｓで示すＦ
ＥＴＱ２のゲート−ソース間のサージ電圧の発生が抑制
される。なお、サージ電圧の発生が問題とならない場合
には、第２のインピーダンス回路としての抵抗およびビ
ーズを設けず、ゲート−ソース間電圧の立ち上がりを急
峻なものとすることができる。

【００５７】また、ビーズ４により、ＦＥＴＱ２のゲー
ト−ソース間に発生するサージ電流が低減される。

【００５８】なお、ビーズ４は、インダクタで代用して
もよい。また、ビーズとインダクタを併用してもよい。

【００５９】また、第１のコンデンサとしてのコンデン
サＣ１により、直流電流がカットされ、ＦＥＴＱ２の駆
動損失が低減される。

【００６０】また、ＦＥＴＱ２のゲート−ソース間の寄
生容量が、ＦＥＴＱ２として用いる素子の特性により、
ばらつく恐れがある場合、ＦＥＴＱ２のゲート−ソース
間にコンデンサＣ２を接続することにより、コンデンサ
Ｃ２の容量を支配的なものとし、ゲート−ソース間の寄
生容量のばらつきを抑制し、信頼性の向上を図ることが
できる。

【００６１】次に、スイッチング電源装置１ａの変形例
を、図７を参照して説明する。なお、同図には要部のみ
示し、図２と同一もしくは相当する部分には同一の符号
を付し、その説明は省略する。

【００６２】図７において、副制御回路３ａは、第１の
インピーダンス回路としての抵抗Ｒ１に並列に接続され
たダイオードＤ２、フォトカプラＰＣおよび抵抗Ｒ５の
直列回路を備える。このうち、フォトカプラＰＣの一部
は、制御回路２１に設けられる。ここで、制御回路２１
は入力端子Ｓを有しており、この入力端子Ｓに、スイッ
チング電源装置１ａの出力がフィードバックされ、この
出力に応じて、フォトカプラＰＣのインピーダンス値を
変化させるものであり、これにより、ＦＥＴＱ２のゲー
ト−ソース間のインピーダンス値が変化する。

【００６３】ここで、フォトカプラＰＣのインピーダン
ス値を、出力のフィードバックではなく、信号により変
化させても良い。これは、スイッチング電源装置１ａを
搭載する機器本体の制御回路（図示せず）、または、ス
イッチング電源装置１ａの内部の他の制御回路（図示せ
ず）から、制御回路２１の入力端子Ｓに入力される信号
により、インピーダンス値を調整するものである。

【００６４】なお、上述のインピーダンス値の変化は、
一定の数値範囲において摺動的に変わる場合と、特定の
複数の数値のいずれかに切り換わる場合の双方を含むも
のである。

【００６５】このように、副制御回路３ａにおいては、
スイッチング電源装置１ａの出力に応じて、または、信
号により、ＦＥＴＱ２のゲート−ソース間のインピーダ
ンス値を変化させることにより、微分回路のＣＲ時定数
を調整し、ＦＥＴＱ２のゲートに印加されるゲート−ソ
ース間電圧Ｖｇｓの値を変化させ、ＦＥＴＱ２のオン期
間を決定し、出力に応じた最適なタイミングで、ＦＥＴ
Ｑ２をターンオフさせることができる。

【００６６】また、本発明にかかるスイッチング電源装
置の副制御回路を構成する第１または第２のインピーダ
ンス回路は、上述のものに限らず、例えば、図８乃至図
１１に示すものを用いてもよい。なお、図８乃至図１１
の各図は、要部のみ示したものであり、図２に示したも
のと同一もしくは相当する部分には同一の符号を付し、
その説明は省略する。

【００６７】このうち、図８に示すインピーダンス回路
は、互いに直列に接続された抵抗Ｒ３およびダイオード
Ｄ３、ならびに、これらと並列に接続された抵抗Ｒ４か
らなるものである。

【００６８】また、図９に示すインピーダンス回路は、
互いに直列に接続された抵抗Ｒ３、Ｒ４および抵抗Ｒ３
に並列に接続されたダイオードＤ３からなるものであ
る。

【００６９】また、図１０に示すインピーダンス回路
は、互いに直列に接続された抵抗Ｒ３およびダイオード
Ｄ３、ならびに、互いに直列に接続された抵抗Ｒ４およ
びダイオードＤ４からなるものである。ここで、ダイオ
ードＤ３、Ｄ４は互いに逆向きに配置される。

【００７０】また、図１１に示すインピーダンス回路
は、互いに直列に接続された抵抗Ｒ３およびツェナダイ
オードＺＤからなるものである。

【００７１】そして、図８乃至図１１に示す各インピー
ダンス回路においては、電流の流れる方向が、ダイオー
ドの順方向である場合と、その逆の方向である場合と
で、抵抗が異なり、インピーダンス値が変化する。

【００７２】このように、上述の各インピーダンス回路
においては、電流方向により、インピーダンス値を変化
させることが可能であるため、例えば、トランスＴの第
２の駆動巻線Ｎ４に発生する正電圧および負電圧、また
は、ＦＥＴＱ２のオンオフ比に応じて、最適なインピー
ダンス値を設定することができる。さらに、ＦＥＴＱ１
のオンオフ比の変動に対して、ＦＥＴＱ２のオン期間の
変動が最小となるよう、インピーダンス値を設定するこ
ともできる。

【００７３】なお、特に、第２のインピーダンス回路と
しては、図８乃至図１１に示したものに対し、図２に示
すコンデンサＣ１またはビーズ４のどちらか一方、もし
くは、その双方を付加、または入れ替えたものを用いて
もよい。

【００７４】次に、本発明の第２の実施例にかかるスイ
ッチング電源装置の構成を図１２を用いて説明する。な
お、同図において、図２と同一もしくは相当する部分に
は同一の符号を付し、その説明は省略する。

【００７５】図１２において、１１は、一般にフォワー
ドコンバータと呼ばれるスイッチング電源装置であり、
特に、トランスの２次側に設けられた二つの副スイッチ
ング素子を用いて整流を行う、いわゆる同期整流方式を
採用したものである。スイッチング電源装置１１におい
ては、主スイッチング素子がオンとオフとを交互に繰り
返し、オンのときに負荷に電力を供給する。

【００７６】スイッチング電源装置１１は、トランスＴ
１、主スイッチング素子としてのＦＥＴＱ１１、副スイ
ッチング素子としてのＦＥＴＱ２１およびＦＥＴＱ２
２、ＦＥＴＱ１１のオンオフ動作を制御する主制御回路
２、ＦＥＴＱ２１のソース−ドレイン間に接続されるダ
イオードＤ１１、ＦＥＴＱ２２のソース−ドレイン間に
接続されるダイオードＤ１２、ＦＥＴＱ２１のオンオフ
動作を制御する第１の副制御回路３１、ならびに、ＦＥ
ＴＱ２２のオンオフ動作を制御する第２の副制御回路３
２を備える。また、Ｌ１は平滑回路としてのインダク
タ、Ｃ２０は同じく平滑回路としてのコンデンサであ
る。

【００７７】このうち、トランスＴ１は、１次巻線Ｎ
１、２次巻線Ｎ２、主スイッチング素子駆動巻線（以
下、第１の駆動巻線）Ｎ３、副スイッチング素子駆動巻
線（以下、第２の駆動巻線）Ｎ４１、および、副スイッ
チング素子駆動巻線（以下、第３の駆動巻線）Ｎ４２を
有する。また、ＦＥＴＱ１１、トランスＴ１の１次巻線
Ｎ１および直流電源Ｅが直列に接続される。また、ＦＥ
ＴＱ１１のゲートは、主制御回路２を介して、第１の駆
動巻線Ｎ３の一端に接続される。なお、直流電源Ｅは、
交流入力を整流平滑したものでもよい。

【００７８】また、ＦＥＴＱ２１のゲートおよびソース
は、第１の副制御回路３１を介して第２の駆動巻線Ｎ４
１に接続され、ＦＥＴＱ２２のゲートおよびソースは、
第２の副制御回路３２を介して第２の駆動巻線Ｎ４２に
接続される。

【００７９】また、第１の副制御回路３１は、第１のイ
ンピーダンス回路としての抵抗Ｒ１１、第２のインピー
ダンス回路としての抵抗Ｒ２１およびビーズ４１、なら
びに、第１のコンデンサとしてのコンデンサＣ２１から
なる微分回路と、第２のコンデンサとしてのコンデンサ
Ｃ３１とを備えてなる。

【００８０】また、第２の副制御回路３２は、第１のイ
ンピーダンス回路としての抵抗Ｒ１２、第２のインピー
ダンス回路としての抵抗Ｒ２２およびビーズ４２、なら
びに、第１のコンデンサとしてのコンデンサＣ２２から
なる微分回路と、第２のコンデンサとしてのコンデンサ
Ｃ３２とを備えてなる。

【００８１】次に、このように構成されるスイッチング
電源装置１１の動作を説明する。

【００８２】まず、ＦＥＴＱ１１のターンオンに伴い、
トランスＴ１の第２の駆動巻線Ｎ４１に、２次巻線Ｎ２
に発生する電圧に対して同極性の電圧Ｖｂ１が発生す
る。この電圧Ｖｂ１が、第１の副制御回路３１の抵抗Ｒ
１１の両端間に印加され、抵抗Ｒ１１の両端間電圧、す
なわちＦＥＴＱ２１のゲート−ソース間電圧Ｖｇｓ１が
上昇し、ＦＥＴＱ２１の閾値電圧を越えると、ＦＥＴＱ
２１がターンオンする。その後、ＣＲ時定数により、電
圧Ｖｇｓ１が減衰し、閾値電圧に達すると、ＦＥＴＱ２
１がターンオフする。

【００８３】そして、ＦＥＴＱ２１がオフした後、ＦＥ
ＴＱ１１がターンオフし、第３の駆動巻線Ｎ４２に発生
した電圧Ｖｂ２が、抵抗Ｒ１２の両端間に印加され、抵
抗Ｒ１２の両端間電圧、すなわちＦＥＴＱ２２のゲート
−ソース間電圧Ｖｇｓ２が、ＦＥＴＱ２２の閾値電圧を
越えると、ＦＥＴＱ２２がターンオンする。その後、Ｃ
Ｒ時定数により、電圧Ｖｇｓ２が減衰し、ＦＥＴＱ２２
の閾値電圧に達すると、ＦＥＴＱ２２がターンオフす
る。次に、ＦＥＴＱ１１がターンオンし、前述の動作が
繰り返される。

【００８４】ここで、ＦＥＴＱ２１として、オン時の電
圧降下が、ダイオードＤ１１の導通時の順方向の電圧降
下より小さい素子を用い、ＦＥＴＱ２１を整流ダイオー
ドＤ１１とほぼ同期して動作させることにより、ＦＥＴ
Ｑ２１のオン時には、ダイオードＤ１１には電流がほと
んど流れなくなる。このとき、ＦＥＴＱ２１は整流素子
として動作する。これにより、導通損失の大幅な低減、
素子の発熱防止、電力変換効率の向上を実現することが
できる。

【００８５】また、ＦＥＴＱ２２についても同様に、オ
ン時の電圧降下が、ダイオードＤ１２の導通時の順方向
の電圧降下より小さい素子を用い、整流ダイオードＤ１
２とほぼ同期して動作させることにより、導通損失の大
幅な低減、素子の発熱防止、電力変換効率の向上を実現
することができる。

【００８６】さらに、上記の効果に加えて、本実施例に
かかるスイッチング電源装置においては、二つの副スイ
ッチング素子制御回路により、第１の実施例と同様の効
果が得られるものであり、詳細な説明は省略する。

【００８７】なお、二つの副スイッチング素子制御回路
としては、それぞれ、図１２に示すものの他に、図７に
示す回路を用いてもよい。また、二つの副スイッチング
素子制御回路を構成するインピーダンス回路としては、
それぞれ、図８乃至図１１のいずれかに示すものを用い
てもよい。

【００８８】

【発明の効果】本発明にかかるスイッチング電源装置に
よれば、副スイッチング素子が、副スイッチング素子駆
動巻線に発生する電圧により駆動するため、ＩＣ、もし
くは、パルストランスまたはフォトカプラ等の光電素子
を用いる必要がなく、部品点数の削減、小型軽量化およ
び製造コストの低減が実現される。

【００８９】また、第２のインピーダンス回路により、
副スイッチング素子駆動巻線に発生する電圧が、第２の
インピーダンス回路に急激に印加されることが抑制さ
れ、主スイッチング素子のターンオフに対して、副スイ
ッチング素子のターンオンが遅延し、主スイッチング素
子および副スイッチング素子の双方がオフとなるデッド
タイムが設けられる。

【００９０】また、第２のインピーダンス回路を構成す
る素子の抵抗値またはインピーダンス値の選択により、
副スイッチング素子のオン期間およびデッドタイムの長
さを調整することができる。

【００９１】また、第１のインピーダンス回路を構成す
る素子の抵抗値またはインピーダンス値の選択、およ
び、第２のコンデンサの容量の選択により、副スイッチ
ング素子のゲート−ソース間電圧を増減させ、副スイッ
チング素子のオン期間を調整することにより、副スイッ
チング素子のターンオフのタイミングを調整し、主スイ
ッチング素子および副スイッチング素子の双方がオフと
なるデッドタイムを設け、さらに、このデッドタイムの
長さを調整することができる。

【００９２】また、主スイッチング素子および副スイッ
チング素子が、デッドタイムを挟んで、互いに反転した
オンオフ動作を行うため、双方が同時にオンすることに
よる損失の発生および素子の破壊の恐れがない。

【００９３】また、第２のインピーダンス回路により、
副スイッチング素子のゲート−ソース間のサージ電圧の
発生が抑制される。

【００９４】また、第２のインピーダンス回路を構成す
るビーズまたはインダクタにより、副スイッチング素子
のゲート−ソース間のサージ電流が低減される。

【００９５】また、第１のコンデンサにより、直流電流
がカットされ、副スイッチング素子の駆動損失が低減さ
れる。

【００９６】また、第２のコンデンサの容量を副スイッ
チング素子の寄生容量より大きく設定し、第２のコンデ
ンサの容量を支配的なものとすることで、容量のばらつ
きを抑制し、信頼性を向上させることができる。

【００９７】また、第１のインピーダンス回路のインピ
ーダンス値が、スイッチング電源装置の出力に応じて変
化、または切り換わるため、副スイッチング素子のゲー
ト−ソース間のインピーダンス値が変化する。これによ
り、副スイッチング素子のオン期間を、スイッチング電
源装置の出力に応じた最適なものに調整することができ
る。

【００９８】また、第１または第２のインピーダンス回
路のインピーダンス値が、当該回路を流れる電流の方向
により変化するため、副スイッチング素子駆動巻線に発
生する正電圧および負電圧、または、副スイッチング素
子のオンオフ比に応じて、最適なインピーダンス値を設
定することができ、さらに、主スイッチング素子のオン
オフ比の変動に対して、副スイッチング素子のオン期間
の変動が最小となるインピーダンス値を設定することが
できる。

【図面の簡単な説明】

【図１】本発明にかかるスイッチング電源装置の基本構
成を示す回路図である。

【図２】本発明の第１の実施例にかかるスイッチング電
源装置を示す回路図である。

【図３】図２のスイッチング電源装置の各部の電圧波形
図である。

【図４】図２のスイッチング電源装置を構成する副スイ
ッチング素子のゲート−ソース間の電圧波形図である。

【図５】図２のスイッチング電源装置を構成する他の副
スイッチング素子のゲート−ソース間の電圧波形図であ
る。

【図６】図２のスイッチング電源装置を構成する副スイ
ッチング素子のゲート−ソース間のサージ電圧を含む電
圧波形図である。

【図７】図２のスイッチング電源装置の変形例を示す回
路図である。

【図８】図２のスイッチング電源装置の他の変形例を示
す回路図である。

【図９】図２のスイッチング電源装置のさらに他の変形
例を示す回路図である。

【図１０】図２のスイッチング電源装置のさらに他の変
形例を示す回路図である。

【図１１】図２のスイッチング電源装置のさらに他の変
形例を示す回路図である。

【図１２】本発明の第２の実施例にかかるスイッチング
電源装置を示す回路図である。

【図１３】従来のスイッチング電源装置を示す回路図で
ある。

【図１４】従来の他のスイッチング電源装置を示す回路
図である。

【符号の説明】

１、１ａ、１１…スイッチング電源装置２…主スイッチング素子制御回路３、３ａ、３１、３２…副スイッチング素子制御回路４、４１、４２…ビーズＥ…直流電源Ｑ１、Ｑ１１…ＦＥＴ（主スイッチング素子）Ｑ２、Ｑ２１、Ｑ２２…ＦＥＴ（副スイッチング素子）Ｒ１、Ｒ１１、Ｒ１２…第１の抵抗Ｒ２、Ｒ２１、Ｒ２２…第２の抵抗Ｃ１、Ｃ２１、Ｃ２２…第１のコンデンサＣ２、Ｃ３１、Ｃ３２…第２のコンデンサＴ、Ｔ１…トランスＮ１…１次巻線Ｎ２…２次巻線Ｎ３…主スイッチング素子駆動巻線Ｎ４、Ｎ４１、Ｎ４２…副スイッチング素子駆動巻線

Claims

(57)【特許請求の範囲】

【請求項１】直流電源と、１次巻線を有するトランス
と、前記１次巻線に直列に接続される主スイッチング素
子と、該主スイッチング素子のオンオフ動作に同期し
て、または、反転してオンオフ動作を行う副スイッチン
グ素子と、前記トランスに設けられて前記副スイッチン
グ素子をターンオンさせる電圧を発生する副スイッチン
グ素子駆動巻線を備え、直流出力が得られるスイッチン
グ電源装置において、第１の抵抗を含む第１のインピーダンス回路と第１のコ
ンデンサとが互いに直列に接続されてなるとともに前記
副スイッチング素子のターンオンのタイミングおよびオ
ン期間を規定する微分回路が、前記副スイッチング素子
駆動巻線と前記副スイッチング素子の制御端子の間に接
続されてなり、前記副スイッチング素子は、前記副スイッチング素子駆
動巻線に電圧が発生することによって前記第１のインピ
ーダンス回路の両端に発生する電圧が前記副スイッチン
グ素子の制御端子の閾値を超えることによってターンオ
ンし、その後前記第１のインピーダンス回路の抵抗値と
前記第１のコンデンサの容量値で規定される時定数で減
衰した前記第１のインピーダンス回路の両端に発生する
電圧が前記副スイッチング素子の制御端子の閾値に達す
ることによってターンオフすることを特徴とするスイッ
チング電源装置。
【請求項２】前記副スイッチング素子がトランジスタ
からなり、該トランジスタのゲートが、前記第１のコン
デンサを介して、前記副スイッチング素子駆動巻線の一
端に接続され、ソースが、前記副スイッチング素子駆動
巻線の他端に接続され、前記トランジスタのゲート−ソ
ース間に、前記第１のインピーダンス回路が接続された
ことを特徴とする請求項１に記載のスイッチング電源装
置。
【請求項３】前記微分回路が、前記第１のコンデンサ
に直列に接続された第２のインピーダンス回路を備える
ことを特徴とする請求項１または２に記載のスイッチン
グ電源装置。
【請求項４】前記第２のインピーダンス回路が、第２
の抵抗、ビーズまたはインダクタのいずれかを備えるこ
とを特徴とする請求項３に記載のスイッチング電源装
置。
【請求項５】前記第１または第２のインピーダンス回
路のいずれか一方、もしくは双方のインピーダンス値
が、当該インピーダンス回路を流れる電流の方向により
変化することを特徴とする請求項１乃至４のいずれかに
記載のスイッチング電源装置。
【請求項６】前記第１のインピーダンス回路に対して
並列に、第２のコンデンサが接続されたことを特徴とす
る請求項１乃至５のいずれかに記載のスイッチング電源
装置。
【請求項７】前記第１のインピーダンス回路のインピ
ーダンス値が、前記直流出力に応じて、または、前記第
１のインピーダンス回路の外部からの信号により、変化
することを特徴とする請求項１乃至６のいずれかに記載
のスイッチング電源装置。