JP2016192857A - 同期整流回路 - Google Patents

Abstract

【課題】より高効率の同期整流回路を低コストで提供する。
【解決手段】本発明の同期整流回路２０は、第１微分回路２１と、第２微分回路２２と、第１トランジスタＴＲ１のコレクタと第３コンデンサＣ３との接続点にアノードが接続され、二次側グランドＧＮＤ２にカソードが接続されている第１ダイオードＤ１、第１トランジスタＴＲ１のエミッタと二次側グランドＧＮＤ２との間に接続されている第３抵抗Ｒ３を含む第１スナバ回路２３と、第２トランジスタＴＲ２のコレクタと第４コンデンサＣ４との接続点にアノードが接続され、二次側グランドＧＮＤ２にカソードが接続されている第２ダイオードＤ２を含み、第１トランジスタＴＲ１のエミッタと第３抵抗Ｒ３との接続点に第２トランジスタＴＲ２のエミッタが接続されている第２スナバ回路２４と、を備える。
【選択図】図１

Description

本発明は、スイッチング電源の同期整流回路に関する。

ＤＣ−ＤＣスイッチング電源或いはＡＣ−ＤＣスイッチング電源等において交流電圧を直流電圧に変換する整流回路の一例として同期整流回路が公知である。この同期整流回路においては、交互にＯＮ／ＯＦＦするように制御されるスイッチのスイッチング時に発生するサージ電圧が問題となる。このようなサージ電圧を低減する技術としてスナバ回路が広く知られており、スナバ回路を備える同期整流回路が公知である（例えば特許文献１を参照）。

特開２０１３−９３９８０号公報

上記従来技術の同期整流回路は、集積回路で構成された制御駆動部によってスナバ回路の逆阻止形半導体スイッチを制御する構成であるため、大幅なコスト増が生ずる虞がある。

また近年は、より高効率のスイッチング電源が求められるようになりつつあるため、より高い周波数でスイッチングを行う必要性が高まりつつある。そしてスイッチング時に発生するサージ電圧は、そのスイッチングの周波数が高くなるに従って電圧の傾きが急峻になる。そのため同期整流回路において、より高い周波数でスイッチングを行うには、より高耐圧のスイッチを選定する必要が生ずることとなる。そして一般に高耐圧のスイッチは、高価である場合が多く、それによって同期整流回路の大幅なコスト増を招来する虞がある。

このような状況に鑑み本発明はなされたものであり、その目的は、より高効率の同期整流回路を低コストで提供することにある。

本発明は、第１スイッチをスイッチングする制御信号が一端側に入力される第１コンデンサと、前記第１コンデンサの他端側とグランドとの間に接続されている第１抵抗と、を含む第１微分回路と、前記第１スイッチに対して交互にＯＮ／ＯＦＦするように第２スイッチをスイッチングする制御信号が一端側に入力される第２コンデンサと、前記第２コンデンサの他端側と前記グランドとの間に接続されている第２抵抗と、を含む第２微分回路と、前記第１コンデンサと前記第１抵抗との接続点にベースが接続されている第１トランジスタと、前記第１スイッチの一端側と前記第１トランジスタのコレクタとの間に接続されている第３コンデンサと、前記第１トランジスタのコレクタと前記第３コンデンサとの接続点にアノードが接続され、前記グランドにカソードが接続されている第１ダイオードと、前記第１トランジスタのエミッタと前記グランドとの間に接続されている第３抵抗と、を含む第１スナバ回路と、前記第２コンデンサと前記第２抵抗との接続点にベースが接続されている第２トランジスタと、前記第２スイッチの一端側と前記第２トランジスタのコレクタとの間に接続されている第４コンデンサと、前記第２トランジスタのコレクタと前記第４コンデンサとの接続点にアノードが接続され、前記グランドにカソードが接続されている第２ダイオードと、を含み、前記第１トランジスタのエミッタと前記第３抵抗との接続点に前記第２トランジスタのエミッタが接続されている第２スナバ回路と、を備える同期整流回路である。

本発明において第１微分回路は、微分回路として動作した後、第２スナバ回路の第４コンデンサの電荷をグランドへ放電するための第２ダイオードを利用して、第１コンデンサの電荷がグランドへ放電される。より具体的には第１コンデンサの電荷は、上記のタイミングで、第１トランジスタのベース→エミッタ→第２トランジスタのエミッタ→コレクタ→第２ダイオードという経路でグランドへ放電される。そのため本発明に係る同期整流回路は、第１微分回路の第１コンデンサの電荷をグランドへ放電するための回路（例えばダイオード）を別個に設ける必要がない。

また本発明において第２微分回路は、微分回路として動作した後、第１スナバ回路の第３コンデンサの電荷をグランドへ放電するための第１ダイオードを利用して、第２コンデンサの電荷がグランドへ放電される。より具体的には第２コンデンサの電荷は、上記のタイミングで、第２トランジスタのベース→エミッタ→第１トランジスタのエミッタ→コレクタ→第１ダイオードという経路でグランドへ放電される。そのため本発明に係る同期整流回路は、第２微分回路の第２コンデンサの電荷をグランドへ放電するための回路（例えばダイオード）を別個に設ける必要がない。

このように本発明は、第１微分回路の第１コンデンサの電荷をグランドへ放電するための回路、第２微分回路の第２コンデンサの電荷をグランドへ放電するための回路を別個に設ける必要がない。それによって同期整流回路のコストを低減することができる。

また本発明は、第１微分回路の第１コンデンサの電荷をグランドへ放電するための回路、第２微分回路の第２コンデンサの電荷をグランドへ放電するための回路を別個に設ける必要がないので、第１微分回路及び第２微分回路の時定数の調整において、時定数に対する放電回路の回路素子特性の影響を考慮する必要がない。それによって第１微分回路及び第２微分回路の時定数をより高精度に調整することが可能になるので、より的確なタイミングと幅でサージ電圧を低減することが可能になり、より高効率の（より高い周波数で動作する）同期整流回路を構成することができる。

さらに本発明において第１スナバ回路と第２スナバ回路は、上述したように第１微分回路の第１コンデンサ及び第２微分回路の第２コンデンサの電荷をグランドへ放電するために、ＣＲスナバ回路を構成する第３抵抗を共用している。第１スナバ回路と第２スナバ回路は、同時に動作することがないので、ＣＲスナバ回路を構成する抵抗を共用しても第１スナバ回路及び第２スナバ回路は、何ら問題なく正常に動作する。このようにＣＲスナバ回路を構成する第３抵抗を第１スナバ回路と第２スナバ回路とで共用することによって、部品点数を削減することができるので、同期整流回路のコストをさらに低減することができる。

さらに本発明は、第１微分回路及び第２微分回路の時定数をより高精度に調整することが可能になることによって、より的確なタイミングと幅でサージ電圧を低減することが可能になる。それによって第１スイッチ及び第２スイッチとして、より耐圧の低いスイッチを採用することが可能になるので、同期整流回路のコストをさらに低減することができる。

これにより本発明によれば、より高効率の同期整流回路を低コストで提供することができるという作用効果が得られる。

本発明によれば、より高効率の同期整流回路を低コストで提供することができる。

フルブリッジ方式の絶縁型ＤＣ−ＤＣコンバータの回路図。 同期整流回路の動作を図示したタイミングチャート。 第１微分回路の第１コンデンサの放電経路を図示した同期整流回路の要部回路図。 第２微分回路の第２コンデンサの放電経路を図示した同期整流回路の要部回路図。

以下、本発明の実施の形態について図面を参照しながら説明する。
尚、本発明は、以下説明する実施例に特に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変形が可能であることは言うまでもない。

図１は、フルブリッジ方式の絶縁型ＤＣ−ＤＣコンバータの回路図である。

フルブリッジ方式の絶縁型ＤＣ−ＤＣコンバータは、インバータ回路１０、同期整流回路２０、絶縁トランスＴ、一次側ドライバ３１、二次側ドライバ３２、アイソレータ３３及び制御部３４を備える。

インバータ回路１０は、公知のフルブリッジインバータ回路であり、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、コイルＬ１、コンデンサＣ１１を含む。

電界効果トランジスタＱ１１〜Ｑ１４は、半導体スイッチング素子であり、各ゲートが一次側ドライバ３１に接続されている。電界効果トランジスタＱ１１のドレインは、電界効果トランジスタＱ１２のドレインに接続されている。電界効果トランジスタＱ１１のソースは、電界効果トランジスタＱ１３のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き終わり端に接続されている。電界効果トランジスタＱ１２のソースは、電界効果トランジスタＱ１４のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き始め端に接続されている。電界効果トランジスタＱ１３のソース及び電界効果トランジスタＱ１４のソースは、一次側グランドＧＮＤ１に接続されている。コイルＬ１は、一端側が入力Ｖｉｎに接続されており、電界効果トランジスタＱ１１のドレインと電界効果トランジスタＱ１２のドレインとの接続点に他端側が接続されている。コンデンサＣ１１は、一端側がコイルＬ１の他端側に接続されており、他端側が一次側グランドＧＮＤ１に接続されている。

電界効果トランジスタＱ１１〜Ｑ１４は、一次側ドライバ３１が出力するゲート信号によって同時にＯＮ／ＯＦＦされ、電界効果トランジスタＱ１１、Ｑ１４に対して電界効果トランジスタＱ１２、Ｑ１３が逆位相となるようにＯＮ／ＯＦＦされる。一次側ドライバ３１は、公知のマイコン制御回路である制御部３４によって制御される。インバータ回路１０で発生した交流電流は、絶縁トランスＴを介して同期整流回路２０へ流れる。

本発明に係る同期整流回路２０は、第１スイッチＱ１、第２スイッチＱ２、コイルＬ２、コンデンサＣ２１、第１微分回路２１、第２微分回路２２、第１スナバ回路２３、第２スナバ回路２４を含む。

第１スイッチＱ１及び第２スイッチＱ２は、半導体スイッチング素子であり、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ１は、絶縁トランスＴの二次側コイルＬ２１の巻き始め端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第２スイッチＱ２は、絶縁トランスＴの二次側コイルＬ２２の巻き終わり端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第１スイッチＱ１のゲート及び第２スイッチＱ２のゲートは、二次側ドライバ３２に接続されている。コイルＬ２は、絶縁トランスＴの二次側コイルＬ２１とＬ２２の接続点（センタータップ）に一端側が接続されており、他端側が出力Ｖｏｕｔに接続されている。コンデンサＣ２１は、出力Ｖｏｕｔと二次側グランドＧＮＤ２との間に接続されている。

第１スイッチＱ１及び第２スイッチＱ２は、二次側ドライバ３２が出力するゲート信号によってＯＮ／ＯＦＦ制御される。より具体的には第１スイッチＱ１と第２スイッチＱ２は、交互にＯＮ／ＯＦＦするように制御される。また第１スイッチＱ１と第２スイッチＱ２は、同時にＯＦＦになる状態が生じないように制御される。二次側ドライバ３２は、アイソレータ３３を介して制御部３４に接続されており、制御部３４によって制御される。アイソレータ３３は、一次側に設けられた制御部３４と二次側に設けられた二次側ドライバ３２との接続を直流的に絶縁する。

第１微分回路２１は、第１コンデンサＣ１、第１抵抗Ｒ１を含む。第１コンデンサＣ１は、第１スイッチＱ１をスイッチングする制御信号（二次側ドライバ３２が出力するゲート信号）が一端側に入力される。第１抵抗Ｒ１は、第１コンデンサＣ１の他端側と二次側グランドＧＮＤ２との間に接続されている。

第２微分回路２２は、第２コンデンサＣ２、第２抵抗Ｒ２を含む。第２コンデンサＣ２は、第２スイッチＱ２をスイッチングする制御信号（二次側ドライバ３２が出力するゲート信号）が一端側に入力される。第２抵抗Ｒ２は、第２コンデンサＣ２の他端側と二次側グランドＧＮＤ２との間に接続されている。

第１スナバ回路２３は、第１トランジスタＴＲ１、第３コンデンサＣ３、第１ダイオードＤ１、第３抵抗Ｒ３を含む。第１トランジスタＴＲ１は、ＰＮＰ型バイポーラトランジスタであり、第１微分回路２１の第１コンデンサＣ１と第１抵抗Ｒ１との接続点にベースが接続されている。第３コンデンサＣ３は、第１スイッチＱ１の一端側（第１スイッチＱ１のドレイン）と第１トランジスタＴＲ１のコレクタとの間に接続されている。第１ダイオードＤ１は、第１トランジスタＴＲ１のコレクタと第３コンデンサＣ３との接続点にアノードが接続され、二次側グランドＧＮＤ２にカソードが接続されている。第３抵抗Ｒ３は、第１トランジスタＴＲ１のエミッタと二次側グランドＧＮＤ２との間に接続されている。

第２スナバ回路２４は、第２トランジスタＴＲ２、第４コンデンサＣ４、第２ダイオードＤ２を含む。第２トランジスタＴＲ２は、ＰＮＰ型バイポーラトランジスタであり、第２微分回路２２の第２コンデンサＣ２と第２抵抗Ｒ２との接続点にベースが接続されている。第４コンデンサＣ４は、第２スイッチＱ２の一端側（第２スイッチＱ２のドレイン）と第２トランジスタＴＲ２のコレクタとの間に接続されている。第２ダイオードＤ２は、第２トランジスタＴＲ２のコレクタと第４コンデンサＣ４との接続点にアノードが接続され、二次側グランドＧＮＤ２にカソードが接続されている。第２トランジスタＴＲ２のエミッタは、第１トランジスタＴＲ１のエミッタと第３抵抗Ｒ３との接続点に接続されている。

図２は、同期整流回路２０の動作を図示したタイミングチャートである。

第１微分回路２１は、第１スイッチＱ１をスイッチングする制御信号（第１スイッチＱ１のゲート−ソース間電圧Ｑ１＿Ｖｇｓ）を微分して第１スナバ回路２３へ出力する。そして第１スイッチＱ１のサージ電圧は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わって電圧（第１スイッチＱ１のドレイン−ソース間電圧Ｑ１＿Ｖｄｓ）が立ち上がるタイミングで発生する（タイミングＴ１）。第１微分回路２１からは、この第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでパルス信号（第１トランジスタＴＲ１のベース−エミッタ間電圧ＴＲ１＿Ｖｂｅ）が出力される（タイミングＴ１）。このパルス信号の幅とタイミングは、第１コンデンサＣ１と第１抵抗Ｒ１の定数によって調整することができる。

第１スナバ回路２３は、第１微分回路２１から出力されるパルス信号で第１トランジスタＴＲ１がＯＮする。つまり第１トランジスタＴＲ１は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでＯＮし（タイミングＴ１）、そのＯＮ時間及びＯＮタイミングは、第１微分回路２１から出力されるパルス信号の幅とタイミングによって規定される。そして第１スナバ回路２３は、第１トランジスタＴＲ１がＯＮしている間、第３コンデンサＣ３と第３抵抗Ｒ３とが直列に接続される。つまり第１スナバ回路２３は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでＣＲスナバ回路が構成され（タイミングＴ１）、それによって第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングで発生するサージ電圧を低減する（第１トランジスタＴＲ１のコレクタ−エミッタ間電圧ＴＲ１＿Ｖｃｅ）。そして第１スナバ回路２３の第３コンデンサＣ３の電荷は、第１ダイオードＤ１を通じて二次側グランドＧＮＤ２へ放電される。

第２微分回路２２は、第２スイッチＱ２をスイッチングする制御信号（第２スイッチＱ２のゲート−ソース間電圧Ｑ２＿Ｖｇｓ）を微分して第２スナバ回路２４へ出力する。そして第２スイッチＱ２のサージ電圧は、第２スイッチＱ２がＯＮからＯＦＦへ切り替わって電圧（第２スイッチＱ２のドレイン−ソース間電圧Ｑ２＿Ｖｄｓ）が立ち上がるタイミングで発生する（タイミングＴ３）。第２微分回路２２からは、この第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングでパルス信号（第２トランジスタＴＲ２のベース−エミッタ間電圧ＴＲ２＿Ｖｂｅ）が出力される（タイミングＴ３）。このパルス信号の幅とタイミングは、第２コンデンサＣ２と第２抵抗Ｒ２の定数によって調整することができる。

第２スナバ回路２４は、第２微分回路２２から出力されるパルス信号で第２トランジスタＴＲ２がＯＮする。つまり第２トランジスタＴＲ２は、第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングでＯＮし（タイミングＴ３）、そのＯＮ時間及びＯＮタイミングは、第２微分回路２２から出力されるパルス信号の幅とタイミングによって規定される。そして第２スナバ回路２４は、第２トランジスタＴＲ２がＯＮしている間、第４コンデンサＣ４と第３抵抗Ｒ３とが直列に接続される。つまり第２スナバ回路２４は、第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングでＣＲスナバ回路が構成され（タイミングＴ３）、それによって第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングで発生するサージ電圧を低減する（第２トランジスタＴＲ２のコレクタ−エミッタ間電圧ＴＲ２＿Ｖｃｅ）。そして第２スナバ回路２４の第４コンデンサＣ４の電荷は、第２ダイオードＤ２を通じて二次側グランドＧＮＤ２へ放電される。

図３は、同期整流回路２０の要部を図示した回路図であり、第１微分回路２１の第１コンデンサＣ１の放電経路Ａを図示したものである。

第１微分回路２１は、第１スイッチＱ１がＯＦＦからＯＮへ切り替わった（タイミングＴ２）後、第２スイッチＱ２がＯＮからＯＦＦへ切り替わる（タイミングＴ３）までの間に、第２スナバ回路２４の第４コンデンサＣ４の電荷を二次側グランドＧＮＤ２へ放電するための第２ダイオードＤ２を利用して、第１コンデンサＣ１の電荷が二次側グランドＧＮＤ２へ放電される。より具体的には第１コンデンサＣ１の電荷は、上記のタイミングで、第１トランジスタＴＲ１のベース→エミッタ→第２トランジスタＴＲ２のエミッタ→コレクタ→第２ダイオードＤ２という経路で二次側グランドＧＮＤ２へ放電される（放電経路Ａ）。そのため本発明に係る同期整流回路２０は、第１微分回路２１の第１コンデンサＣ１の電荷を二次側グランドＧＮＤ２へ放電するための回路（例えばダイオード）を別個に設ける必要がない。

図４は、同期整流回路２０の要部を図示した回路図であり、第２微分回路２２の第２コンデンサＣ２の放電経路Ｂを図示したものである。

第２微分回路２２は、第２スイッチＱ２がＯＦＦからＯＮへ切り替わった（タイミングＴ４）後、第１スイッチＱ１がＯＮからＯＦＦへ切り替わる（タイミングＴ１）までの間に、第１スナバ回路２３の第３コンデンサＣ３の電荷を二次側グランドＧＮＤ２へ放電するための第１ダイオードＤ１を利用して、第２コンデンサＣ２の電荷が二次側グランドＧＮＤ２へ放電される。より具体的には第２コンデンサＣ２の電荷は、上記のタイミングで、第２トランジスタＴＲ２のベース→エミッタ→第１トランジスタＴＲ１のエミッタ→コレクタ→第１ダイオードＤ１という経路で二次側グランドＧＮＤ２へ放電される（放電経路Ｂ）。そのため本発明に係る同期整流回路２０は、第２微分回路２２の第２コンデンサＣ２の電荷を二次側グランドＧＮＤ２へ放電するための回路（例えばダイオード）を別個に設ける必要がない。

以上説明したように、本発明に係る同期整流回路２０は、第１微分回路２１の第１コンデンサＣ１の電荷を二次側グランドＧＮＤ２へ放電するための回路、第２微分回路２２の第２コンデンサＣ２の電荷を二次側グランドＧＮＤ２へ放電するための回路を別個に設ける必要がない。したがって本発明によれば、同期整流回路２０のコストを低減することができる。

また本発明に係る同期整流回路２０は、第１微分回路２１及び第２微分回路２２の時定数の調整において、時定数に対する放電回路の回路素子特性の影響を考慮する必要がない。したがって本発明によれば、第１微分回路２１及び第２微分回路２２の時定数をより高精度に調整することが可能になるので、より的確なタイミングと幅でサージ電圧を低減することが可能になり、より高効率の（より高い周波数で動作する）同期整流回路２０を構成することができる。

さらに本発明において第１スナバ回路２３と第２スナバ回路２４は、上述したように第１微分回路２１の第１コンデンサＣ１及び第２微分回路１１の第２コンデンサＣ２の電荷を二次側グランドＧＮＤ２へ放電するために、ＣＲスナバ回路を構成する第３抵抗Ｒ３を共用している。第１スナバ回路２３と第２スナバ回路２４は、同時に動作することがないので、ＣＲスナバ回路を構成する抵抗（第３抵抗Ｒ３）を共用しても第１スナバ回路２３及び第２スナバ回路２４は、何ら問題なく正常に動作する。このようにＣＲスナバ回路を構成する第３抵抗Ｒ３を第１スナバ回路２３と第２スナバ回路２４とで共用することによって、部品点数を削減することができるので、同期整流回路２０のコストをさらに低減することができる。

さらに本発明に係る同期整流回路２０は、第１微分回路２１及び第２微分回路２２の時定数をより高精度に調整することが可能になることによって、より的確なタイミングと幅でサージ電圧を低減することが可能になる。それによって第１スイッチＱ１及び第２スイッチＱ２として、より耐圧の低いスイッチを採用することが可能になるので、同期整流回路２０のコストをさらに低減することができる。

このようにして本発明によれば、より高効率の同期整流回路２０を低コストで提供することができる。

１０ インバータ回路
２０ 同期整流回路
２１ 第１微分回路
２２ 第２微分回路
２３ 第１スナバ回路
２４ 第２スナバ回路
Ｃ１〜Ｃ４ 第１〜第４コンデンサ
Ｄ１ 第１ダイオード
Ｄ２ 第２ダイオード
Ｑ１ 第１スイッチ
Ｑ２ 第２スイッチ
Ｒ１〜Ｒ３ 第１〜第３抵抗
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ

Claims (1)

1. 第１スイッチをスイッチングする制御信号が一端側に入力される第１コンデンサと、前記第１コンデンサの他端側とグランドとの間に接続されている第１抵抗と、を含む第１微分回路と、
   前記第１スイッチに対して交互にＯＮ／ＯＦＦするように第２スイッチをスイッチングする制御信号が一端側に入力される第２コンデンサと、前記第２コンデンサの他端側と前記グランドとの間に接続されている第２抵抗と、を含む第２微分回路と、
   前記第１コンデンサと前記第１抵抗との接続点にベースが接続されている第１トランジスタと、前記第１スイッチの一端側と前記第１トランジスタのコレクタとの間に接続されている第３コンデンサと、前記第１トランジスタのコレクタと前記第３コンデンサとの接続点にアノードが接続され、前記グランドにカソードが接続されている第１ダイオードと、前記第１トランジスタのエミッタと前記グランドとの間に接続されている第３抵抗と、を含む第１スナバ回路と、
   前記第２コンデンサと前記第２抵抗との接続点にベースが接続されている第２トランジスタと、前記第２スイッチの一端側と前記第２トランジスタのコレクタとの間に接続されている第４コンデンサと、前記第２トランジスタのコレクタと前記第４コンデンサとの接続点にアノードが接続され、前記グランドにカソードが接続されている第２ダイオードと、を含み、前記第１トランジスタのエミッタと前記第３抵抗との接続点に前記第２トランジスタのエミッタが接続されている第２スナバ回路と、を備える同期整流回路。

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