JP6621141B2 - アクティブスナバ回路 - Google Patents
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Description
本発明の第1の態様は、第1スイッチの一端側に第1コンデンサを介してコレクタが接続されている第1トランジスタと、前記第1トランジスタのエミッタとグランドとの間に接続されている第1抵抗と、前記第1トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第1ダイオードと、を含む第1スナバ回路と、前記第1スイッチをスイッチングする制御端子と前記第1トランジスタのベースとの間に接続されている第2コンデンサと、前記第1トランジスタのベースと前記グランドとの間に接続されている第2抵抗と、を含む第1トランジスタ制御回路と、を備えるアクティブスナバ回路である。
本発明の第2の態様は、前述した本発明の第1の態様において、前記第2抵抗は、前記第1トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路である。
本発明の第3の態様は、前述した本発明の第1又は2の態様において、前記第2抵抗は、前記第1スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路である。
本発明の第4の態様は、前述した本発明の第1〜3のいずれか1項の態様において、前記第1スイッチに対して交互にON/OFFする第2スイッチの一端側に第3コンデンサを介してコレクタが接続されている第2トランジスタと、前記第2トランジスタのエミッタとグランドとの間に接続されている第3抵抗と、前記第2トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第2ダイオードと、を含む第2スナバ回路と、前記第2スイッチをスイッチングする制御端子と前記第2トランジスタのベースとの間に接続されている第4コンデンサと、前記第2トランジスタのベースと前記グランドとの間に接続されている第4抵抗と、を含む第2トランジスタ制御回路と、を備えるアクティブスナバ回路である。
本発明の第5の態様は、前述した本発明の第4の態様において、前記第4抵抗は、前記第2トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路である。
本発明の第6の態様は、前述した本発明の第4又は5の態様において、前記第4抵抗は、前記第2スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路である。
図1は、フルブリッジ方式の絶縁型DC−DCコンバータ1の回路図である。
第1スイッチ保護回路24は、第1スナバ回路26、第1トランジスタ制御回路27を含む。また第2スイッチ保護回路25は、第2スナバ回路28、第2トランジスタ制御回路29を含む。
図3は、同期整流回路20の動作を図示したタイミングチャートである。
ここで従来技術の同期整流回路は、第2抵抗R2及び第4抵抗R4が設けられていない以外は図2に図示した同期整流回路20と同じ構成である。
図5に示す2つの波形は、本発明の同期整流回路20における第1スイッチQ1のドレイン−ソース間電圧Q1_Vdsと、第1抵抗R1に印加される電圧VR1とを示す。図5において第1スイッチQ1のドレイン−ソース間電圧Q1_Vdsの波形は、その立ち上がるタイミングにおいてサージ電圧がほとんど発生しておらず、第1スイッチ保護回路24によるスナバ動作が正常に機能していることを示している。また第1抵抗R1に印加される電圧VR1の波形は、第1スイッチQ1がONからOFFへ切り替わるタイミング及びOFFからONへ切り替わるタイミングの両方において、発生する電圧変動が比較的小さい。これは第1トランジスタTR1のコレクタ−エミッタ間に流れるサージ電流が比較的小さいことを示す。そのため本発明の同期整流回路20における第1トランジスタTR1は、サージ電流に伴う電力損失が少なく、大きなサージ電流に耐えうる耐久性も要求されないことになる。
10 インバータ回路
20 同期整流回路
24 第1スイッチ保護回路
25 第2スイッチ保護回路
26 第1スナバ回路
27 第1トランジスタ制御回路
28 第2スナバ回路
29 第2トランジスタ制御回路
31 一次側ドライバ
32 二次側ドライバ
33 アイソレータ
34 制御回路
T 絶縁トランス
C11、C21 コンデンサ
L1、L2 コイル
Q11〜Q14 電界効果トランジスタ
Q1 第1スイッチ
Q2 第2スイッチ
TR1 第1トランジスタ
TR2 第2トランジスタ
R1〜R6 第1〜第6抵抗
C1〜C4 第1〜第4コンデンサ
D1〜D4 第1〜第4ダイオード
Claims (6)
- 第1スイッチの一端側に第1コンデンサを介してコレクタが接続されている第1トランジスタと、前記第1トランジスタのエミッタとグランドとの間に接続されている第1抵抗と、前記第1トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第1ダイオードと、を含む第1スナバ回路と、
前記第1スイッチをスイッチングする制御端子と前記第1トランジスタのベースとの間に接続されている第2コンデンサと、前記第1トランジスタのベースと前記グランドとの間に接続されている第2抵抗と、を含む第1トランジスタ制御回路と、を備えるアクティブスナバ回路。 - 請求項1に記載のアクティブスナバ回路において、前記第2抵抗は、前記第1トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路。
- 請求項1又は2に記載のアクティブスナバ回路において、前記第2抵抗は、前記第1スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路。
- 請求項1〜3のいずれか1項に記載のアクティブスナバ回路において、前記第1スイッチに対して交互にON/OFFする第2スイッチの一端側に第3コンデンサを介してコレクタが接続されている第2トランジスタと、前記第2トランジスタのエミッタとグランドとの間に接続されている第3抵抗と、前記第2トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第2ダイオードと、を含む第2スナバ回路と、
前記第2スイッチをスイッチングする制御端子と前記第2トランジスタのベースとの間に接続されている第4コンデンサと、前記第2トランジスタのベースと前記グランドとの間に接続されている第4抵抗と、を含む第2トランジスタ制御回路と、を備えるアクティブスナバ回路。 - 請求項4に記載のアクティブスナバ回路において、前記第4抵抗は、前記第2トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路。
- 請求項4又は5に記載のアクティブスナバ回路において、前記第4抵抗は、前記第2スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路。
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