JP3881360B2 - 擬似インダクタンス回路 - Google Patents

Description

本発明は、擬似インダクタンス回路に関するものである。

商用電源網の力率改善などに使用されるインダクタンス素子は、大電流に適用可能にすべく、太い電線が使用される。巻き数の増加に伴う損失増加を防止すべく、電線が太いコア（鉄心）に巻かれることもある。よって、このようなインダクタンス素子は、質量および容積が大きいものとなる。

さらに、商用電源網などの環境で高周波ノイズが発生した場合でも力率改善などが行え、しかも質量および容積の低減を図れるようにすべく、半導体素子を用いた擬似インダクタンス回路の大電力回路への適用が期待されている。しかし、擬似インダクタンス回路には、その動作のための電源が必要であり、大電力回路には不向きである。

本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、質量および容積の低減が図れかつ電源が不要な擬似インダクタンス回路を提供することにある。

上記の課題を解決するために、請求項１の本発明は、半導体素子、該半導体素子の固定バイアス条件を決定するために当該半導体素子に接続された２つの抵抗性素子、ならびに該抵抗性素子の一方に並列接続された容量性素子を備える回路と、前記半導体素子への逆電流の防止のために当該回路に直列接続された逆電流防止半導体素子とを備える回路を２回路備え、該２回路を並列にかつ一方の当該回路の逆電流の向きと他方の当該回路の逆電流の向きとが互いに逆向きになるように接続したことを特徴とする擬似インダクタンス回路をもって解決手段とする。

請求項２の本発明は、前記半導体素子が、ＮチャネルＭＯＳＦＥＴであり、一方の抵抗性素子が、ＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に並列接続され、他方の抵抗性素子と容量性素子とが、ＮチャネルＭＯＳＦＥＴのゲート−ソース間に並列接続されたことを特徴とする請求項１記載の擬似インダクタンス回路をもって解決手段とする。
請求項３の本発明は、前記半導体素子であるＭＯＳＦＥＴのゲート−ソース間に対し、ホトカプラの出力側ホトトランジスタのコレクタおよびエミッタを接続し、当該ホトカプラへ与えるパルス信号の振幅、周波数、デューティ比の中の少なくとも１つの要素を制御することで当該出力側ホトトランジスタの抵抗値を変化させるように構成したことを特徴とする請求項１または２記載の擬似インダクタンス回路をもって解決手段とする。
請求項４の本発明は、前記半導体素子であるＭＯＳＦＥＴのゲート−ソース間に対し、ホトカプラの出力側ホトトランジスタのコレクタおよびエミッタを接続し、当該ホトカプラへ与える正弦波信号の振幅、周波数、直流成分の中の少なくとも１つの要素を制御することで当該出力側ホトトランジスタの抵抗値を変化させるように構成したことを特徴とする請求項１または２記載の擬似インダクタンス回路をもって解決手段とする。

本発明によれば、質量および容積の低減が図れかつ電源が不要な擬似インダクタンス回路を提供することができる。

以下、本発明に係る擬似インダクタンス回路の実施の形態を図面を参照して説明する。［第１の実施の形態］
図１は、第１の実施の形態に係る擬似インダクタンス回路１の回路図である。

端子ＡとダイオードＤ１のアノードとが接続され、ダイオードＤ１のカソードとパワー型のＮチャネルＭＯＳＦＥＴであるトランジスタＱ１のドレインとが接続されている。トランジスタＱ１のソースと端子Ｂとが接続されている。トランジスタＱ１のドレイン−ゲート間に抵抗Ｒ１が並列接続され、トランジスタＱ１のゲート−ソース間に抵抗Ｒ２とコンデンサＣ１が並列接続されている。

端子ＢとダイオードＤ２のアノードとが接続され、ダイオードＤ２のカソードとパワー型のＮチャネルＭＯＳＦＥＴであるトランジスタＱ２のドレインとが接続されている。トランジスタＱ２のソースと端子Ａとが接続されている。トランジスタＱ２のドレイン−ゲート間に抵抗Ｒ１１が並列接続され、トランジスタＱ２のゲート−ソース間に抵抗Ｒ１２とコンデンサＣ２が並列接続されている。

次に、擬似インダクタンス回路１の動作を説明する。

端子Ａの電位が端子Ｂの電位より高い場合、ダイオードＤ２がトランジスタＱ２へ流れようとする電流を阻止する一方、ダイオードＤ１と抵抗Ｒ１を介してコンデンサＣ１の充電が始まる。充電開始当初は、コンデンサＣ１の両端の電位差が小さく、トランジスタＱ１のゲート−ソース間電圧が小さいので、トランジスタＱ１のバイアスは浅く、トランジスタＱ１はカットオフしている。そして、充電継続により、コンデンサＣ１の両端の電位差が大きくなり、トランジスタＱ１のゲート−ソース間電圧が大きくつまりトランジスタＱ１のバイアスは深くなり、トランジスタＱ１に電流が流れ始め、その電流値は、抵抗Ｒ１と抵抗Ｒ２の比（固定バイアス条件）に応じた値に近づいていく。

このように、端子Ａから端子Ｂの方向の電流を過渡的には阻止し、やがては流れるようにする。

逆に、端子Ｂの電位の方が高い場合、ダイオードＤ１がトランジスタＱ１へ流れようとする電流を阻止する一方、ダイオードＤ２と抵抗Ｒ１１を介してコンデンサＣ２の充電が始まる。充電開始当初は、コンデンサＣ２の両端の電位差が小さく、トランジスタＱ２のゲート−ソース間電圧が小さいので、トランジスタＱ２のバイアスは浅く、トランジスタＱ２はカットオフしている。そして、充電継続により、コンデンサＣ２の両端の電位差が大きくなり、トランジスタＱ２のゲート−ソース間電圧が大きくつまりトランジスタＱ２のバイアスは深くなり、トランジスタＱ２に電流が流れ始め、その電流値は、抵抗Ｒ１１と抵抗Ｒ１２の比（固定バイアス条件）に応じた値に近づいていく。

このように、端子Ｂから端子Ａの方向の電流を過渡的には阻止し、やがては流れるようにする。

すなわち、擬似インダクタンス回路１は、直流回路と交流回路に使用でき、いずれにおいても、電流を過渡的には阻止し、やがては流れるようにするという動作がなされる。

［第２の実施の形態］
図２は、第２の実施の形態に係る擬似インダクタンス回路１Ａの回路図である。

擬似インダクタンス回路１Ａは、擬似インダクタンス回路１の一部を変更したものである。擬似インダクタンス回路１Ａでは、ホトカプラＰＣ１の出力側ホトランジスタのコレクタがトランジスタＱ１のゲートに接続され、当該出力側ホトトランジスタのエミッタがトランジスタＱ１のソースに接続され、ホトカプラＰＣ１の各入力端子間にパルス電源１１が接続されている。また、擬似インダクタンス回路１Ａでは、ホトカプラＰＣ２の出力側ホトトランジスタのコレクタがトランジスタＱ２のゲートに接続され、当該出力側ホトトランジスタのエミッタがトランジスタＱ２のソースに接続され、ホトカプラＰＣ２の各入力端子間にパルス電源２１が接続されている。かかる構成を設けたことで、擬似インダクタンス回路１Ａは、抵抗Ｒ２および抵抗Ｒ１２を備えていない。その他の部分は、擬似インダクタンス回路１と同じである。

擬似インダクタンス回路１Ａでは、パルス電源１１やパルス電源２１から、ホトカプラＰＣ１やホトカプラＰＣ２へ与えるパルス信号の振幅、周波数、デューティ比の中の少なくとも１つの要素を制御することで、ホトカプラＰＣ１やホトカプラＰＣ２の出力側ホトトランジスタが有する抵抗値（出力抵抗）を変化させることができるので、トランジスタＱ１やトランジスタＱ２の固定バイアス条件を変化させることができる。よって、擬似インダクタンス回路１Ａの特性を変化させることができる。なお、第２の実施の形態では、第１の実施の形態で用いた抵抗Ｒ２と抵抗Ｒ１２の内の一方を残し、その一方に代わるホトカプラとパルス電源を設けない回路としても同様の作用効果が得られる。また、抵抗Ｒ１と抵抗Ｒ１１の内の少なくとも一方に代わるホトカプラとパルス電源を設け、抵抗Ｒ２と抵抗Ｒ１２をホトカプラとパルス電源に代えるか否かは任意としても同様の作用効果が得られる。また、ホトカプラに与えるパルス信号の波形は、矩形波、三角波、台形波、のこぎり波など、任意形状の波形でよい。また、これら波形を組み合わせて得られる波形でもよい。

［第３の実施の形態］
図３は、第３の実施の形態に係る擬似インダクタンス回路１Ｂの回路図である。

擬似インダクタンス回路１Ｂは、擬似インダクタンス回路１Ａのパルス電源１１およびパルス電源２１のそれぞれを正弦波信号をそれぞれ発生する正弦波信号電源１１ａおよび正弦波信号電源２１ａに代えたものである。

擬似インダクタンス回路１Ｂでは、正弦波信号電源１１ａや正弦波信号電源２１ａから、ホトカプラＰＣ１やホトカプラＰＣ２へ与える正弦波信号の振幅、周波数および直流成分の少なくとも１つの要素を制御することで、ホトカプラＰＣ１やホトカプラＰＣ２の出力回路が有する抵抗値（出力抵抗）を変化させることができるので、トランジスタＱ１やトランジスタＱ２の固定バイアス条件を変化させることができる。よって、擬似インダクタンス回路１Ａの特性を変化させることができる。なお、第３の実施の形態では、第１の実施の形態で用いた抵抗Ｒ２と抵抗Ｒ１２の内の一方を残し、その一方に代わるホトカプラと正弦波信号電源を設けない回路としても同様の作用効果が得られる。また、抵抗Ｒ１と抵抗Ｒ１１の内の少なくとも一方に代わるホトカプラと正弦波信号電源を設け、抵抗Ｒ２と抵抗Ｒ１２をホトカプラと正弦波信号電源に代えるか否かは任意としても同様の作用効果が得られる。

図４は、上記のように、ソース−ドレイン間電圧を分圧したゲート−ソース間電圧でドレイン電流制御が可能なことを示すために用意したＮチャネルＭＯＳＦＥＴの特性図であり、ゲート−ソース間電圧ＶＧＳに対するドレイン−ソース間電圧ＶＤＳの特性を示すものである。

図４によれば、電圧ＶＧＳを０Ｖから高くしていくと、あるところでドレイン電流ＩＤが流れ始める。このときの電圧ＶＤＳを電圧ＶＧＳより高くすれば、つまり、図２の斜線領域を利用すれば、それ以降、高い伝達アドミタンス（ドレイン電流ＩＤの変化率を電圧ＶＧＳの変化率で除した値）が得られる。また、電圧ＶＧＳを低くしていくと、あるところでドレイン電流ＩＤが流れなくなる。よって、電圧ＶＤＳを分圧した電圧ＶＧＳを変化させることで、導通／非導通および電流ＩＤの大きさを制御することができる。

図５は、各実施の形態の擬似インダクタンス回路についての実施態様の一例を示す図である。

変電所２内の変圧器３の出力側とこの変電所２内に設けられた擬似インダクタンス回路１の端子Ａとが接続されている。擬似インダクタンス回路１などの端子Ｂと負荷４（インバータ機器、家庭用電気製品、工業用機械など）とが、送電線や屋内配線を介して接続されている。

擬似インダクタンス回路１などは、変圧器３の出力側に発生する過渡的な高周波ノイズ電流の負荷４への伝達を阻止することで、この電流による負荷４の誤動作等を防止する一方、定常的な商用周波数の電流に対しては導通することで、この電流を負荷４に供給する。

さらに、擬似インダクタンス回路１などは、インダクタンスを用いていないため、その蓄えられた磁気エネルギーの放出や共振などが発生しないという効果をもたらす。

以上、擬似インダクタンス回路について説明したが、ＮチャネルＭＯＳＦＥＴに代えてＮＰＮバイポーラトランジスタ、ＰチャネルＭＯＳＦＥＴやＰＮＰバイポーラトランジスタ、ＩＧＢＴ（Insurated Gate Bipolar Transistor）、ＧＴＢＴ（Grounded trench mos structure assisted bipolar mode JFET.）などを用いてもよい。

第１の実施の形態に係る擬似インダクタンス回路の回路図である。 第２の実施の形態に係る擬似インダクタンス回路の回路図である。 第３の実施の形態に係る擬似インダクタンス回路の回路図である。 ソース−ドレイン間電圧を分圧したゲート−ソース間電圧でドレイン電流制御が可能なことを示すために用いたＮチャネルＭＯＳＦＥＴの特性図である。 各実施の形態の擬似インダクタンス回路についての実施態様の一例を示す図である。

符号の説明

１、１Ａ、１Ｂ 擬似インダクタンス回路
１１、２１ パルス電源
１１ａ、２１ａ 正弦波電源
Ｑ１、Ｑ２ トランジスタ
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｄ１、Ｄ２ ダイオード（逆電流防止半導体素子）
ＰＣ１、ＰＣ２ ホトカプラ

Claims (4)

1. 半導体素子、
   該半導体素子の固定バイアス条件を決定するために当該半導体素子に接続された２つの抵抗性素子、
   ならびに該抵抗性素子の一方に並列接続された容量性素子を備える回路と、
   前記半導体素子への逆電流の防止のために当該回路に直列接続された逆電流防止半導体素子と
   を備える回路を２回路備え、
   該２回路を並列にかつ一方の当該回路の逆電流の向きと他方の当該回路の逆電流の向きとが互いに逆向きになるように接続したことを特徴とする擬似インダクタンス回路。
2. 前記半導体素子が、ＮチャネルＭＯＳＦＥＴであり、一方の抵抗性素子が、ＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に並列接続され、他方の抵抗性素子と容量性素子とが、ＮチャネルＭＯＳＦＥＴのゲート−ソース間に並列接続されたことを特徴とする請求項１記載の擬似インダクタンス回路。
3. 前記半導体素子であるＭＯＳＦＥＴのゲート−ソース間に対し、ホトカプラの出力側ホトトランジスタのコレクタおよびエミッタを接続し、当該ホトカプラへ与えるパルス信号の振幅、周波数、デューティ比の中の少なくとも１つの要素を制御することで当該出力側ホトトランジスタの抵抗値を変化させるように構成したことを特徴とする請求項１または２記載の擬似インダクタンス回路。
4. 前記半導体素子であるＭＯＳＦＥＴのゲート−ソース間に対し、ホトカプラの出力側ホトトランジスタのコレクタおよびエミッタを接続し、当該ホトカプラへ与える正弦波信号の振幅、周波数、直流成分の中の少なくとも１つの要素を制御することで当該出力側ホトトランジスタの抵抗値を変化させるように構成したことを特徴とする請求項１または２記載の擬似インダクタンス回路。

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