JP4573711B2

JP4573711B2 - 可変インピーダンス負荷回路

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Publication number: JP4573711B2
Application number: JP2005178101A
Authority: JP
Inventors: 伸菅野; 哲欣富永; 秀宏河野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-06-17
Filing date: 2005-06-17
Publication date: 2010-11-04
Anticipated expiration: 2025-06-17
Also published as: JP2006350822A

Description

本発明は、可変インピーダンス負荷回路に関するものである。

電源装置等の試験の際に、本来接続される電気電子機器の代わりとして可変抵抗装置が用いられる。可変抵抗装置は、旧来の可変抵抗器とは異なり、半導体と周辺回路により電気抵抗が決まるようにしたものである。

しかし、可変抵抗装置は、電気抵抗を有するものの、誘導性および容量性を有しないので、これら性質を有する電気電子機器に代わるものとしては、不十分である。

本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、インピーダンスを可変できる可変インピーダンス負荷回路を提供することにある。

上記の課題を解決するために、請求項１の本発明は、半導体素子、該半導体素子の固定バイアス条件を決定するために当該半導体素子に接続された２つの抵抗性素子、ならびに該抵抗性素子の一方に並列接続された容量性素子を備える回路と、前記半導体素子への逆電流の防止のために当該回路に直列接続された逆電流防止半導体素子とを備える回路を２回路備え、該２回路を並列にかつ一方の当該回路の逆電流の向きと他方の当該回路の逆電流の向きとが互いに逆向きになるように接続した擬似インダクタンス回路を１以上備え、半導体素子、該半導体素子の固定バイアス条件を決定するために当該半導体素子に接続された２つの抵抗性素子、ならびに該抵抗性素子の一方に並列接続された容量性素子を備える回路と、前記半導体素子への逆電流の防止のために当該回路に直列接続された逆電流防止半導体素子とを備える回路を２回路備え、該２回路を並列にかつ一方の当該回路の逆電流の向きと他方の当該回路の逆電流の向きとが互いに逆向きになるように接続した擬似キャパシタンス回路を１以上備え、少なくとも１つの擬似インダクタンス回路または擬似キャパシタンス回路の中の少なくとも１つの抵抗性素子は該素子に入力される光量により抵抗値が定まるものでありかつ当該抵抗性素子へ光信号を入力させる光コネクタを備えたことを特徴とする可変インピーダンス負荷回路をもって解決手段とする。

請求項２の本発明は、少なくとも１つの擬似インダクタンス回路は、半導体素子が、ＮチャネルＭＯＳＦＥＴであり、一方の抵抗性素子が、ＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に並列接続され、他方の抵抗性素子と容量性素子とが、ＮチャネルＭＯＳＦＥＴのゲート−ソース間に並列接続されたものであることを特徴とする請求項１記載の可変インピーダンス負荷回路をもって解決手段とする。

請求項３の本発明は、少なくとも１つの擬似キャパシタンス回路は、半導体素子が、ＮチャネルＭＯＳＦＥＴであり、一方の抵抗性素子と容量性素子とが、ＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に並列接続され、他方の抵抗性素子が、ＮチャネルＭＯＳＦＥＴのゲート−ソース間に並列接続されたものであることを特徴とする請求項１または２記載の可変インピーダンス負荷回路をもって解決手段とする。

請求項４の本発明は、請求項１乃至３のいずれかに記載の可変インピーダンス負荷回路と、その光コネクタへ光信号を入力する光信号入力装置とを備える可変インピーダンス負荷システムをもって解決手段とする。

請求項５の本発明は、可変インピーダンス負荷回路が用いられる回路の電気特性を検出する検出回路と、該検出回路での検出値が予め設定された値になるように前記光信号入力装置を制御する制御装置とを備えることを特徴とする請求項４記載の可変インピーダンス負荷システムをもって解決手段とする。

本発明によれば、インピーダンスを可変できる可変インピーダンス負荷回路を提供することができる。

以下、本発明に係る可変インピーダンス負荷回路の実施の形態を図面を参照して説明する。

図１は、本実施の形態に係る可変インピーダンス負荷回路１の回路図である。

端子Ａと擬似インダクタンス回路１１１の端子１１１Ａと擬似インダクタンス回路１１２の端子１１２Ａと擬似キャパシタンス回路１２１の端子１２１Ａとが接続されている。擬似インダクタンス回路１１１の端子１１１Ｂと擬似インダクタンス回路１１３の端子１１３Ａと擬似キャパシタンス回路１２２の端子１２２Ａと擬似キャパシタンス回路１２３の端子１２３Ａとが接続されている。擬似キャパシタンス回路１２２の端子１２２Ｂと擬似キャパシタンス回路１２３の端子１２３Ｂと擬似インダクタンス回路１１４の端子１１４Ａとが接続されている。擬似インダクタンス回路１１２の端子１１２Ｂと擬似インダクタンス回路１１５の端子１１５Ａと擬似キャパシタンス回路１２４の端子１２４Ａとが接続されている。擬似キャパシタンス回路１２１の端子１２１Ｂと擬似キャパシタンス回路１２５の端子１２５Ａとが接続されている。擬似キャパシタンス回路１２５の端子１２５Ｂと擬似キャパシタンス回路１２４の端子１２４Ｂと擬似インダクタンス回路１１５の端子１１５Ｂと擬似インダクタンス回路１１３の端子１１３Ｂと擬似インダクタンス回路１１４の端子１１４Ｂと端子Ｂとが接続されている。擬似インダクタンス回路１１１〜１１５は、光コネクタ１１１Ｃ〜１１５Ｃをそれぞれ備えている。擬似キャパシタンス回路１２１〜１２５は、光コネクタ１２１Ｃ〜１２５Ｃをそれぞれ備えている。

図２は、擬似インダクタンス回路１１１〜１１５として用いられる擬似インダクタンス回路１１の回路図である。

端子１１１Ａなどとして用いられる端子ＡとダイオードＤ１のアノードとが接続され、ダイオードＤ１のカソードとパワー型のＮチャネルＭＯＳＦＥＴであるトランジスタＱ１のドレインとが接続されている。トランジスタＱ１のソースと端子１１１Ｂなどとして用いられる端子Ｂとが接続されている。トランジスタＱ１のドレイン−ゲート間に抵抗Ｒ１が並列接続され、トランジスタＱ１のゲート−ソース間にコンデンサＣ１が並列接続されている。光コネクタ１１１Ｃなどとして用いられる光コネクタＣの光端子ＣＮ１に光ファイバｆ１の一端が接続され、光ファイバｆ１の他端にはホトトランジスタＱ１１が設けられている。ホトトランジスタＱ１１のコレクタはトランジスタＱ１のゲートに接続され、ホトトランジスタＱ１１のエミッタはトランジスタＱ１のソースに接続されている。

端子ＢとダイオードＤ２のアノードとが接続され、ダイオードＤ２のカソードとパワー型のＮチャネルＭＯＳＦＥＴであるトランジスタＱ２のドレインとが接続されている。トランジスタＱ２のソースと端子Ａとが接続されている。トランジスタＱ２のドレイン−ゲート間に抵抗Ｒ１１が並列接続され、トランジスタＱ２のゲート−ソース間にコンデンサＣ２が並列接続されている。光コネクタＣの光端子ＣＮ２に光ファイバｆ２の一端が接続され、光ファイバｆ２の他端にはホトトランジスタＱ２１が設けられている。ホトトランジスタＱ２１のコレクタはトランジスタＱ２のゲートに接続され、ホトトランジスタＱ２１のエミッタはトランジスタＱ２のソースに接続されている。

ここでは、光コネクタＣの各光端子ＣＮ１およびＣ２から光信号が入力され、各光ファイバｆ１およびｆ２を伝わった光信号で各ホトトランジスタＱ１１およびＱ２１が駆動されることで、各ホトトランジスタＱ１１およびＱ２１のコレクタ−エミッタ間の抵抗値が、その光信号の光量に応じた値となっている。

次に、擬似インダクタンス回路１１の動作を説明する。

端子Ａの電位が端子Ｂの電位より高い場合、ダイオードＤ２がトランジスタＱ２へ流れようとする電流を阻止する一方、ダイオードＤ１と抵抗Ｒ１を介してコンデンサＣ１の充電が始まる。充電開始当初は、コンデンサＣ１の両端の電位差が小さく、トランジスタＱ１のゲート−ソース間電圧が小さいので、トランジスタＱ１のバイアスは浅く、トランジスタＱ１はカットオフしている。そして、充電継続により、コンデンサＣ１の両端の電位差が大きくなり、トランジスタＱ１のゲート−ソース間電圧が大きくつまりトランジスタＱ１のバイアスは深くなり、トランジスタＱ１に電流が流れ始め、その電流値は、抵抗Ｒ１の抵抗値とホトトランジスタＱ１１のコレクタ−エミッタ間の抵抗値の比（固定バイアス条件）に応じた値に近づいていく。

このように、端子Ａから端子Ｂの方向の電流を過渡的には阻止し、やがては流れるようにする。

逆に、端子Ｂの電位の方が高い場合、ダイオードＤ１がトランジスタＱ１へ流れようとする電流を阻止する一方、ダイオードＤ２と抵抗Ｒ１１を介してコンデンサＣ２の充電が始まる。充電開始当初は、コンデンサＣ２の両端の電位差が小さく、トランジスタＱ２のゲート−ソース間電圧が小さいので、トランジスタＱ２のバイアスは浅く、トランジスタＱ２はカットオフしている。そして、充電継続により、コンデンサＣ２の両端の電位差が大きくなり、トランジスタＱ２のゲート−ソース間電圧が大きくつまりトランジスタＱ２のバイアスは深くなり、トランジスタＱ２に電流が流れ始め、その電流値は、抵抗Ｒ１１の抵抗値とホトトランジスタＱ２１のコレクタ−エミッタ間の抵抗値の比（固定バイアス条件）に応じた値に近づいていく。

このように、端子Ｂから端子Ａの方向の電流を過渡的には阻止し、やがては流れるようにする。

すなわち、擬似インダクタンス回路１１は、直流回路と交流回路に使用でき、いずれにおいても、電流を過渡的には阻止し、やがては流れるようにするという動作がなされる。また、このような特性を表すインダクタンスは、各光端子ＣＮ１およびＣ２から各光ファイバｆ１およびｆ２を介して各ホトトランジスタＱ１１およびＱ２１に入力される光量を変化させて、そのコレクタ−エミッタ間の抵抗値を変化させることにより、変化する。

なお、ホトトランジスタＱ１１とＱ２１の一方を設けずに、その一方のホトトランジスタが接続されたトランジスタＱ１またはＱ２のゲート−ソース間に抵抗を接続しても同様の作用効果が得られる。

また、各トランジスタＱ１およびＱ２のドレイン−ゲート間に接続された抵抗Ｒ１と抵抗Ｒ１１の内の少なくとも一方に代わるホトトランジスタ、光ファイバおよび光端子を設け、各トランジスタＱ１およびＱ２のゲート−ソース間にホトトランジスタを接続するか抵抗を接続するかは任意としても同様の作用効果が得られる。

図３は、擬似キャパシタンス回路１２１〜１２５として用いられる擬似キャパシタンス回路１２の回路図である。

端子１２１Ａなどとして用いられる端子ＡとダイオードＤ１のアノードとが接続され、ダイオードＤ１のカソードとパワー型のＮチャネルＭＯＳＦＥＴであるトランジスタＱ１のドレインとが接続されている。トランジスタＱ１のソースと端子１２１Ｂなどとして用いられる端子Ｂとが接続されている。トランジスタＱ１のゲート−ソース間に抵抗Ｒ２が並列接続され、トランジスタＱ１のドレイン−ゲート間にコンデンサＣ１が並列接続されている。光コネクタ１２１Ｃなどとして用いられる光コネクタＣの光端子ＣＮ１に光ファイバｆ１の一端が接続され、光ファイバｆ１の他端にはホトトランジスタＱ１１が設けられている。ホトトランジスタＱ１１のコレクタはトランジスタＱ１のドレインに接続され、ホトトランジスタＱ１１のエミッタはトランジスタＱ１のゲートに接続されている。

端子ＢとダイオードＤ２のアノードとが接続され、ダイオードＤ２のカソードとパワー型のＮチャネルＭＯＳＦＥＴであるトランジスタＱ２のドレインとが接続されている。トランジスタＱ２のソースと端子Ａとが接続されている。トランジスタＱ２のゲート−ソース間に抵抗Ｒ１２が並列接続され、トランジスタＱ２のドレイン−ゲート間にコンデンサＣ２が並列接続されている。光コネクタＣの光端子ＣＮ２に光ファイバｆ２の一端が接続され、光ファイバｆ２の他端にはホトトランジスタＱ２１が設けられている。ホトトランジスタＱ２１のコレクタはトランジスタＱ２のドレインに接続され、ホトトランジスタＱ２１のエミッタはトランジスタＱ２のゲートに接続されている。

ここでは、光コネクタＣの各光端子ＣＮ１およびＣ２から光信号が入力され、各光ファイバｆ１およびｆ２を伝わった光信号で各ホトトランジスタＱ１１およびＱ２１が駆動されるることで、各ホトトランジスタＱ１１およびＱ２１のコレクタ−エミッタ間の抵抗値が、その光信号の光量に応じた値となっている。

次に、擬似キャパシタンス回路１２の動作を説明する。

端子Ａの電位が端子Ｂの電位より高い場合、ダイオードＤ２がトランジスタＱ２へ流れようとする電流を阻止する一方、ダイオードＤ１と抵抗Ｒ２を介してコンデンサＣ１の充電が始まる。充電開始当初は、コンデンサＣ１の両端の電位差が小さく、トランジスタＱ１のゲート−ソース間電圧が大きいので、トランジスタＱ１のバイアスは深く、トランジスタＱ１は導通し、その電流値は、抵抗Ｒ２の抵抗値とホトトランジスタＱ１１のコレクタ−エミッタ間の抵抗値の比（固定バイアス条件）に応じたものとなる。そして、充電継続により、コンデンサＣ１の両端の電位差が大きくなり、トランジスタＱ１のゲート−ソース間電圧が小さくつまりトランジスタＱ１のバイアスは浅くなり、トランジスタＱ１の電流が減少し、やがてはカットオフする。

このように、過渡的には端子Ａから端子Ｂの方向の電流が流れ、やがてはカットオフする。

逆に、端子Ｂの電位の方が高い場合、ダイオードＤ１がトランジスタＱ１へ流れようとする電流を阻止する一方、ダイオードＤ２と抵抗Ｒ１２を介してコンデンサＣ２の充電が始まる。充電開始当初は、コンデンサＣ２の両端の電位差が小さく、トランジスタＱ２のゲート−ソース間電圧が大きいので、トランジスタＱ２のバイアスは深く、トランジスタＱ２は導通し、その電流値は、抵抗Ｒ１２の抵抗値とホトトランジスタＱ２１のコレクタ−エミッタ間の抵抗値の比（固定バイアス条件）に応じたものとなる。そして、充電継続により、コンデンサＣ２の両端の電位差が大きくなり、トランジスタＱ２のゲート−ソース間電圧が小さくつまりトランジスタＱ２のバイアスは浅くなり、トランジスタＱ２の電流が減少し、やがてはカットオフする。

このように、過渡的には端子Ｂから端子Ａの方向の電流が流れ、やがてはカットオフする。

すなわち、擬似キャパシタンス回路１２は、直流回路と交流回路に使用でき、いずれにおいても、過渡的には電流を流し定常的にはカットオフさせるという動作がなされる。

また、このような特性を表すキャパシタンスは、各光端子ＣＮ１およびＣ２から各光ファイバｆ１およびｆ２を介して各ホトトランジスタＱ１１およびＱ２１に入力される光量を変化させて、そのコレクタ−エミッタ間の抵抗値を変化させることにより、変化する。

なお、ホトトランジスタＱ１１とＱ２１の一方を設けずに、その一方のホトトランジスタが接続されたトランジスタＱ１またはＱ２のドレイン−ゲート間に抵抗を接続しても同様の作用効果が得られる。

また、各トランジスタＱ１およびＱ２のゲート−ソース間に接続された抵抗Ｒ２と抵抗Ｒ１２の内の少なくとも一方に代わるホトトランジスタ、光ファイバおよび光端子を設け、各トランジスタＱ１およびＱ２のドレイン−ゲート間にホトトランジスタを接続するか抵抗を接続するかは任意としても同様の作用効果が得られる。

図４は、上記のように、ソース−ドレイン間電圧を分圧したゲート−ソース間電圧でドレイン電流制御が可能なことを示すために用意したＮチャネルＭＯＳＦＥＴの特性図であり、ゲート−ソース間電圧ＶＧＳに対するドレイン−ソース間電圧ＶＤＳの特性を示すものである。

図４によれば、電圧ＶＧＳを０Ｖから高くしていくと、あるところでドレイン電流ＩＤが流れ始める。このときの電圧ＶＤＳを電圧ＶＧＳより高くすれば、つまり、図２の斜線領域を利用すれば、それ以降、高い伝達アドミタンス（ドレイン電流ＩＤの変化率を電圧ＶＧＳの変化率で除した値）が得られる。また、電圧ＶＧＳを低くしていくと、あるところでドレイン電流ＩＤが流れなくなる。よって、電圧ＶＤＳを分圧した電圧ＶＧＳを変化させることで、導通／非導通および電流ＩＤの大きさを制御することができる。

図５は、本実施の形態に係る可変インピーダンス負荷回路１についての実施態様の一例を示す図である。

直流電源または交流電源である電源２の各極が可変インピーダンス負荷回路１の端子Ａおよび端子Ｂにそれぞれ接続され、可変インピーダンス負荷回路１の光コネクタ１１１Ｃ〜１１５Ｃおよび光コネクタ１２１Ｃ〜１２５Ｃ（図５では、略記）と光信号入力装置３とが光ファイバを介して接続される。光信号入力装置３は、パルス状の光信号あるいは正弦波状の光信号を出力するものであり、これと可変インピーダンス負荷回路１とにより可変インピーダンス負荷システムが構成される。

光信号入力装置３から各光コネクタを介して光信号が入力されると、可変インピーダンス負荷回路１内の各擬似インダクタンス回路１１１〜１１５は、自身の光コネクタを介して入力される光量に応じたインダクタンスを持つようになり、一方、可変インピーダンス負荷回路１内の各擬似キャパシタンス回路１２１〜１２５は、自身の光コネクタを介して入力される光量に応じたキャパシタンスを持つようになる。つまり、可変インピーダンス負荷回路１のインピーダンスは、光信号入力装置３からの光量に応じたものとなる。

これを利用し、この実施態様では、光信号入力装置３が光信号の光量を、当該光信号の振幅、周波数、正弦波状の光信号を出力する場合の直流成分、パルス状の光信号を出力する場合のデューティ比の内の少なくとも１つ要素を変化させることにより変化させて、可変インピーダンス負荷回路１のインピーダンスを変化させながら、電源２の試験などが行われる。なお、上記パルス状の光信号の波形は、矩形波、三角波、台形波、のこぎり波など、任意形状の波形でよい。また、これら波形を組み合わせて得られる波形でもよい。

図６は、本実施の形態に係る可変インピーダンス負荷回路１についての実施態様の他の一例を示す図である。

この例では、図５の構成に対し、電源２の端子間電圧を検出する検出回路４と、該検出回路４での検出値が予め設定された値になるように光信号入力装置３を制御する制御装置５（コンピュータ）が設けられる。この例では、可変インピーダンス負荷回路１と光信号入力装置３と検出回路４と制御回路５とのより可変インピーダンス負荷システムが構成される。

例えば、制御装置５には、検出値についての目標値が予め設定されており、制御装置５は、検出回路４での検出値が目標値より大きい場合と小さい場合には、光信号入力装置３からの光信号の光量が変化するように当該光信号入力装置３を制御する。

これにより、例えば、電源２の端子間電圧を定格値（目標値）にすることができるので、端子間電圧が定格値のときの電源２の特性（出力電流など）を測定することができる。

なお、図６では検出回路４が電源２の端子間電圧を検出するように構成したが、検出回路４に代えて、可変インピーダンス負荷回路１が用いられる回路の他の電気特性（電流値など）を検出する検出回路を設け、制御装置５が、当該検出回路４での検出値が予め設定された値になるように光信号入力装置３を制御するようにしてもよい。

以上、可変インピーダンス負荷回路１について説明したが、その内部の擬似インダクタンス回路の総数を１乃至４または６以上としてもよい。擬似キャパシタンス回路でも同様である。また、可変インピーダンス負荷回路１内の一部の抵抗性素子を固定抵抗や可変抵抗に代えてもよい。また、可変インピーダンス負荷回路１内の回路構成を変えてもよい。また、可変インピーダンス負荷回路１は２端子回路であるが、これを３端子回路またはそれ以上の回路としてもよい。また、可変インピーダンス負荷回路１は回路構成が対照となっているが、これを非対照としてもよい。また、ＮチャネルＭＯＳＦＥＴに代えてＮＰＮバイポーラトランジスタ、ＰチャネルＭＯＳＦＥＴやＰＮＰバイポーラトランジスタ、ＩＧＢＴ（Insurated Gate Bipolar Transistor）、ＧＴＢＴ（Grounded trench mos structure assisted bipolar mode JFET.）などを用いてもよい。また、これら半導体を混在させてもよい。

本実施の形態に係る可変インピーダンス負荷回路の回路図である。擬似インダクタンス回路１１１〜１１５として用いられる擬似インダクタンス回路１１の回路図である。擬似キャパシタンス回路１２１〜１２５として用いられる擬似キャパシタンス回路１２の回路図である。ソース−ドレイン間電圧を分圧したゲート−ソース間電圧でドレイン電流制御が可能なことを示すために用いたＮチャネルＭＯＳＦＥＴの特性図である。本実施の形態に係る可変インピーダンス負荷回路１についての実施態様の一例を示す図である。本実施の形態に係る可変インピーダンス負荷回路１についての実施態様の他の一例を示す図である。

符号の説明

１可変インピーダンス負荷回路
２電源
３光信号入力装置
４検出回路
５制御装置
Ｑ１、Ｑ２トランジスタ
Ｑ１１、Ｑ２１ホトトランジスタ
１１、１１１〜１１５擬似インピーダンス回路
１２、１２１〜１２５擬似キャパシタンス回路
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２抵抗
Ｃ１、Ｃ２コンデンサ
Ｄ１、Ｄ２ダイオード（逆電流防止半導体素子）
ｆ１、ｆ２光ファイバ
ＣＮ１、ＣＮ２光端子

Claims

半導体素子、
該半導体素子の固定バイアス条件を決定するために当該半導体素子に接続された２つの抵抗性素子、
ならびに該抵抗性素子の一方に並列接続された容量性素子を備える回路と、
前記半導体素子への逆電流の防止のために当該回路に直列接続された逆電流防止半導体素子と
を備える回路を２回路備え、
該２回路を並列にかつ一方の当該回路の逆電流の向きと他方の当該回路の逆電流の向きとが互いに逆向きになるように接続した擬似インダクタンス回路を１以上備え、
半導体素子、
該半導体素子の固定バイアス条件を決定するために当該半導体素子に接続された２つの抵抗性素子、
ならびに該抵抗性素子の一方に並列接続された容量性素子を備える回路と、
前記半導体素子への逆電流の防止のために当該回路に直列接続された逆電流防止半導体素子と
を備える回路を２回路備え、
該２回路を並列にかつ一方の当該回路の逆電流の向きと他方の当該回路の逆電流の向きとが互いに逆向きになるように接続した擬似キャパシタンス回路を１以上備え、
少なくとも１つの擬似インダクタンス回路または擬似キャパシタンス回路の中の少なくとも１つの抵抗性素子は該素子に入力される光量により抵抗値が定まるものでありかつ当該抵抗性素子へ光信号を入力させる光コネクタを備えた
ことを特徴とする可変インピーダンス負荷回路。
少なくとも１つの擬似インダクタンス回路は、半導体素子が、ＮチャネルＭＯＳＦＥＴであり、一方の抵抗性素子が、ＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に並列接続され、他方の抵抗性素子と容量性素子とが、ＮチャネルＭＯＳＦＥＴのゲート−ソース間に並列接続されたものであることを特徴とする請求項１記載の可変インピーダンス負荷回路。
少なくとも１つの擬似キャパシタンス回路は、半導体素子が、ＮチャネルＭＯＳＦＥＴであり、一方の抵抗性素子と容量性素子とが、ＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に並列接続され、他方の抵抗性素子が、ＮチャネルＭＯＳＦＥＴのゲート−ソース間に並列接続されたものであることを特徴とする請求項１または２記載の可変インピーダンス負荷回路。
請求項１乃至３のいずれかに記載の可変インピーダンス負荷回路と、その光コネクタへ光信号を入力する光信号入力装置とを備える可変インピーダンス負荷システム。
可変インピーダンス負荷回路が用いられる回路の電気特性を検出する検出回路と、該検出回路での検出値が予め設定された値になるように前記光信号入力装置を制御する制御装置とを備えることを特徴とする請求項４記載の可変インピーダンス負荷システム。