JP5129208B2

JP5129208B2 - スイッチング電源装置

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Publication number: JP5129208B2
Application number: JP2009174862A
Authority: JP
Inventors: 治彦畠山; 研松浦; 一義花房; 健二古川
Original assignee: Ｔｄｋラムダ株式会社
Priority date: 2009-07-28
Filing date: 2009-07-28
Publication date: 2013-01-30
Anticipated expiration: 2029-07-28
Also published as: JP2011030379A

Description

本発明は、スイッチング素子のスイッチング動作により電力伝送を行なうスイッチング電源装置に関する。

この種のスイッチング電源装置は、スイッチング素子やトランスなどを有する電力伝送用の主回路を備え、制御回路からのパルス駆動信号によりスイッチング素子をスイッチング動作させることで、トランスを介して負荷に所望の出力電圧を供給するようになっている。ところが、主回路の出力側に接続する負荷が短絡したり、大きな容量の出力コンデンサがトランスの出力側回路に設けられたりすると、装置の起動時に大きな電流が主回路に流れ、トランスのリーケージインダクタンスや、主回路の各素子を電気的に接続するパターン配線や、スイッチング素子のスイッチングスピードなどの影響によって、スイッチング素子の両端間に過大な電圧が発生する虞れがあり、スイッチング素子の最大定格を満足できない場合が生じてくる。

スイッチング素子の両端間に過大な電圧を発生させないためには、例えば特許文献１に示すような、ダイオードとコンデンサと抵抗とを含むスナバ回路を、スイッチング素子に接続することが従来から知られている。このスナバ回路は、ダイオードを通してスイッチング素子の両端間に印加されるトランスのフライバック電圧をコンデンサで充電し、スイッチング素子のオン期間中にコンデンサの蓄積電荷を抵抗で放電することで、スイッチング素子の両端間電圧を緩和するというものである。

特開２００３−８８１１９号公報

しかし、上述のようなスナバ回路を用いた構成では、コンデンサや抵抗などの部品を必要とするだけでなく、通常動作時にスイッチング素子がオン・オフする毎に抵抗でエネルギーが消費されるため、スイッチング電源装置としての効率が低下する。特許文献１では、スナバ回路のコンデンサに発生する両端電圧を別な目的で利用する提案がなされているが、そのようなコンデンサ電圧利用回路をスナバ回路に付加すること自体、装置の構成をさらに複雑化する要因となっていた。

本発明は上記問題点に着目してなされたもので、回路構成の複雑化を最小限に止めつつ、耐圧の低い素子を利用でき、通常動作時には高効率なスイッチング電源装置を提供することを、その目的とする。

本発明のスイッチング電源装置は、上記目的を達成するために、スイッチング素子のスイッチング動作により、入力電圧を出力電圧に変換して負荷に供給するコンバータ回路と、前記出力電圧を検出する出力電圧検出回路と、前記出力電圧検出回路からの検出信号により、前記出力電圧が所定値よりも低い場合に、前記スイッチング素子のオン時間と前記スイッチング素子を流れる電流を制限する駆動信号を、前記スイッチング素子に供給する駆動信号生成回路と、を備え、前記駆動信号生成回路は、前記出力電圧検出回路からの前記検出信号に基づいて、前記出力電圧に応じた導通幅を有するパルス制御信号を生成する発振回路と、このパルス制御信号がそれぞれの制御端子に印加され、第１のスイッチ素子と第２のスイッチ素子とを有する駆動回路と、第３のスイッチ素子を有し、前記出力電圧が所定値よりも低い場合に、前記第３のスイッチ素子をオフにして、前記駆動回路への動作電圧の印加を遮断し、前記出力電圧が前記所定値以上の場合に、前記第３のスイッチ素子をオンにして、前記動作電圧をそのまま前記駆動回路に印加する開閉回路とからなり、前記第１のスイッチ素子はＮＰＮバイポーラトランジスタであって、前記第３のスイッチ素子がオフの場合には、前記第１のスイッチ素子のベース・エミッタを電流が流れて前記スイッチング素子に駆動信号を供給し、前記第３のスイッチ素子がオンの場合には、前記第１のスイッチ素子のコレクタ・エミッタを電流が流れ、前記スイッチング素子に駆動信号を供給する構成としている。

また前記駆動信号生成回路は、前記出力電圧検出回路からの前記検出信号に基づいて、前記出力電圧に応じた導通幅を有するパルス制御信号を生成する発振回路と、このパルス制御信号がそれぞれの制御端子に印加され、第１のスイッチ素子と第２のスイッチ素子とを有する駆動回路と、第３のスイッチ素子と抵抗との並列回路を有し、前記出力電圧が所定値よりも低い場合に、前記第３のスイッチ素子をオフにして、前記抵抗を通じて動作電圧を前記駆動回路に印加し、前記出力電圧が前記所定値以上の場合に、前記第３のスイッチ素子をオンにして、前記動作電圧をそのまま前記駆動回路に印加する開閉回路とからなり、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点から、前記スイッチング素子に駆動信号を供給する構成としてもよい。

これらの場合の前記駆動信号生成回路は、前記出力電圧が所定値よりも低い場合に、前記駆動信号の立ち上がりを緩やかにし、且つ電圧レベルの最大値を低くする構成を有するのが好ましい。

本発明のスイッチング電源装置によれば、負荷が短絡したり、出力側に大きなコンデンサを接続して起動させたりしても、出力電圧が所定値よりも低ければ、駆動信号生成回路から供給される駆動信号によって、スイッチング素子のオン時間とスイッチング素子を流れる電流がそれぞれ制限される。したがって、スイッチング素子のサージ電圧を抑制して、耐圧の低い素子を利用できると共に、従来のようなサージ電圧をコンデンサで充電するスナバ回路は不要となり、出力電圧が所定値よりも高い通常動作時には、高効率なスイッチング電源装置を提供できる。

また、出力電圧検出回路は本来、出力電圧を安定化させるために、出力電圧の検出信号を発振回路にフィードバックするものであるが、ここでは発振回路のみならず、第３のスイッチ素子にも検出信号をフィードバックする。すなわち、出力電圧検出回路からの検出信号により、発振回路は出力電圧に応じた導通幅を有するパルス制御信号を生成できると共に、出力電圧が所定値よりも低い場合には第３のスイッチ素子をオフにし、出力電圧が所定値以上であれば第３のスイッチ素子をオンにすることができる。

さらに、ここでの駆動信号生成回路は、スイッチング素子に駆動信号を供給する既存の発振回路と駆動回路に、スイッチ素子と抵抗または、スイッチ素子のみにより構成される開閉回路を付加するだけでよく、回路構成の複雑化を最小限に止めることができる。

また、出力電圧が所定値よりも低い場合は、通常動作時に比べて駆動信号の立ち上がりを緩やかにすることで、スイッチング素子のオン時間を制限でき、併せて通常動作時に比べて電圧レベルの最大値を低くすることで、スイッチング素子を流れる電流も制限され、スイッチング素子のサージ電圧を効果的に抑制できる。

本発明の第１実施例を示すスイッチング電源装置の回路図である。出力電圧検出回路の接続形態を示す概略の回路図である。出力電圧検出回路の別な接続形態を示す概略の回路図である。出力電圧検出回路のさらに別な接続形態を示す概略の回路図である。スイッチ素子をオンしたときのスイッチング素子の動作状態を示す波形図である。スイッチ素子をオフしたときのスイッチング素子の動作状態を示す波形図である。スイッチング素子の特性を示すグラフである。負荷短絡時にスイッチ素子をオンしたときの各部の波形図である。負荷短絡時にスイッチ素子をオフしたときの各部の波形図である。本発明の第２実施例を示すスイッチング電源装置の回路図である。

以下、添付図面を参照して、本発明の好適な各実施例について説明する。なお、各実施例で同一箇所には同一符号を付し、共通する部分の説明は重複を避けるために極力省略する。

図１は、本発明で提案するスイッチング電源装置の回路例を示すもので、１は装置外部から入力端子＋Ｖin，−Ｖin間に直流入力電圧Ｖｉを印加する入力電源、２は装置内部で精度の高い動作電圧Ｖccを生成する基準電源である。３は一次側と二次側とを絶縁するトランス、４はスイッチング素子としてのＭＯＳ型ＦＥＴ（電界効果トランジスタ）で、トランス３の一次巻線３ＡとＦＥＴ４との直列回路が、前記入力端子＋Ｖin，−Ｖin間に接続される。また、この入力端子＋Ｖin，−Ｖin間には、入力電圧Ｖｉを平滑化する入力コンデンサ５が接続される。

トランス３の一次側において、ＦＥＴ４の制御端子であるゲートにパルス制御信号Ｖｐを供給する発振回路７が設けられる。またここでは、発振回路７からのパルス制御信号Ｖｐを、ＦＥＴ４がオンできるような駆動信号に変換して、ＦＥＴ４のゲートに供給する駆動回路８が設けられる。駆動回路８は、ＰＮＰ型トランジスタ９とＮＰＮ型トランジスタ１０とを備え、トランジスタ９，１０のベースが互いに接続されてパルス制御信号Ｖｐが供給され、トランジスタ９，１０のエミッタが互いに接続されてＦＥＴ４のゲートに導かれる構成を有している。

前記基準電源２の一端からトランジスタ１０のコレクタに至る動作電圧Ｖccラインには、スイッチ素子１１と抵抗１２との並列回路による開閉回路１３が挿入接続される。ここで用いるスイッチ素子１１は、例えばＦＥＴやトランジスタの他に、必要に応じて抵抗１２の両端間を短絡または開放できる各種半導体素子とすることができる。基準電源２の他端とトランジスタ９のコレクタは、ＦＥＴ４のソースと共に何れも接地ラインに接続され、開閉回路１３とトランジスタ９，１０との直列回路が、基準電源２の両端間に接続される。

トランス３の二次側では、前記一次巻線３Ａと電磁気的に結合する二次巻線３Ｂに、出力回路に相当する整流平滑回路２１が接続される。この整流平滑回路２１は、ＦＥＴ４のスイッチング動作に伴い二次巻線３Ｂに誘起した電圧を整流平滑して、出力端子＋Ｖｏ，−Ｖｏ間に出力電圧Ｖｏを生成するものである。装置外部において、出力端子＋Ｖｏ，−Ｖｏ間には必要な負荷２２が接続される。こうして、一次巻線３Ａと二次巻線３Ｂとを有するトランス３と、トランス３の一次巻線３Ａに入力電圧Ｖｉを断続的に印加するスイッチング素子４と、トランス３の二次巻線３Ｂに誘起した電圧を整流平滑する整流平滑回路２１とによって、入力電圧Ｖｉを所望の出力電圧Ｖｏに変換して負荷２２に供給する主回路としてのコンバータ回路２３が構成される。

２４は、出力電圧Ｖｏの状態を監視し、この出力電圧Ｖｏに応じた検出信号を生成する出力電圧検出回路である。出力電圧検出回路２４は本来、出力電圧Ｖｏを安定化させるために、出力電圧Ｖｏの検出信号を発振回路７にフィードバックするものであるが、ここでは発振回路７のみならず、スイッチ素子１１にも検出信号をフィードバックする。すなわち、出力電圧検出回路２４からの検出信号により、出力電圧Ｖｏが所定値よりも低い場合にはスイッチ素子１１をオフにし、出力電圧Ｖｏが所定値以上であればスイッチ素子１１をオンにする構成を有している。これにより駆動回路８は、スイッチ素子１１がオンのときに、基準電源２からの動作電圧Ｖccで高速にＦＥＴ４のゲート容量を充電し、スイッチング素子１１がオフのときに、基準電源２からの動作電圧Ｖccで抵抗１２を通して緩やかにＦＥＴ４のゲート容量を充電するようになっている。

前記発振回路７は、出力電圧検出回路２４からの検出信号を受けて、出力電圧Ｖｏに応じた導通幅を有するパルス制御信号Ｖｐを駆動回路８に出力する。そのため、スイッチ素子１１がオンする通常動作時には、出力電圧Ｖｏが高くなるほどＦＥＴ４のオン期間が短くなり、出力電圧Ｖｏが低くなるほどＦＥＴ４のオン期間が長くなって、結果的に整流平滑回路２１から負荷２２に安定した出力電圧Ｖｏが供給される。

なお、図１には示していないが、負荷２２への出力電流を電流検出器により監視し、この出力電流が所定値を超えたら、パルス制御信号Ｖｐの導通幅を最小にするような過電流保護機能を、発振回路７に持たせてもよい。

前述した出力電圧検出回路２４は、図２〜図４に示すように様々な接続形態とすることができる。図２に示す回路例では、トランス３に一次巻線３Ａや二次巻線３Ｂと電磁気的に結合する三次巻線３Ｃを設け、この三次巻線３Ｃに発生する電圧を用いて、出力電圧検出回路２４が出力電圧Ｖｏに応じた検出信号を生成するものである。この場合の出力電圧検出回路２４は、整流平滑回路２１と同じ回路構成とするのが好ましい。そうすることで、二次巻線３Ｂと三次巻線３Ｃとの巻数比を適宜調整するだけで、出力電圧Ｖｏに比例した電圧レベルの検出信号を簡単に得ることができる。また、出力電圧Ｖｏの検出信号をフィードバックする際に、部品の追加を何等伴わずに、トランス３を検出信号の電気的な絶縁素子として利用できる。

図３に示す回路例では、整流平滑回路２１が、整流ダイオード３１，転流ダイオード３２，チョークコイル３３および平滑コンデンサ３４とを備え、ＦＥＴ４のオン時に二次巻線３Ｂのドット側端子に正極性の電圧が誘起されると、整流ダイオード３１がオンしてチョークコイル３３にエネルギーが蓄えられ、ＦＥＴ４のオフ時に二次巻線３Ｂの非ドット側端子に正極性の電圧が誘起されると、転流ダイオード３２がオンして、それまでチョークコイル３３に蓄えられたエネルギーが平滑コンデンサ３４や負荷２２に放出される構成を有している。またこのような構成において、チョークコイル３３は上記エネルギーのやり取りを行なう主巻線３３Ａと、この主巻線３３Ａに電磁気的に結合する補助巻線３３Ｂとを備え、補助巻線３３Ｂに発生する電圧を用いて、出力電圧検出回路２４が出力電圧Ｖｏに応じた検出信号を生成するものである。

図４に示す回路例では、整流平滑回路２１の出力側に発生する出力電圧Ｖｏを直接用いて、出力電圧検出回路２４がこの出力電圧Ｖｏに応じた検出信号を生成するものである。出力電圧検出回路２４からの検出信号は、発光素子３６Ａをトランス３の二次側に配置し、受光素子３６Ｂをトランス３の一次側に配置したホトカプラ３６により、電気的に絶縁して発振回路７や開閉回路１３に伝送される。

その他、出力電圧検出回路２４の接続形態は、本発明の趣旨を逸脱しない範囲で種々の変形が考えられる。いずれにせよ、開閉回路１３のスイッチ素子１１が、出力電圧Ｖｏの値に応じてオンまたはオフする構成を有していればよい。

次に、上記構成についてその作用を、図５および図６の波形図や、図７のグラフを参照しながら説明する。なお、図５はスイッチ素子１１をオンした通常動作時におけるＦＥＴ４のゲート・ソース間電圧ＶGS4を示し、また図６は、スイッチ素子１１をオフした低出力電圧時におけるＦＥＴ４のゲート・ソース間電圧ＶGS4を示している。さらに図７では、ＦＥＴ４のゲート・ソース間電圧ＶGS4と、ドレイン・ソース間のオン抵抗ＲDS4との関係を示している。

発振回路７が動作すると、出力電圧検出回路２４からの検出信号に基づいて、出力電圧Ｖｏに応じた導通幅を有するパルス制御信号Ｖｐが駆動回路８に供給され、駆動回路８からＦＥＴ４のゲートに出力される駆動信号によって、ＦＥＴ４がオンまたはオフにスイッチング動作される。これにより、入力電源２からの入力電圧Ｖｉがトランス３の一次巻線３Ａに断続的に印加され、二次巻線３Ｂに誘起された電圧を整流平滑回路２１が整流平滑することで、出力端子＋Ｖｏ，−Ｖｏから負荷２２に所望の出力電圧Ｖｏが供給される。

ここで通常の動作において、出力電圧Ｖｏが所定値以上である場合は、出力電圧検出回路２４からの検出信号によって、開閉回路１３を構成するスイッチ素子１１はオン状態となり、抵抗１２の両端間を短絡して、基準電源２からの動作電圧Ｖccがそのまま駆動回路８を構成するトランジスタ１０のコレクタに印加される。そして、発振回路７から出力されるパルス制御信号ＶｐがＨ（高）レベルになると、ＮＰＮ型のトランジスタ１０はオン，ＰＮＰ型のトランジスタ９はオフし、基準電源２からの動作電圧Ｖccがトランジスタ１０を通してＦＥＴ４のゲート・ソース間に印加される。また、発振回路７から出力されるパルス制御信号ＶｐがＬ（低）レベルになると、ＰＮＰ型のトランジスタ９はオン，ＮＰＮ型のトランジスタ１０はオフし、それまでＦＥＴ４のゲートに蓄えられた電荷が、トランジスタ９を通して速やかに放電される。発振回路７からはパルス制御信号Ｖｐとして、出力電圧Ｖｏの変動に見合うＨレベルの導通幅を有するオンパルスが繰り返し出力され、それにより出力電圧Ｖｏの安定化が図られる。

上記一連の動作で、ＦＥＴ４に供給される駆動信号は、図５に示すＦＥＴ４のゲート・ソース間電圧ＶGS4の波形からも明らかなように、駆動回路８に高い電圧（動作電圧Ｖcc）が印加されている関係で、その立ち上がりが急峻になり、パルス制御信号ＶｐがＨレベルに転じてから、ＦＥＴ４がターンオンするしきい値Ｖthに達するまでの時間も短くなって、ＦＥＴ４が速やかにオンする。また図７に示すように、ＦＥＴ４のゲート・ソース間電圧が高くなると、その分ＦＥＴ４のオン抵抗は小さくなって、ＦＥＴ４のドレイン・ソース間に十分な一次側電流を流すことができる。

これに対して、例えば負荷２２が短絡したり、あるいは出力端子＋Ｖｏ，−Ｖｏ間に大きなコンデンサを接続して、装置ひいては発振回路７を起動させたりすると、コンバータ回路２３に大きな電流が流れることに起因して、過電流保護動作により出力電圧Ｖｏが低下する。出力電圧検出回路２４はその状態を検出し、出力電圧Ｖｏが所定値よりも低い場合には、スイッチ素子１１をオフ状態にして、抵抗１２の両端間を開放し、その抵抗１２を通して基準電源２からの動作電圧Ｖccをトランジスタ１０のコレクタに印加する。

このときＦＥＴ４に供給される駆動信号は、図６に示すＦＥＴ４のゲート・ソース間電圧ＶGS4の波形からも明らかなように、通常動作時よりも低い電圧が駆動回路８に印加されている関係で、その立ち上がりが緩慢になり、パルス制御信号ＶｐがＨレベルに転じてから、ＦＥＴ４がターンオンするしきい値Ｖthに達するまでの時間も長くなって、ＦＥＴ４が緩やかにオンし、結果的にＦＥＴ４のオン時間が制限される。また図７に示すように、ＦＥＴ４のゲート・ソース間電圧の最大値が通常動作時よりも低いため、その分ＦＥＴ４のオン抵抗は大きくなって、ＦＥＴ４のドレイン・ソース間に流れる一次側電流も抑制される。したがって、出力電圧Ｖｏの低下時にスイッチ素子１１をオフ状態にすることで、トランス３を介して出力側に伝送されるエネルギー量が制限され、ＦＥＴ４及び整流平滑回路２１を構成する素子のサージ電圧を効果的に抑制することができる。

図８は、負荷２２の短絡時において、スイッチ素子１１をオンにした場合の各部の波形図を示し、また図９は、同じく負荷２２の短絡時において、スイッチ素子１１をオフにした場合の各部の波形図を示している。これらの各図において、ＶDS4はＦＥＴ４のドレイン・ソース間電圧を示し、ＩDS4はＦＥＴ４のドレイン・ソース間電流を示し、ＶGS4はＦＥＴ４のゲート・ソース間電圧を示している。

一般的に、発振回路７を含むスイッチング電源装置用の制御用ＩＣは、その最小オン時間が100ｎｓ程度であることから、仮にコンバータ回路２３での過電流を検出して、発振回路７がパルス制御回路Ｖｐのオンデューティを最小に絞ったとしても、最小オン時間が経過するまでは過大な電流がコンバータ回路２３内に流れてしまう。特に、負荷２２が短絡して出力電圧Ｖｏが極端に低い状態が続くと、過電流によって整流平滑回路２１を構成するチョークコイル３３が飽和に至ると、このチョークコイル３３が短絡状態となって、さらに大きな電流がコンバータ回路２３内に流れ、ＦＥＴ４がオフした瞬間に過大な電圧が発生する。図８は、ＦＥＴ４がオフした瞬間に、ＦＥＴ４のドレイン・ソース間に大きな電圧ＶDS4が表れている。

そこで本実施例では、負荷２２の短絡により出力電圧Ｖｏが極端に低下すると、スイッチ素子１１をオフにして、ＦＥＴ４のオン時間とドレイン・ソース間に流れる電流ＩDS4を制限する。これにより図９に示すように、ＦＥＴ４がオフした瞬間に発生するＦＥＴ４のドレイン・ソース間電圧ＶDS4は、スイッチ素子１１がオンした状態よりも小さくなり、上述した過大な電圧の発生を効果的に抑制できる。

以上のように本実施例では、スイッチング素子であるＦＥＴ４のスイッチング動作により、入力電圧Ｖｉを出力電圧Ｖｏに変換して負荷２２に供給するコンバータ回路２３と、出力電圧Ｖｏを検出する出力電圧検出回路２４と、出力電圧検出回路２４からの検出信号により、出力電圧Ｖｏが所定値よりも低い場合に、ＦＥＴ４のオン時間とＦＥＴ４を流れる電流を制限する駆動信号を、ＦＥＴ４に供給する駆動信号生成回路としての発振回路７，駆動回路８および開閉回路１３を備えている。

このような構成を採用することで、負荷２２が短絡したり、出力側の出力端子＋Ｖｏ，−Ｖｏ間に容量の大きなコンデンサを接続して起動させたりしても、出力電圧Ｖｏが所定値よりも低ければ、駆動回路８から供給される駆動信号によって、ＦＥＴ４のオン時間とＦＥＴ４を流れる電流がそれぞれ制限される。したがって、ＦＥＴ４及び整流平滑回路２１を構成する素子のサージ電圧を抑制して、耐圧の低い素子を利用できると共に、従来のようなサージ電圧をコンデンサで充電するスナバ回路は不要となり、出力電圧Ｖｏが所定値よりも高い通常動作時には、高効率なスイッチング電源装置を提供できる。

また前記駆動信号生成回路は、出力電圧Ｖｏが所定値よりも低い場合に、ＦＥＴ４への駆動信号の立ち上がりを緩やかにし、且つその駆動信号の電圧レベルの最大値を低くする構成を有している。

こうすると、出力電圧Ｖｏが所定値よりも低い場合は、通常動作時に比べて駆動信号の立ち上がりを緩やかにすることで、ＦＥＴ４のオン時間を制限でき、併せて通常動作時に比べて駆動信号の電圧レベルの最大値を低くすることで、ＦＥＴ４及び整流平滑回路２１を構成する素子を流れる電流も制限され、ＦＥＴ４及び整流平滑回路２１を構成する素子のサージ電圧を効果的に抑制できる。

さらに、ここでの駆動信号生成回路は、パルス制御信号Ｖｐを生成する発振回路７と、このパルス制御信号Ｖｐがそれぞれの制御端子であるベースに印加され、第１のスイッチ素子であるＰＮＰ型トランジスタ９と第２のスイッチ素子であるＮＰＮ型トランジスタ１０との直列回路を有する駆動回路８と、第３のスイッチ素子であるスイッチ素子１１と抵抗１２との並列回路を有し、出力電圧Ｖｏが所定値よりも低い場合にスイッチ素子１１をオフにして、抵抗１２を通じて安定した動作電圧Ｖccをトランジスタ９，１０の直列回路に印加し、出力電圧Ｖｏが所定値以上の場合にスイッチ素子１１をオンにして、動作電圧Ｖccをそのままトランジスタ９，１０の直列回路に印加する開閉回路１３とからなり、トランジスタ９，１０の接続点からＦＥＴ４に駆動信号を供給する構成を有している。

このような構成における駆動信号生成回路は、トランジスタ９，１０に駆動信号を供給する既存の発振回路７と駆動回路８に、スイッチ素子１１と抵抗１２とにより構成される開閉回路１３を付加するだけでよく、回路構成の複雑化を最小限に止めることができる。

図１０は、上記第１実施例を改変した回路例で、ここでは開閉回路１３をスイッチ素子１１だけで構成し、また発振回路７からトランジスタ９，１０に至るパルス制御信号Ｖｐの供給ラインに、ダイオード３１と抵抗３２との並列回路を挿入した点が、第１実施例とは異なる。なお、本実施例における開閉回路１３の構成、またはダイオード３１と抵抗３２との並列回路だけを、第１実施例に組み入れてもよい。

通常の動作において、出力電圧Ｖｏが所定値以上である場合は、出力電圧検出回路２４からの検出信号によって、開閉回路１３を構成するスイッチ素子１１はオン状態となり、基準電源２からの動作電圧Ｖccがそのまま駆動回路８を構成するトランジスタ１０のコレクタに印加される。そして、発振回路７から出力されるパルス制御信号ＶｐがＨ（高）レベルになると、そのパルス制御信号Ｖｐが電流制限用の抵抗３２を通してトランジスタ９，１０に印加され、ＮＰＮ型のトランジスタ１０はオン，ＰＮＰ型のトランジスタ９はオフし、基準電源２からの動作電圧Ｖccがトランジスタ１０を通してＦＥＴ４のゲート・ソース間に印加される。また、発振回路７から出力されるパルス制御信号ＶｐがＬ（低）レベルになると、ダイオード３１が導通してトランジスタ９，１０の蓄積電荷を高速に引き抜き、ＰＮＰ型のトランジスタ９は急速にオン，ＮＰＮ型のトランジスタ１０は急速にオフし、それまでＦＥＴ４のゲートに蓄えられた電荷が、トランジスタ９を通してさらに速やかに放電される。発振回路７からはパルス制御信号Ｖｐとして、出力電圧Ｖｏの変動に見合うＨレベルの導通幅を有するオンパルスが繰り返し出力され、それにより出力電圧Ｖｏの安定化が図られる。この一連の動作で、ＦＥＴ４に供給される駆動信号は、図５に示すＦＥＴ４のゲート・ソース間電圧ＶGS4の波形に一致する。

一方、例えば負荷２２が短絡したり、あるいは出力端子＋Ｖｏ，−Ｖｏに大きなコンデンサを接続して、装置ひいては発振回路７を起動させたりして、出力電圧Ｖｏが所定値よりも低くなると、出力電圧検出回路２４がスイッチ素子１１をオフ状態にして、基準電源２からトランジスタ１０のコレクタへの動作電圧Ｖccを遮断する。すると、トランジスタ１０のコレクタ・エミッタ間電圧が低下して、パルス制御信号Ｖｐから抵抗３２を通してベース・エミッタ間のみによりＦＥＴ４のゲート容量を充電する。この充電経路によってＦＥＴ４のゲート容量は緩やかに充電され、ＦＥＴ４に流れる電流が制限されて、ＦＥＴ４及び整流平滑回路２１を構成する素子のサージ電圧を効果的に抑制することができる。

以上のように本実施例では、ＦＥＴ４のスイッチング動作により、入力電圧Ｖｉを出力電圧Ｖｏに変換して負荷２２に供給するコンバータ回路２３と、出力電圧Ｖｏを検出する出力電圧検出回路２４と、出力電圧検出回路２４からの検出信号により、出力電圧Ｖｏが所定値よりも低い場合に、ＦＥＴ４のオン時間とＦＥＴ４を流れる電流を制限する駆動信号を、ＦＥＴ４に供給する駆動信号生成回路としての発振回路７，駆動回路８および開閉回路１３を備え、特にここでの駆動信号生成回路は、出力電圧Ｖｏが所定値よりも低い場合に、ＦＥＴ４がオンしないような駆動信号を供給する構成を有している。

こうすれば、負荷２２が短絡したり、出力側の出力端子＋Ｖｏ，−Ｖｏ間に容量の大きなコンデンサを接続して起動させたりしても、出力電圧Ｖｏが所定値よりも低ければ、駆動回路８から供給される駆動信号によって、ＦＥＴ４のオン時間とＦＥＴ４及び整流平滑回路２１を構成する素子を流れる電流がそれぞれ制限される。したがって、ＦＥＴ４及び整流平滑回路２１を構成する素子のサージ電圧を抑制して、耐圧の低い素子を利用できると共に、従来のようなサージ電圧をコンデンサで充電するスナバ回路は不要となり、出力電圧Ｖｏが所定値よりも高い通常動作時には、高効率なスイッチング電源装置を提供できる。また、出力電圧Ｖｏが所定値よりも低い場合は、通常動作時とは異なりＦＥＴ４に流れる電流を制限することで、ＦＥＴ４及び整流平滑回路２１を構成する素子のサージ電圧を確実に抑制できる。

さらに、上記駆動信号生成回路は、パルス制御信号Ｖｐを生成する発振回路７と、このパルス制御信号Ｖｐがそれぞれのベースに印加され、トランジスタ９，１０の直列回路を有する駆動回路８と、スイッチ素子１１を有し、出力電圧Ｖｏが所定値よりも低い場合に、このスイッチ素子１１をオフにして、トランジスタ９，１０の直列回路への動作電圧Ｖccの印加を遮断し、出力電圧Ｖｏが所定値以上の場合に、スイッチ素子１１をオンにして、動作電圧Ｖccをそのままトランジスタ９，１０の直列回路に印加する開閉回路１３とからなり、トランジスタ９，１０の接続点からＦＥＴ４に駆動信号を供給する構成を有している。

このようにすると、駆動信号生成回路は、ＦＥＴ４に駆動信号を供給する既存の発振回路７と駆動回路８に、スイッチ素子１１からなる開閉回路１３を付加するだけでよく、回路構成の複雑化を最小限に止めることができる。

なお本発明は、本実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば上記各実施例に共通して、トランジスタ９，１０に代わって、Ｐチャネル型とＮチャネル型のＦＥＴを用いたり、他の制御端子付き半導体素子を用いたりしてもよい。ただし、第２実施例のトランジスタ１０については、制御端子に電流を流すことができる素子を選択する必要がある。また、コンバータ回路２３についても、実施例に示すフォワード型のものに限らず、その他の種々の構成が可能である。

４ＦＥＴ（スイッチング素子）
７発振回路（駆動信号生成回路）
８駆動回路（駆動信号生成回路）
９ＰＮＰ型トランジスタ（第１のスイッチ素子）
１０ＮＰＮ型トランジスタ（第２のスイッチ素子）
１１スイッチ素子（第３のスイッチ素子）
１２抵抗
１３開閉回路（駆動信号生成回路）
２２負荷
２３コンバータ回路
２４出力電圧検出回路

Claims

スイッチング素子のスイッチング動作により、入力電圧を出力電圧に変換して負荷に供給するコンバータ回路と、
前記出力電圧を検出する出力電圧検出回路と、
前記出力電圧検出回路からの検出信号により、前記出力電圧が所定値よりも低い場合に、前記スイッチング素子のオン時間と前記スイッチング素子を流れる電流を制限する駆動信号を、前記スイッチング素子に供給する駆動信号生成回路と、を備え、
前記駆動信号生成回路は、前記出力電圧検出回路からの前記検出信号に基づいて、前記出力電圧に応じた導通幅を有するパルス制御信号を生成する発振回路と、
このパルス制御信号がそれぞれの制御端子に印加され、第１のスイッチ素子と第２のスイッチ素子とを有する駆動回路と、
第３のスイッチ素子と抵抗との並列回路を有し、前記出力電圧が所定値よりも低い場合に、前記第３のスイッチ素子をオフにして、前記抵抗を通じて動作電圧を前記駆動回路に印加し、前記出力電圧が前記所定値以上の場合に、前記第３のスイッチ素子をオンにして、前記動作電圧をそのまま前記駆動回路に印加する開閉回路とからなり、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点から、前記スイッチング素子に駆動信号を供給する構成としたことを特徴とするスイッチング電源装置。
スイッチング素子のスイッチング動作により、入力電圧を出力電圧に変換して負荷に供給するコンバータ回路と、
前記出力電圧を検出する出力電圧検出回路と、
前記出力電圧検出回路からの検出信号により、前記出力電圧が所定値よりも低い場合に、前記スイッチング素子のオン時間と前記スイッチング素子を流れる電流を制限する駆動信号を、前記スイッチング素子に供給する駆動信号生成回路と、を備え、
前記駆動信号生成回路は、前記出力電圧検出回路からの前記検出信号に基づいて、前記出力電圧に応じた導通幅を有するパルス制御信号を生成する発振回路と、
このパルス制御信号がそれぞれの制御端子に印加され、第１のスイッチ素子と第２のスイッチ素子とを有する駆動回路と、
第３のスイッチ素子を有し、前記出力電圧が所定値よりも低い場合に、前記第３のスイッチ素子をオフにして、前記駆動回路への動作電圧の印加を遮断し、前記出力電圧が前記所定値以上の場合に、前記第３のスイッチ素子をオンにして、前記動作電圧をそのまま前記駆動回路に印加する開閉回路とからなり、
前記第１のスイッチ素子はＮＰＮバイポーラトランジスタであって、前記第３のスイッチ素子がオフの場合には、前記第１のスイッチ素子のベース・エミッタを電流が流れて前記スイッチング素子に駆動信号を供給し、前記第３のスイッチ素子がオンの場合には、前記第１のスイッチ素子のコレクタ・エミッタを電流が流れ、前記スイッチング素子に駆動信号を供給する構成としたことを特徴とするスイッチング電源装置。
前記駆動信号生成回路は、前記出力電圧が所定値よりも低い場合に、前記駆動信号の立ち上がりを緩やかにし、且つ電圧レベルの最大値を低くするものであることを特徴とする請求項１または２記載のスイッチング電源装置。