JPH09163736A - Ｄｃ−ｄｃコンバ−タ - Google Patents
Ｄｃ−ｄｃコンバ−タInfo
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- JPH09163736A JPH09163736A JP7345996A JP34599695A JPH09163736A JP H09163736 A JPH09163736 A JP H09163736A JP 7345996 A JP7345996 A JP 7345996A JP 34599695 A JP34599695 A JP 34599695A JP H09163736 A JPH09163736 A JP H09163736A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
Abstract
(57)【要約】
【課題】 ＤＣ−ＤＣコンバーの出力整流ダイオードに
並列に接続したスイッチング素子の制御を容易に達成す
る。 【解決手段】 トランス２の１次巻線１３と第１のＦＥ
Ｔ３との直列回路を電源１の一端と他端との間に接続す
る。トランス２の２次巻線１４に出力整流ダイオード６
を介して平滑用コンデンサ８を接続する。出力整流ダイ
オード６に並列に第２のＦＥＴ７を接続する。出力整流
ダイオード６の電圧を抵抗４７と逆流阻止用ダイオード
４９の回路で検出する。出力整流ダイオード６の電圧と
基準電圧とをコンパレータ５０で比較してパルスを形成
し、このパルスで第２のＦＥＴ７を制御する。
並列に接続したスイッチング素子の制御を容易に達成す
る。 【解決手段】 トランス２の１次巻線１３と第１のＦＥ
Ｔ３との直列回路を電源１の一端と他端との間に接続す
る。トランス２の２次巻線１４に出力整流ダイオード６
を介して平滑用コンデンサ８を接続する。出力整流ダイ
オード６に並列に第２のＦＥＴ７を接続する。出力整流
ダイオード６の電圧を抵抗４７と逆流阻止用ダイオード
４９の回路で検出する。出力整流ダイオード６の電圧と
基準電圧とをコンパレータ５０で比較してパルスを形成
し、このパルスで第２のＦＥＴ７を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、負荷に直流電力を供給
するためのＤＣ−ＤＣコンバータに関する。
するためのＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】従来の典型的なスイッチングレギュレー
タは、例えば米国特許第４，７５８，９３７号に示され
ているように、直流電源と、１次、２次及び３次巻線と
を有するトランスと、スイッチング素子と、出力整流平
滑回路と、制御回路とから成る。スイッチング素子はト
ランスの１次巻線を介して直流電源の一端と他端との間
に接続され、制御回路によってオン・オフ制御される。
出力整流平滑回路は第１のタイプ又は第２のタイプに構
成される。第１のタイプの出力整流平滑回路は、１次巻
線側のスイッチング素子のオンの期間に２次巻線に誘起
される電圧によって逆方向バイアスされ、スイッチング
素子のオフの期間に２次巻線に誘起される電圧によって
順方向バイアスされる方向性を有して２次巻線に接続さ
れた整流ダイオードと、この整流ダイオードの出力電圧
を平滑するコンデンサとから成る。第２のタイプの出力
整流平滑回路は、スイッチング素子のオンの期間に２次
巻線に誘起される電圧によって順方向バイアスされる方
向性を有して２次巻線に接続された整流ダイオードと、
この整流ダイオードの出力ラインに直列に接続されたチ
ョークコイルと、このチョークコイルの出力段に接続さ
れた平滑用コンデンサと、チョークコイルと平滑用コン
デンサとを含む閉回路を形成するためのダイオードとか
ら成る。第１のタイプの出力整流平滑回路を有するスイ
ッチングレギュレータはフライバック型又はリバース型
スイッチングレギュレータと呼ばれ、第２のタイプの出
力整流平滑回路を有するスイッチングレギュレタ−はフ
ォワ−ド型スイッチングレギュレ−タと呼ばれることが
ある。本願発明は上記の第１のタイプの出力整流平滑回
路を有するＤＣ−ＤＣコンバータに関係している。
タは、例えば米国特許第４，７５８，９３７号に示され
ているように、直流電源と、１次、２次及び３次巻線と
を有するトランスと、スイッチング素子と、出力整流平
滑回路と、制御回路とから成る。スイッチング素子はト
ランスの１次巻線を介して直流電源の一端と他端との間
に接続され、制御回路によってオン・オフ制御される。
出力整流平滑回路は第１のタイプ又は第２のタイプに構
成される。第１のタイプの出力整流平滑回路は、１次巻
線側のスイッチング素子のオンの期間に２次巻線に誘起
される電圧によって逆方向バイアスされ、スイッチング
素子のオフの期間に２次巻線に誘起される電圧によって
順方向バイアスされる方向性を有して２次巻線に接続さ
れた整流ダイオードと、この整流ダイオードの出力電圧
を平滑するコンデンサとから成る。第２のタイプの出力
整流平滑回路は、スイッチング素子のオンの期間に２次
巻線に誘起される電圧によって順方向バイアスされる方
向性を有して２次巻線に接続された整流ダイオードと、
この整流ダイオードの出力ラインに直列に接続されたチ
ョークコイルと、このチョークコイルの出力段に接続さ
れた平滑用コンデンサと、チョークコイルと平滑用コン
デンサとを含む閉回路を形成するためのダイオードとか
ら成る。第１のタイプの出力整流平滑回路を有するスイ
ッチングレギュレータはフライバック型又はリバース型
スイッチングレギュレータと呼ばれ、第２のタイプの出
力整流平滑回路を有するスイッチングレギュレタ−はフ
ォワ−ド型スイッチングレギュレ−タと呼ばれることが
ある。本願発明は上記の第１のタイプの出力整流平滑回
路を有するＤＣ−ＤＣコンバータに関係している。
【０００３】
【発明が解決しようとする課題】ところで、ＤＣ−ＤＣ
コンバータに対して高効率化が要求されている。ＤＣ−
ＤＣコンバータの効率を高めるためには、スイッチング
素子及び整流ダイオードの電力損失を低減させなければ
ならない。出力整流ダイオードの電力損失を低減させる
ために、この出力整流ダイオードに並列にＦＥＴ又はバ
イポーラトランジスタ等の半導体スイッチを接続し、出
力整流ダイオードの導通と同期して半導体スイッチをオ
ンにする方式が知られている。半導体スイッチと出力整
流ダイオードとの並列回路を設けると、これ等の並列回
路の合成抵抗値が出力整流ダイオードのみの抵抗値より
も小さくなり、電力損失の低減を図ることができる。し
かし、トランスの１次側のスイッチング素子のオフ期間
に同期して２次側の半導体スイッチをオン状態に制御す
るための回路構成が複雑になった。従って、本願の第１
の目的は出力整流ダイオードに並列に接続したスイッチ
ング素子の制御回路を簡単にすることにある。ＤＣ−Ｄ
Ｃコンバ−タの高効率化の別の方式として、トランスの
１次側のスイッチング素子の電力損失を低減させ且つこ
のスイッチング素子のターンオフ時のノイズを抑制する
ためにスイッチング素子に並列にコンデンサを接続する
方式が知られている。このように、スイッチング素子に
コンデンサを並列に接続すると、ターンオフ時にコンデ
ンサが徐々に充電され、このコンデンサの電圧及びスイ
ッチング素子の電圧が徐々に高くなる。スイッチング素
子としてのバイポーラトランジスタ又は電界効果トラン
ジスタの電流は、半導体におけるキャリアの蓄積効果の
ためにこれがオフ制御された後にも流れる。しかし、コ
ンデンサを設けるとオフ制御された後にスイッチング素
子の電圧が急激に高くならないために、スイッチング素
子の電流と電圧の積に基づく電力損失即ちスイッチング
損失が抑制され、またターンオフ時のノイズ即ちサージ
電圧も抑制される。ところが、スイッチング素子のター
ンオン時にコンデンサの電荷がスイッチング素子を介し
て放出され電力損失が生じる。このターンオン時のスイ
ッチング損失を低減させる方式として例えば米国特許第
４，９５８，２６８号又は特開平２−２６１０５３号公
報に開示されているようにトランスの１次巻線のインダ
クタンスとスイッチング素子に並列接続されたコンデン
サとによって共振動作を生じさせ、スイッチング素子の
オフからオンへの転換区間におけるスイッチング素子の
電圧を正弦波の共振波形によって減衰させ、スイッチン
グ素子の電圧をゼロ又はこれに近い状態にし、この状態
でスイッチング素子をオンにすることによってスイッチ
ング損失を低減する方法が知られている。
コンバータに対して高効率化が要求されている。ＤＣ−
ＤＣコンバータの効率を高めるためには、スイッチング
素子及び整流ダイオードの電力損失を低減させなければ
ならない。出力整流ダイオードの電力損失を低減させる
ために、この出力整流ダイオードに並列にＦＥＴ又はバ
イポーラトランジスタ等の半導体スイッチを接続し、出
力整流ダイオードの導通と同期して半導体スイッチをオ
ンにする方式が知られている。半導体スイッチと出力整
流ダイオードとの並列回路を設けると、これ等の並列回
路の合成抵抗値が出力整流ダイオードのみの抵抗値より
も小さくなり、電力損失の低減を図ることができる。し
かし、トランスの１次側のスイッチング素子のオフ期間
に同期して２次側の半導体スイッチをオン状態に制御す
るための回路構成が複雑になった。従って、本願の第１
の目的は出力整流ダイオードに並列に接続したスイッチ
ング素子の制御回路を簡単にすることにある。ＤＣ−Ｄ
Ｃコンバ−タの高効率化の別の方式として、トランスの
１次側のスイッチング素子の電力損失を低減させ且つこ
のスイッチング素子のターンオフ時のノイズを抑制する
ためにスイッチング素子に並列にコンデンサを接続する
方式が知られている。このように、スイッチング素子に
コンデンサを並列に接続すると、ターンオフ時にコンデ
ンサが徐々に充電され、このコンデンサの電圧及びスイ
ッチング素子の電圧が徐々に高くなる。スイッチング素
子としてのバイポーラトランジスタ又は電界効果トラン
ジスタの電流は、半導体におけるキャリアの蓄積効果の
ためにこれがオフ制御された後にも流れる。しかし、コ
ンデンサを設けるとオフ制御された後にスイッチング素
子の電圧が急激に高くならないために、スイッチング素
子の電流と電圧の積に基づく電力損失即ちスイッチング
損失が抑制され、またターンオフ時のノイズ即ちサージ
電圧も抑制される。ところが、スイッチング素子のター
ンオン時にコンデンサの電荷がスイッチング素子を介し
て放出され電力損失が生じる。このターンオン時のスイ
ッチング損失を低減させる方式として例えば米国特許第
４，９５８，２６８号又は特開平２−２６１０５３号公
報に開示されているようにトランスの１次巻線のインダ
クタンスとスイッチング素子に並列接続されたコンデン
サとによって共振動作を生じさせ、スイッチング素子の
オフからオンへの転換区間におけるスイッチング素子の
電圧を正弦波の共振波形によって減衰させ、スイッチン
グ素子の電圧をゼロ又はこれに近い状態にし、この状態
でスイッチング素子をオンにすることによってスイッチ
ング損失を低減する方法が知られている。
【０００４】ところで、スイッチング素子のオフ期間の
電圧値はＤＣ−ＤＣコンバータの電源電圧即ち入力電圧
とトランスの１次巻線のフライバック電圧に依存してい
る。従って、電源電圧が高い場合にはスイッチング素子
の電圧も必然的に高くなり、共振電圧によってスイッチ
ング素子の電圧をゼロまで低減させることが不可能にな
ることがある。この問題を解決するために前述の米国特
許第４，９５８，２６８号のＤＣ−ＤＣコンバータはト
ランスの２次巻線に接続された整流ダイオードに並列に
接続された第２のスイッチング素子を有する。この第２
のスイッチング素子はトランスの１次側の第１のスイッ
チング素子と逆の動作をなす。即ち、第１のスイッチン
グ素子のオフ期間に第２のスイッチング素子がオンにな
り、第１のスイッチング素子のオン期間に第２のスイッ
チング素子がオフになる。本願発明で問題にしている前
述した第１のタイプのＤＣ−ＤＣコンバータ即ちフライ
バック型コンバータにおいて、トランスの１次側の第１
のスイッチング素子のオフ期間にトランスの蓄積エネル
ギーの放出が終了すると、トランスの２次巻線に接続さ
れた整流ダイオードはオフになる。しかし、前述の米国
特許第４，９５８，２６８号のＤＣ−ＤＣコンバータで
は整流ダイオードのオフの後にも第２のスイッチング素
子がオンに保たれているので、出力平滑用コンデンサの
電圧が第２のスイッチング素子を介して２次巻線に印加
される。これにより平滑用コンデンサからトランスの１
次巻線にエネルギーが供給され、トランスの１次側の共
振電圧の振幅を大きくすることができる。このように共
振電圧の振幅が大きくなると、第１のスイッチング素子
の電圧を共振電圧によって確実に打ち消して第１のスイ
ッチング素子の電圧をゼロにすることが可能になる。
電圧値はＤＣ−ＤＣコンバータの電源電圧即ち入力電圧
とトランスの１次巻線のフライバック電圧に依存してい
る。従って、電源電圧が高い場合にはスイッチング素子
の電圧も必然的に高くなり、共振電圧によってスイッチ
ング素子の電圧をゼロまで低減させることが不可能にな
ることがある。この問題を解決するために前述の米国特
許第４，９５８，２６８号のＤＣ−ＤＣコンバータはト
ランスの２次巻線に接続された整流ダイオードに並列に
接続された第２のスイッチング素子を有する。この第２
のスイッチング素子はトランスの１次側の第１のスイッ
チング素子と逆の動作をなす。即ち、第１のスイッチン
グ素子のオフ期間に第２のスイッチング素子がオンにな
り、第１のスイッチング素子のオン期間に第２のスイッ
チング素子がオフになる。本願発明で問題にしている前
述した第１のタイプのＤＣ−ＤＣコンバータ即ちフライ
バック型コンバータにおいて、トランスの１次側の第１
のスイッチング素子のオフ期間にトランスの蓄積エネル
ギーの放出が終了すると、トランスの２次巻線に接続さ
れた整流ダイオードはオフになる。しかし、前述の米国
特許第４，９５８，２６８号のＤＣ−ＤＣコンバータで
は整流ダイオードのオフの後にも第２のスイッチング素
子がオンに保たれているので、出力平滑用コンデンサの
電圧が第２のスイッチング素子を介して２次巻線に印加
される。これにより平滑用コンデンサからトランスの１
次巻線にエネルギーが供給され、トランスの１次側の共
振電圧の振幅を大きくすることができる。このように共
振電圧の振幅が大きくなると、第１のスイッチング素子
の電圧を共振電圧によって確実に打ち消して第１のスイ
ッチング素子の電圧をゼロにすることが可能になる。
【０００５】しかし、トランスの２次側の整流ダイオー
ドに並列に第２のスイッチング素子を並列に接続する形
式のＤＣ−ＤＣコンバータには次の問題点がある。 （１） トランスの１次側の第１のスイッチング素子と
トランスの２次側の第２のスイッチング素子とを互いに
反対に動作させるための回路の構成が複雑になる。 （２） ＤＣ−ＤＣコンバータの電源電圧即ち入力電圧
が変動すると、１次側のスイッチング素子の電圧を共振
によって理想的にゼロにすることができなくなり、スイ
ッチング損失を低減させる効果が小さくなる。
ドに並列に第２のスイッチング素子を並列に接続する形
式のＤＣ−ＤＣコンバータには次の問題点がある。 （１） トランスの１次側の第１のスイッチング素子と
トランスの２次側の第２のスイッチング素子とを互いに
反対に動作させるための回路の構成が複雑になる。 （２） ＤＣ−ＤＣコンバータの電源電圧即ち入力電圧
が変動すると、１次側のスイッチング素子の電圧を共振
によって理想的にゼロにすることができなくなり、スイ
ッチング損失を低減させる効果が小さくなる。
【０００６】そこで、本願の第２の目的は共振用コンデ
ンサを有するＤＣ−ＤＣコンバータにおいて上記の
（１）又は（２）又はこれ等の両方の問題を解決するこ
とにある。
ンサを有するＤＣ−ＤＣコンバータにおいて上記の
（１）又は（２）又はこれ等の両方の問題を解決するこ
とにある。
【０００７】
【課題を解決するための手段】上記の第１の目的を達成
するための本発明は、負荷に直流電力を供給するための
ＤＣ−ＤＣコンバータであって、直流電圧を供給する直
流電源と、前記直流電圧を繰返してオン・オフするため
に前記直流電源の一端と他端との間に接続され、且つ制
御端子を有している第１のスイッチング素子と、前記第
１のスイッチング素子に対して直列に接続され、前記第
１のスイッチング素子のオン期間にエネルギーを蓄積
し、前記第１のスイッチング素子のオフ期間に前記エネ
ルギーを放出するように構成されたインダクタンス手段
と、前記第１のスイッチング素子のオン期間に前記イン
ダクタンス手段から得られた電圧で逆バイアスされ、前
記第１のスイッチング素子のオフ期間に前記インダクタ
ンス手段から得られた電圧で順バイアスされる方向性を
有して前記インダクタンス手段に接続された整流ダイオ
ードと、前記整流ダイオードで整流された電圧を平滑し
て前記負荷に電力を供給するために前記整流ダイオード
を介して前記インダクタンス手段に接続された平滑用コ
ンデンサと、前記第１のスイッチング素子をオン・オフ
制御するために前記第１のスイッチング素子の制御端子
に接続されたスイッチ制御手段と、前記整流ダイオード
に並列に接続され且つ制御端子を有している第２のスイ
ッチング素子と、前記整流ダイオードの電圧を検出する
ためのダイオード電圧検出手段と、前記整流ダイオード
の導通状態を検出するための基準電圧を得るための基準
電圧手段と、前記ダイオード電圧検出手段と前記基準電
圧手段と前記第２のスイッチング素子の前記制御端子と
に接続され且つ前記整流ダイオードの電圧が前記基準電
圧よりも低いか否かを判定し、前記整流ダイオードの電
圧が前記基準電圧よりも低い時に前記第２のスイッチン
グ素子をオンにするための制御パルスを形成する制御パ
ルス形成手段とを備えたＤＣ−ＤＣコンバータに係わる
ものである。なお、請求項２に示すように、制御用電源
を設けることができる。また、請求項３に示すように、
インダクタンス手段をトランスとすることができる。ま
た、請求項４に示すように、インダクタンス手段をリア
クトルとすることができる。また、請求項５及び６に示
すように、第１のスイッチング素子のスイッチング損失
を低減するために共振用コンデンサを設け、この第１の
スイッチング素子のターンオン時及びターンオフ時にキ
ャパシタンスとインダクタンスとの共振動作即ち疑似共
振動作又は部分共振動作によってスイッチング損失を低
減することができる。また、請求項７及び９に示すよう
に、基準電圧手段を第１の抵抗と第１のダイオードで形
成し、ダイオ−ド電圧検出手段を第２の抵抗と第２のダ
イオードとで構成し、制御パルス形成手段をコンパレー
タとすることが望ましい。なお、基準電圧を得るために
抵抗として第１のダイオードを使用すると、ダイオード
電圧検出手段における逆流阻止用の第２のダイオード温
度依存性を補償することが可能になる。また、温度変化
が少ない場合は、請求項８及び１０に示すように第１の
ダイオードの代りに抵抗を接続することができる。ま
た、請求項１１に示すように、直流電源の電圧変化によ
る共振によるスイッチング損失の低減効果の低下を抑ぐ
ために、基準電圧のレベルを調整する手段を設けること
が望ましい。これにより、電源電圧の変動に拘らずに、
スイッチング損失の低減効果を確実に得ることが可能に
なる。請求項１２に示すように、基準電圧調整手段を、
インダクタンス手段に第３のダイオードを介してコンデ
ンサを接続し、このコンデンサを電源電圧に対応した電
圧に充電し、このコンデンサとコンパレータの一方の入
力端子との間にツエナーダイオードを接続した構成にす
ることが望ましい。これにより、電源電圧に依存性を有
する制御を容易に達成することができる。請求項１３に
示すように、整流ダイオードに並列に第３のダイオード
を介して電圧検出用コンデンサを接続することもでき
る。請求項１４に示すように、第１のスイッチング素子
をダイオードを内蔵した絶縁ゲート型電界効果トランジ
スタとすることができる。請求項１５に示すように、第
２のスイッチング素子を絶縁ゲート型電界効果トランジ
スタとすることが望ましい。請求項１６に示すように、
第２のスイッチング素子としてダイオード内蔵の絶縁ゲ
ート型電界効果トランジスタとし、整流ダイオードを省
くことができる。請求項１７に示すように、共振用コン
デンサの代りに第１のスイッチング素子のストレーキャ
パシタンスを使用して構成を簡単にすることができる。
請求項１８に示すように直流電圧レベルと平滑用コンデ
ンサの電圧との両方の変化に応じて基準電圧レベルを変
えることができる。
するための本発明は、負荷に直流電力を供給するための
ＤＣ−ＤＣコンバータであって、直流電圧を供給する直
流電源と、前記直流電圧を繰返してオン・オフするため
に前記直流電源の一端と他端との間に接続され、且つ制
御端子を有している第１のスイッチング素子と、前記第
１のスイッチング素子に対して直列に接続され、前記第
１のスイッチング素子のオン期間にエネルギーを蓄積
し、前記第１のスイッチング素子のオフ期間に前記エネ
ルギーを放出するように構成されたインダクタンス手段
と、前記第１のスイッチング素子のオン期間に前記イン
ダクタンス手段から得られた電圧で逆バイアスされ、前
記第１のスイッチング素子のオフ期間に前記インダクタ
ンス手段から得られた電圧で順バイアスされる方向性を
有して前記インダクタンス手段に接続された整流ダイオ
ードと、前記整流ダイオードで整流された電圧を平滑し
て前記負荷に電力を供給するために前記整流ダイオード
を介して前記インダクタンス手段に接続された平滑用コ
ンデンサと、前記第１のスイッチング素子をオン・オフ
制御するために前記第１のスイッチング素子の制御端子
に接続されたスイッチ制御手段と、前記整流ダイオード
に並列に接続され且つ制御端子を有している第２のスイ
ッチング素子と、前記整流ダイオードの電圧を検出する
ためのダイオード電圧検出手段と、前記整流ダイオード
の導通状態を検出するための基準電圧を得るための基準
電圧手段と、前記ダイオード電圧検出手段と前記基準電
圧手段と前記第２のスイッチング素子の前記制御端子と
に接続され且つ前記整流ダイオードの電圧が前記基準電
圧よりも低いか否かを判定し、前記整流ダイオードの電
圧が前記基準電圧よりも低い時に前記第２のスイッチン
グ素子をオンにするための制御パルスを形成する制御パ
ルス形成手段とを備えたＤＣ−ＤＣコンバータに係わる
ものである。なお、請求項２に示すように、制御用電源
を設けることができる。また、請求項３に示すように、
インダクタンス手段をトランスとすることができる。ま
た、請求項４に示すように、インダクタンス手段をリア
クトルとすることができる。また、請求項５及び６に示
すように、第１のスイッチング素子のスイッチング損失
を低減するために共振用コンデンサを設け、この第１の
スイッチング素子のターンオン時及びターンオフ時にキ
ャパシタンスとインダクタンスとの共振動作即ち疑似共
振動作又は部分共振動作によってスイッチング損失を低
減することができる。また、請求項７及び９に示すよう
に、基準電圧手段を第１の抵抗と第１のダイオードで形
成し、ダイオ−ド電圧検出手段を第２の抵抗と第２のダ
イオードとで構成し、制御パルス形成手段をコンパレー
タとすることが望ましい。なお、基準電圧を得るために
抵抗として第１のダイオードを使用すると、ダイオード
電圧検出手段における逆流阻止用の第２のダイオード温
度依存性を補償することが可能になる。また、温度変化
が少ない場合は、請求項８及び１０に示すように第１の
ダイオードの代りに抵抗を接続することができる。ま
た、請求項１１に示すように、直流電源の電圧変化によ
る共振によるスイッチング損失の低減効果の低下を抑ぐ
ために、基準電圧のレベルを調整する手段を設けること
が望ましい。これにより、電源電圧の変動に拘らずに、
スイッチング損失の低減効果を確実に得ることが可能に
なる。請求項１２に示すように、基準電圧調整手段を、
インダクタンス手段に第３のダイオードを介してコンデ
ンサを接続し、このコンデンサを電源電圧に対応した電
圧に充電し、このコンデンサとコンパレータの一方の入
力端子との間にツエナーダイオードを接続した構成にす
ることが望ましい。これにより、電源電圧に依存性を有
する制御を容易に達成することができる。請求項１３に
示すように、整流ダイオードに並列に第３のダイオード
を介して電圧検出用コンデンサを接続することもでき
る。請求項１４に示すように、第１のスイッチング素子
をダイオードを内蔵した絶縁ゲート型電界効果トランジ
スタとすることができる。請求項１５に示すように、第
２のスイッチング素子を絶縁ゲート型電界効果トランジ
スタとすることが望ましい。請求項１６に示すように、
第２のスイッチング素子としてダイオード内蔵の絶縁ゲ
ート型電界効果トランジスタとし、整流ダイオードを省
くことができる。請求項１７に示すように、共振用コン
デンサの代りに第１のスイッチング素子のストレーキャ
パシタンスを使用して構成を簡単にすることができる。
請求項１８に示すように直流電圧レベルと平滑用コンデ
ンサの電圧との両方の変化に応じて基準電圧レベルを変
えることができる。
【０００８】
【発明の作用及び効果】各請求項の発明によれば、第２
のスイッチング素子の働きによって整流ダイオードにお
ける電圧降下及び電力損失の低減を図ることができる。
また、第２のスイッチング素子の制御を整流ダイオード
の電圧検出に基づいて実行しているので、この制御回路
の構成が簡単になる。請求項５及び６の発明によれば、
共振用コンデンサとスイッチ制御手段との働きによって
第１のスイッチング素子のターンオフ時のスイッチング
損失の低減のみではなく、ターンオン時のスイッチング
損失の低減も可能になる。また、ターンオン時のスイッ
チング損失の低減効果を、確実且つ容易に得ることがで
きる。請求項７〜１０の発明によれば、第２のスイッチ
ング素子を制御するための回路を簡単に構成することが
できる。請求項１１〜１３の発明によれば、電源電圧の
変動に拘らず、第１のスイッチング素子のスイッチング
損失の抑制効果を維持することができる。請求項１６、
１７によれば、電界効果トランジスタがダイオードを内
蔵するか、又はストレーキャパシタンスを有するのでこ
れ等を回路要素として使用して回路構成の簡単化を図る
ことができる。請求項１５によれば、第２のスイッチ素
子としての電界効果トランジスタに両方向の電流を流す
ことが可能になるので、電界効果トランジスタが整流ダ
イオードと同時にオンしている時には整流ダイオードの
電圧降下及び電力損失を低減するために寄与し、整流ダ
イオードがオフした後には平滑用コンデンサからインダ
クタンス手段即ちトランス又はリアクトルにエネルギー
を供給するために寄与する。請求項１８の発明によれば
あらゆる状態で最適な共振動作（疑似共振）を得ること
ができる。
のスイッチング素子の働きによって整流ダイオードにお
ける電圧降下及び電力損失の低減を図ることができる。
また、第２のスイッチング素子の制御を整流ダイオード
の電圧検出に基づいて実行しているので、この制御回路
の構成が簡単になる。請求項５及び６の発明によれば、
共振用コンデンサとスイッチ制御手段との働きによって
第１のスイッチング素子のターンオフ時のスイッチング
損失の低減のみではなく、ターンオン時のスイッチング
損失の低減も可能になる。また、ターンオン時のスイッ
チング損失の低減効果を、確実且つ容易に得ることがで
きる。請求項７〜１０の発明によれば、第２のスイッチ
ング素子を制御するための回路を簡単に構成することが
できる。請求項１１〜１３の発明によれば、電源電圧の
変動に拘らず、第１のスイッチング素子のスイッチング
損失の抑制効果を維持することができる。請求項１６、
１７によれば、電界効果トランジスタがダイオードを内
蔵するか、又はストレーキャパシタンスを有するのでこ
れ等を回路要素として使用して回路構成の簡単化を図る
ことができる。請求項１５によれば、第２のスイッチ素
子としての電界効果トランジスタに両方向の電流を流す
ことが可能になるので、電界効果トランジスタが整流ダ
イオードと同時にオンしている時には整流ダイオードの
電圧降下及び電力損失を低減するために寄与し、整流ダ
イオードがオフした後には平滑用コンデンサからインダ
クタンス手段即ちトランス又はリアクトルにエネルギー
を供給するために寄与する。請求項１８の発明によれば
あらゆる状態で最適な共振動作（疑似共振）を得ること
ができる。
【０００９】
【第１の実施例】次に、図１〜図４を参照して本発明の
第１の実施例に係わるＤＣ−ＤＣコンバータを説明す
る。図１に示すＤＣ−ＤＣコンバータは一般にフライバ
ックタイプのスイッチングレギュレータと呼ばれている
ものであって、直流電源１、トランス２、ダイオード４
を内蔵した第１のスイッチング素子としてのＮチャネル
の絶縁ゲート型又はＭＯＳと呼ばれている第１のＦＥＴ
（電界効果トランジスタ）３、共振用コンデンサ５、出
力整流ダイオード６、第２のスイッチング素子としての
Ｎチャネル絶縁ゲート型の第２のＦＥＴ７、出力平滑用
コンデンサ８、出力電圧検出回路９、第１のスイッチ制
御回路１０、及び第２のスイッチ制御回路１１を有して
いる。
第１の実施例に係わるＤＣ−ＤＣコンバータを説明す
る。図１に示すＤＣ−ＤＣコンバータは一般にフライバ
ックタイプのスイッチングレギュレータと呼ばれている
ものであって、直流電源１、トランス２、ダイオード４
を内蔵した第１のスイッチング素子としてのＮチャネル
の絶縁ゲート型又はＭＯＳと呼ばれている第１のＦＥＴ
（電界効果トランジスタ）３、共振用コンデンサ５、出
力整流ダイオード６、第２のスイッチング素子としての
Ｎチャネル絶縁ゲート型の第２のＦＥＴ７、出力平滑用
コンデンサ８、出力電圧検出回路９、第１のスイッチ制
御回路１０、及び第２のスイッチ制御回路１１を有して
いる。
【００１０】直流電源１は商用交流電源に接続された整
流回路とこの一対の出力ラインに接続された平滑用コン
デンサとから成る整流平滑回路又は電池から成り、非安
定電圧即ち定電圧化されていない電圧をＤＣ−ＤＣ変換
回路に供給する。
流回路とこの一対の出力ラインに接続された平滑用コン
デンサとから成る整流平滑回路又は電池から成り、非安
定電圧即ち定電圧化されていない電圧をＤＣ−ＤＣ変換
回路に供給する。
【００１１】インダクタンス手段としてのトランス２
は、磁気コア１２、このコア１２に巻回された１次巻線
１３、２次巻線１４、及び３次巻線１５とから成る。相
互に電磁結合された１次、２次及び３次巻線１３、１
４、１５は黒丸で示すような極性を有する。従って、１
次巻線１３に対してこの上端が正の極性の電圧が印加さ
れた場合に２次巻線１４の下端が正になる。また、１次
巻線１３は共振する漏洩インダクタンスを有している。
は、磁気コア１２、このコア１２に巻回された１次巻線
１３、２次巻線１４、及び３次巻線１５とから成る。相
互に電磁結合された１次、２次及び３次巻線１３、１
４、１５は黒丸で示すような極性を有する。従って、１
次巻線１３に対してこの上端が正の極性の電圧が印加さ
れた場合に２次巻線１４の下端が正になる。また、１次
巻線１３は共振する漏洩インダクタンスを有している。
【００１２】第１のＦＥＴ３は１次巻線１３に対して直
列に接続されている。即ち第１のＦＥＴ３のドレインは
１次巻線１３を介して直流電源１の一方の端子に接続さ
れ、このソースは直流電源１の他方の端子に接続されて
いる。第１のＦＥＴ３は絶縁ゲート型であり且つソース
が半導体サブストレートに接続された構成を有している
ので、図１で破線で示すようにドレイン・ソース間に並
列に接続されたダイオード４を内蔵している。この内蔵
ダイオード４の代りに個別の整流ダイオードを設けるこ
ともできる。スイッチング損失を低減するための共振用
コンデンサ５は第１のＦＥＴ３に並列に接続されてい
る。この共振用コンデンサ５は第１のＦＥＴ３のターン
オフ時において第１のＦＥＴ３の電圧をゆっくり立上げ
る働き及びターンオン時に共振によって第１のＦＥＴ３
の電圧をゼロにするための働きを有する。従って、共振
用コンデンサ５の静電容量は直流電源１の平滑コンデン
サ（図示せず）及び出力平滑用コンデンサ８の静電容量
に比べて大幅に小さい。なお、共振用コンデンサ５を設
ける代りに第１のＦＥＴ３のドレイン・ソース間のスト
レーキャパシタンスを使用することもできる。
列に接続されている。即ち第１のＦＥＴ３のドレインは
１次巻線１３を介して直流電源１の一方の端子に接続さ
れ、このソースは直流電源１の他方の端子に接続されて
いる。第１のＦＥＴ３は絶縁ゲート型であり且つソース
が半導体サブストレートに接続された構成を有している
ので、図１で破線で示すようにドレイン・ソース間に並
列に接続されたダイオード４を内蔵している。この内蔵
ダイオード４の代りに個別の整流ダイオードを設けるこ
ともできる。スイッチング損失を低減するための共振用
コンデンサ５は第１のＦＥＴ３に並列に接続されてい
る。この共振用コンデンサ５は第１のＦＥＴ３のターン
オフ時において第１のＦＥＴ３の電圧をゆっくり立上げ
る働き及びターンオン時に共振によって第１のＦＥＴ３
の電圧をゼロにするための働きを有する。従って、共振
用コンデンサ５の静電容量は直流電源１の平滑コンデン
サ（図示せず）及び出力平滑用コンデンサ８の静電容量
に比べて大幅に小さい。なお、共振用コンデンサ５を設
ける代りに第１のＦＥＴ３のドレイン・ソース間のスト
レーキャパシタンスを使用することもできる。
【００１３】トランス２の２次側の出力整流ダイオード
６は出力トランス２の２次巻線１４と出力平滑用コンデ
ンサ８との間にラインに直列に接続されている。この出
力整流ダイオード６は第１のＦＥＴ３がオンの時に２次
巻線１４に誘起された電圧で逆方向バイアスされ、第１
のＦＥＴ３がオフの時に２次巻線１４に誘起された電圧
で順方向バイアスされる極性を有する。出力整流ダイオ
ード６には第２のＦＥＴ７が並列に接続されている。こ
の第２のＦＥＴ７は第１のＦＥＴ３と同一形式のもので
あって、破線で示すダイオード７ａを内蔵している。出
力平滑用コンデンサ８は出力整流ダイオード６を介して
２次巻線１４に並列に接続されている。平滑用コンデン
サ８は一対の出力端子１６、１７に接続され、この一対
の出力端子１６、１７の間には負荷１８が接続されてい
る。
６は出力トランス２の２次巻線１４と出力平滑用コンデ
ンサ８との間にラインに直列に接続されている。この出
力整流ダイオード６は第１のＦＥＴ３がオンの時に２次
巻線１４に誘起された電圧で逆方向バイアスされ、第１
のＦＥＴ３がオフの時に２次巻線１４に誘起された電圧
で順方向バイアスされる極性を有する。出力整流ダイオ
ード６には第２のＦＥＴ７が並列に接続されている。こ
の第２のＦＥＴ７は第１のＦＥＴ３と同一形式のもので
あって、破線で示すダイオード７ａを内蔵している。出
力平滑用コンデンサ８は出力整流ダイオード６を介して
２次巻線１４に並列に接続されている。平滑用コンデン
サ８は一対の出力端子１６、１７に接続され、この一対
の出力端子１６、１７の間には負荷１８が接続されてい
る。
【００１４】出力端子１６、１７間の出力電圧を一定値
にするための制御を行うために出力電圧検出回路９が出
力端子１６、１７間即ち平滑用コンデンサ８の両端間に
接続されている。この出力電圧検出回路９は、第１及び
第２の出力電圧検出用抵抗１９、２０と、例えば定電圧
ダイオードから成る基準電圧源２１と、誤差増幅器２２
と、発光ダイオード２３とから成る。第１及び第２の出
力電圧検出用抵抗１９、２０は互いに直列に接続され、
且つ一対の出力端子１６、１７間に接続されている。誤
差増幅器２２の正入力端子は第１及び第２の出力電圧検
出用抵抗１９、２０の相互接続点に接続され、その負入
力端子は基準電圧源２１に接続されている。また、誤差
増幅器２２の電源端子は一対の出力端子１６、１７に接
続されている。発光ダイオード２３は誤差増幅器２２の
出力端子とグランド側出力端子１７との間に接続されて
いる。誤差増幅器２２は第１及び第２の出力電圧検出用
抵抗１９、２０の相互接続点から得られた検出電圧と基
準電圧源２１の基準電圧との差に対応した電圧を出力
し、発光ダイオード２３は誤差増幅器２２の出力電圧に
対応した強さの光出力を発生する。
にするための制御を行うために出力電圧検出回路９が出
力端子１６、１７間即ち平滑用コンデンサ８の両端間に
接続されている。この出力電圧検出回路９は、第１及び
第２の出力電圧検出用抵抗１９、２０と、例えば定電圧
ダイオードから成る基準電圧源２１と、誤差増幅器２２
と、発光ダイオード２３とから成る。第１及び第２の出
力電圧検出用抵抗１９、２０は互いに直列に接続され、
且つ一対の出力端子１６、１７間に接続されている。誤
差増幅器２２の正入力端子は第１及び第２の出力電圧検
出用抵抗１９、２０の相互接続点に接続され、その負入
力端子は基準電圧源２１に接続されている。また、誤差
増幅器２２の電源端子は一対の出力端子１６、１７に接
続されている。発光ダイオード２３は誤差増幅器２２の
出力端子とグランド側出力端子１７との間に接続されて
いる。誤差増幅器２２は第１及び第２の出力電圧検出用
抵抗１９、２０の相互接続点から得られた検出電圧と基
準電圧源２１の基準電圧との差に対応した電圧を出力
し、発光ダイオード２３は誤差増幅器２２の出力電圧に
対応した強さの光出力を発生する。
【００１５】第１のスイッチ制御回路１０はトランス２
の３次巻線１５の誘起電圧に応答して第１のＦＥＴ３を
オン・オフ制御すると共に、発光ダイオード２３の光出
力に応答して出力電圧を一定にするように第１のＦＥＴ
３のオン時間幅を制御する。図２は第１のスイッチ制御
回路１０を詳しく示すものである。この第１のスイッチ
制御回路１０は大別して第１の回路２４と、第２の回路
２５と、ＡＮＤゲート２６とから成る。第１の回路２４
は、第１のＦＥＴ３のオン期間にトランス２に蓄積され
た磁気エネルギーの実質的に全部の放出が終了した第１
の時点を検知し、更に放出終了の時点から共振用コンデ
ンサ５と１次巻線１３のインダクタンスの共振による電
圧波形の1/2 周期即ち１８０度の波形に相当する時間が
経過した第２の時点を検出するために、３つのダイオー
ド２７、２８、２９と、３つの抵抗３０、３１、３２
と、１つのコンデンサ３３と、１つのトランジスタ３４
とを有している。ダイオード２７のアノードはトランス
２の３次巻線１５の一端に接続され、このカソードはコ
ンデンサ３３を介して３次巻線１５の他端に接続されて
いる。３次巻線１５には図１の第１のＦＥＴ３のオフ期
間にトランス２の蓄積エネルギーの放出に基づいて上向
きの電圧が誘起され、この電圧によってダイオード２７
が導通状態となり、コンデンサ３３に充電電流が流れ
る。ダイオード２７に並列に抵抗３０が接続され、コン
デンサ３３に並列にダイオード２８が接続されているの
で、図１の第１のＦＥＴ３のオン期間に３次巻線１５に
下向きの電圧が誘起した時にダイオード２８と抵抗３０
の回路に電流が流れ、コンデンサ３３の電圧はダイオー
ド２８の電圧にクランプされ、極めて小さい値になる。
従ってコンデンサ３３の電圧はトランス２の蓄積エネル
ギーの放出の有無に対応して変化する。コンデンサ３３
は抵抗３１を介してトランジスタ３４のベースとエミッ
タとの間に接続されている。従って、トランジスタ３４
はコンデンサ３３の電圧に応答してオン・オフする。ダ
イオード２９はトランジスタ３４のベース・エミッタ間
に逆方向並列に接続され、トランジスタ３４のベース・
エミッタ間のｐｎ接合を保護する。抵抗３２は直流電圧
を与えるための制御電源端子３５とトランジスタ３４の
コレクタとの間に接続されている。抵抗３２とトランジ
スタ３４との接続点から導出されてＡＮＤゲート２６の
一方の入力端子に接続されているライン３６には、トラ
ンジスタ３４がオンの時に低レベル、トランジスタ３４
がオフの時に高レベルの信号が得られる。このライン３
６の信号は、第１のＦＥＴ３のオフ期間にほぼ対応して
いるトランス２の蓄積エネルギーの全部の放出所要期間
を示す信号を遅延した信号に相当する。この第１の回路
２４における遅延は疑似共振又は部分共振と呼ぶことが
できる動作によって第１のＦＥＴ３のターンオン時のゼ
ロボルトスイッチングを行うように設定される。
の３次巻線１５の誘起電圧に応答して第１のＦＥＴ３を
オン・オフ制御すると共に、発光ダイオード２３の光出
力に応答して出力電圧を一定にするように第１のＦＥＴ
３のオン時間幅を制御する。図２は第１のスイッチ制御
回路１０を詳しく示すものである。この第１のスイッチ
制御回路１０は大別して第１の回路２４と、第２の回路
２５と、ＡＮＤゲート２６とから成る。第１の回路２４
は、第１のＦＥＴ３のオン期間にトランス２に蓄積され
た磁気エネルギーの実質的に全部の放出が終了した第１
の時点を検知し、更に放出終了の時点から共振用コンデ
ンサ５と１次巻線１３のインダクタンスの共振による電
圧波形の1/2 周期即ち１８０度の波形に相当する時間が
経過した第２の時点を検出するために、３つのダイオー
ド２７、２８、２９と、３つの抵抗３０、３１、３２
と、１つのコンデンサ３３と、１つのトランジスタ３４
とを有している。ダイオード２７のアノードはトランス
２の３次巻線１５の一端に接続され、このカソードはコ
ンデンサ３３を介して３次巻線１５の他端に接続されて
いる。３次巻線１５には図１の第１のＦＥＴ３のオフ期
間にトランス２の蓄積エネルギーの放出に基づいて上向
きの電圧が誘起され、この電圧によってダイオード２７
が導通状態となり、コンデンサ３３に充電電流が流れ
る。ダイオード２７に並列に抵抗３０が接続され、コン
デンサ３３に並列にダイオード２８が接続されているの
で、図１の第１のＦＥＴ３のオン期間に３次巻線１５に
下向きの電圧が誘起した時にダイオード２８と抵抗３０
の回路に電流が流れ、コンデンサ３３の電圧はダイオー
ド２８の電圧にクランプされ、極めて小さい値になる。
従ってコンデンサ３３の電圧はトランス２の蓄積エネル
ギーの放出の有無に対応して変化する。コンデンサ３３
は抵抗３１を介してトランジスタ３４のベースとエミッ
タとの間に接続されている。従って、トランジスタ３４
はコンデンサ３３の電圧に応答してオン・オフする。ダ
イオード２９はトランジスタ３４のベース・エミッタ間
に逆方向並列に接続され、トランジスタ３４のベース・
エミッタ間のｐｎ接合を保護する。抵抗３２は直流電圧
を与えるための制御電源端子３５とトランジスタ３４の
コレクタとの間に接続されている。抵抗３２とトランジ
スタ３４との接続点から導出されてＡＮＤゲート２６の
一方の入力端子に接続されているライン３６には、トラ
ンジスタ３４がオンの時に低レベル、トランジスタ３４
がオフの時に高レベルの信号が得られる。このライン３
６の信号は、第１のＦＥＴ３のオフ期間にほぼ対応して
いるトランス２の蓄積エネルギーの全部の放出所要期間
を示す信号を遅延した信号に相当する。この第１の回路
２４における遅延は疑似共振又は部分共振と呼ぶことが
できる動作によって第１のＦＥＴ３のターンオン時のゼ
ロボルトスイッチングを行うように設定される。
【００１６】第２の回路２５は、ホトトランジスタ３７
と抵抗３８とコンデンサ３９と比較回路４０とダイオー
ド４１とから成る。ホトトランジスタ３７は図１の発光
ダイオード２３に光結合され、発光ダイオード２３の光
出力に対応した導通状態となる。即ちホトトランジスタ
３７の抵抗値は発光ダイオード２３の光出力のレベルに
反比例的に変化する。コンデンサ３９の一端はホトトラ
ンジスタ３７と抵抗３８の並列回路を介して制御用の電
源端子３５に接続され、他端はグランドに接続されてい
る。従って、コンデンサ３９の充電電流はホトトランジ
スタ３７の抵抗値によって制御されている。比較回路４
０はトランジスタ４２と抵抗４３とから成る。この比較
回路４０のトランジスタ４２のベースはコンデンサ３９
の一端に接続され、エミッタはグランドに接続され、コ
レクタは抵抗４３を介して制御用電源端子３５に接続さ
れている。また、抵抗４３とトランジスタ４２との接続
点から導出されたライン４４がＡＮＤゲート２６の他方
の入力端子に接続されている。トランジスタ４２のベー
ス・エミッタ間の電圧ＶBEがしきい値電圧ＶTH（スレッ
シホールド電圧）以上になった時にトランジスタ４２は
オンになる。従って、トランジスタ４２はコンデンサ３
９の電圧ＶC としきい値電圧ＶTHとを比較し、コンデン
サ電圧ＶC がしきい値電圧ＶTH以上になった時にライン
４４に低レベル出力電圧を送出する。要するにこの比較
回路４０はしきい値を有するＮＯＴ回路と同一の動作を
なす。ダイオード４１はコンデンサ３９の一端と第１の
回路２４の出力ライン３６との間に接続されている。従
って、ライン３６が低レベルになると三角波発生用コン
デンサ３９の放電回路が形成され、このコンデンサ３９
の電圧は実質的にゼロになる。ＡＮＤゲート２６は第１
のＦＥＴ３をオン・オフ制御するための制御パルスを形
成する第３の回路として設けられたものであり、この出
力ライン４５は図１の第１のＦＥＴ３のゲートに接続さ
れる。
と抵抗３８とコンデンサ３９と比較回路４０とダイオー
ド４１とから成る。ホトトランジスタ３７は図１の発光
ダイオード２３に光結合され、発光ダイオード２３の光
出力に対応した導通状態となる。即ちホトトランジスタ
３７の抵抗値は発光ダイオード２３の光出力のレベルに
反比例的に変化する。コンデンサ３９の一端はホトトラ
ンジスタ３７と抵抗３８の並列回路を介して制御用の電
源端子３５に接続され、他端はグランドに接続されてい
る。従って、コンデンサ３９の充電電流はホトトランジ
スタ３７の抵抗値によって制御されている。比較回路４
０はトランジスタ４２と抵抗４３とから成る。この比較
回路４０のトランジスタ４２のベースはコンデンサ３９
の一端に接続され、エミッタはグランドに接続され、コ
レクタは抵抗４３を介して制御用電源端子３５に接続さ
れている。また、抵抗４３とトランジスタ４２との接続
点から導出されたライン４４がＡＮＤゲート２６の他方
の入力端子に接続されている。トランジスタ４２のベー
ス・エミッタ間の電圧ＶBEがしきい値電圧ＶTH（スレッ
シホールド電圧）以上になった時にトランジスタ４２は
オンになる。従って、トランジスタ４２はコンデンサ３
９の電圧ＶC としきい値電圧ＶTHとを比較し、コンデン
サ電圧ＶC がしきい値電圧ＶTH以上になった時にライン
４４に低レベル出力電圧を送出する。要するにこの比較
回路４０はしきい値を有するＮＯＴ回路と同一の動作を
なす。ダイオード４１はコンデンサ３９の一端と第１の
回路２４の出力ライン３６との間に接続されている。従
って、ライン３６が低レベルになると三角波発生用コン
デンサ３９の放電回路が形成され、このコンデンサ３９
の電圧は実質的にゼロになる。ＡＮＤゲート２６は第１
のＦＥＴ３をオン・オフ制御するための制御パルスを形
成する第３の回路として設けられたものであり、この出
力ライン４５は図１の第１のＦＥＴ３のゲートに接続さ
れる。
【００１７】再び図１の回路を説明する。第２のスイッ
チング素子としての第２のＦＥＴ７を制御するための第
２のスイッチ制御回路１１は、第１及び第２の抵抗４
６、４７と、第１及び第２のダイオード４８、４９と、
１つのコンパレータ５０とから成る。抵抗４６とダイオ
ード４８は基準電圧手段として機能するものであって、
互いに直列に接続され且つ制御用電源としても機能して
いる平滑用コンデンサ８の両端子間に接続されている。
ここでのダイオード４８はこの順方向抵抗を基準電圧を
得るための抵抗として使用するために設けられている。
従って、このダイオード４８を抵抗に置き換えることが
できる。抵抗４６とダイオード４８の相互接続点はコン
パレータ５０の正入力端子に接続されている。
チング素子としての第２のＦＥＴ７を制御するための第
２のスイッチ制御回路１１は、第１及び第２の抵抗４
６、４７と、第１及び第２のダイオード４８、４９と、
１つのコンパレータ５０とから成る。抵抗４６とダイオ
ード４８は基準電圧手段として機能するものであって、
互いに直列に接続され且つ制御用電源としても機能して
いる平滑用コンデンサ８の両端子間に接続されている。
ここでのダイオード４８はこの順方向抵抗を基準電圧を
得るための抵抗として使用するために設けられている。
従って、このダイオード４８を抵抗に置き換えることが
できる。抵抗４６とダイオード４８の相互接続点はコン
パレータ５０の正入力端子に接続されている。
【００１８】抵抗４７とダイオード４９は、第２の整流
ダイオード６の電圧検出手段として機能するものであ
り、出力整流ダイオード６に対して抵抗４７及びダイオ
ード４９が直列に接続されている。更に詳細には、直流
出力端子１６、１７間に抵抗４７とダイオード４９と第
２の整流ダイオード６の直列回路が接続されている。こ
の直列回路においてダイオード４９は、２次巻線１４に
下向きの電圧が誘起した時に抵抗４７に逆方向電流が流
れることを阻止するためのものであり、出力整流ダイオ
ード６のカソードと抵抗４７との間に接続されている。
抵抗４７と逆流阻止用ダイオード４９の相互接続点がコ
ンパレータ５０の負入力端子に接続されている。コンパ
レータ５０の出力端子は第２のＦＥＴ７のゲートに接続
され、また電源端子は直流出力端子１６、１７に接続さ
れている。このコンパレータ５０は、直流出力電圧Ｖ0
を抵抗４６とダイオード４８との分圧回路によって分圧
することによって得た基準電圧ＶR と出力整流ダイオー
ド６の電圧ＶD とを比較して第２のＦＥＴ７をオン制御
するための制御パルスを形成する手段として機能する。
コンパレータ５０の負入力端子には、出力整流ダイオー
ド６の電圧ＶD がそのまま入力せず、これに逆流阻止用
ダイオード４９の電圧降下分がプラスされた電圧ＶD ′
が入力する。逆流阻止用ダイオード４９における電圧降
下はほぼ一定であるので、コンパレータ５０の負入力端
子の電圧ＶD ′を実質的に第２の整流ダイオード６の電
圧ＶD と見なすことができる。
ダイオード６の電圧検出手段として機能するものであ
り、出力整流ダイオード６に対して抵抗４７及びダイオ
ード４９が直列に接続されている。更に詳細には、直流
出力端子１６、１７間に抵抗４７とダイオード４９と第
２の整流ダイオード６の直列回路が接続されている。こ
の直列回路においてダイオード４９は、２次巻線１４に
下向きの電圧が誘起した時に抵抗４７に逆方向電流が流
れることを阻止するためのものであり、出力整流ダイオ
ード６のカソードと抵抗４７との間に接続されている。
抵抗４７と逆流阻止用ダイオード４９の相互接続点がコ
ンパレータ５０の負入力端子に接続されている。コンパ
レータ５０の出力端子は第２のＦＥＴ７のゲートに接続
され、また電源端子は直流出力端子１６、１７に接続さ
れている。このコンパレータ５０は、直流出力電圧Ｖ0
を抵抗４６とダイオード４８との分圧回路によって分圧
することによって得た基準電圧ＶR と出力整流ダイオー
ド６の電圧ＶD とを比較して第２のＦＥＴ７をオン制御
するための制御パルスを形成する手段として機能する。
コンパレータ５０の負入力端子には、出力整流ダイオー
ド６の電圧ＶD がそのまま入力せず、これに逆流阻止用
ダイオード４９の電圧降下分がプラスされた電圧ＶD ′
が入力する。逆流阻止用ダイオード４９における電圧降
下はほぼ一定であるので、コンパレータ５０の負入力端
子の電圧ＶD ′を実質的に第２の整流ダイオード６の電
圧ＶD と見なすことができる。
【００１９】
【動作】まず、図１及び図２の各部の電圧を示す図３を
参照して第１のＦＥＴ３のオン・オフ制御を説明する。
図３において、ＶDS1 は第１のＦＥＴ３のドレイン・ソ
ース間電圧、Ｖ3 は３次巻線１５の電圧、ＶBEは図２の
トランジスタ３４のベース・エミッタ間電圧、ＶCEは図
２のトランジスタ３４のコレクタ・エミッタ間電圧、Ｖ
C は図２の三角波用コンデンサ３９の電圧、ＶOFF は図
２のライン４４のオフ制御電圧、ＶGS1 は第１のＦＥＴ
３のゲート・ソース間電圧をそれぞれ原理的に示す。
参照して第１のＦＥＴ３のオン・オフ制御を説明する。
図３において、ＶDS1 は第１のＦＥＴ３のドレイン・ソ
ース間電圧、Ｖ3 は３次巻線１５の電圧、ＶBEは図２の
トランジスタ３４のベース・エミッタ間電圧、ＶCEは図
２のトランジスタ３４のコレクタ・エミッタ間電圧、Ｖ
C は図２の三角波用コンデンサ３９の電圧、ＶOFF は図
２のライン４４のオフ制御電圧、ＶGS1 は第１のＦＥＴ
３のゲート・ソース間電圧をそれぞれ原理的に示す。
【００２０】図３のｔ0 で第１のスイッチ制御回路１０
のＡＮＤゲート２６から第１のＦＥＴ３のゲート・ソー
ス間に高レベルのゲート・ソース間電圧ＶGS1 が印加さ
れると、第１のＦＥＴ３がオンになり、このドレイン・
ソース間電圧ＶDS1 がほぼゼロボルトとなる。第１のＦ
ＥＴ３のオン期間ｔ0 〜ｔ1 においては２次巻線１４に
図１で下向きの電圧が誘起し、出力整流ダイオード６が
逆バイアス状態になり、２次巻線１４に電流が流れな
い。このため、第１のＦＥＴ３のオン期間においてトラ
ンス２に対する磁気エネルギーの蓄積動作が生じる。ま
た、第１のＦＥＴ３のオン期間ｔ0 〜ｔ1 においては３
次巻線１５に図２で下向きの電圧が誘起される。このた
め図２のコンデンサ３３の電荷が放出され、このコンデ
ンサ３３の電圧はダイオード２８の順方向電圧にクラン
プされる。この結果、トランジスタ３４のベース・エミ
ッタ間電圧ＶBEがほぼゼロボルトになり、逆にこのトラ
ンジスタ３４のコレクタ・エミッタ間電圧ＶCEが高レベ
ルになる。この高レベルのコレクタ・エミッタ間電圧Ｖ
CEはライン３６を介して制御パルス形成手段としてのＡ
ＮＤゲート２６の一方の入力端子に与えられる。ＡＮＤ
ゲート２６の他方の入力端子の電圧ＶOFF は三角波発生
用コンデンサ３９の電圧がしきい値ＶTHに達するまでは
高レベルに保たれているので、ｔ0 〜ｔ1 ではＡＮＤゲ
ート２６の両入力端子が高レベルとなり、ＡＮＤゲート
２６から高レベルの出力電圧が得られ、これが第１のＦ
ＥＴ３のゲート・ソース間電圧ＶGS1 となる。三角波発
生用コンデンサ３９に対してダイオード４１を介してト
ランジスタ３４が並列に接続されている。従って、トラ
ンジスタ３４がオンになっている図３のｔ0 時点よりも
前において三角波用コンデンサ３９の電荷が放出され、
この電圧Ｖ卯はｔ0 の直前までほぼゼロボルトに保たれ
ている。しかし、ｔ0 時点でトランジスタ３４がオフに
なると、ダイオード４１が逆バイアス状態即ちオフ状態
となり、三角波用コンデンサ３９の充電が開始し、この
電圧ＶC が傾斜を有して徐々に高くなる。三角波用コン
デンサ３９の充電電流は抵抗３８とホトトランジスタ３
７を通って供給される。ホトトランジスタ３７の抵抗値
は図１の出力電圧検出回路９の発光ダイオード２３の光
出力のレベルに応じて変化する。出力端子１６、１７間
の出力電圧Ｖ0 が所望値よりも高くなると、発光ダイオ
ード２３の出力レベルも高くなり、ホトトランジスタ３
７の抵抗値が低くなり、コンデンサ３９の充電電流が今
迄よりも多く流れ、コンデンサ３９の電圧ＶC の傾斜が
急になり、コンデンサ電圧ＶC がほぼゼロボルトからし
きい値ＶTHに達するまでの時間幅が狭くなる。出力電圧
Ｖ0 が所望値よりも低くなった時には上記の高くなった
時と逆の動作になる。コンデンサ電圧ＶC が傾斜を有し
て増大し、ｔ1 時点で比較回路４０を構成するトランジ
スタ４２のしきい値ＶTH以上になると、トランジスタ４
２がオンになってライン４４のオフ制御電圧ＶOFF が低
レベルになる。ｔ1 時点でオフ制御電圧ＶOFF が低レベ
ルになると、ＡＮＤゲート２６の出力電圧即ち第１のＦ
ＥＴ３のゲート・ソース間電圧ＶGS1 が低レベルにな
り、第１のＦＥＴ３がオフになる。第１のＦＥＴ３がオ
フになると、トランス２の各巻線１３、１４、１５にフ
ライバック電圧が発生する。第１のＦＥＴ３のオフ期間
に２次巻線１４に発生する電圧の方向は出力整流ダイオ
ード６を順方向バイアスする方向であるので、出力整流
ダイオード６がオンになり、トランス２の蓄積エネルギ
ーの放出に基づく電流Ｉ2 が２次巻線１４及び出力整流
ダイオード６に流れ、平滑用コンデンサ８が充電され
る。
のＡＮＤゲート２６から第１のＦＥＴ３のゲート・ソー
ス間に高レベルのゲート・ソース間電圧ＶGS1 が印加さ
れると、第１のＦＥＴ３がオンになり、このドレイン・
ソース間電圧ＶDS1 がほぼゼロボルトとなる。第１のＦ
ＥＴ３のオン期間ｔ0 〜ｔ1 においては２次巻線１４に
図１で下向きの電圧が誘起し、出力整流ダイオード６が
逆バイアス状態になり、２次巻線１４に電流が流れな
い。このため、第１のＦＥＴ３のオン期間においてトラ
ンス２に対する磁気エネルギーの蓄積動作が生じる。ま
た、第１のＦＥＴ３のオン期間ｔ0 〜ｔ1 においては３
次巻線１５に図２で下向きの電圧が誘起される。このた
め図２のコンデンサ３３の電荷が放出され、このコンデ
ンサ３３の電圧はダイオード２８の順方向電圧にクラン
プされる。この結果、トランジスタ３４のベース・エミ
ッタ間電圧ＶBEがほぼゼロボルトになり、逆にこのトラ
ンジスタ３４のコレクタ・エミッタ間電圧ＶCEが高レベ
ルになる。この高レベルのコレクタ・エミッタ間電圧Ｖ
CEはライン３６を介して制御パルス形成手段としてのＡ
ＮＤゲート２６の一方の入力端子に与えられる。ＡＮＤ
ゲート２６の他方の入力端子の電圧ＶOFF は三角波発生
用コンデンサ３９の電圧がしきい値ＶTHに達するまでは
高レベルに保たれているので、ｔ0 〜ｔ1 ではＡＮＤゲ
ート２６の両入力端子が高レベルとなり、ＡＮＤゲート
２６から高レベルの出力電圧が得られ、これが第１のＦ
ＥＴ３のゲート・ソース間電圧ＶGS1 となる。三角波発
生用コンデンサ３９に対してダイオード４１を介してト
ランジスタ３４が並列に接続されている。従って、トラ
ンジスタ３４がオンになっている図３のｔ0 時点よりも
前において三角波用コンデンサ３９の電荷が放出され、
この電圧Ｖ卯はｔ0 の直前までほぼゼロボルトに保たれ
ている。しかし、ｔ0 時点でトランジスタ３４がオフに
なると、ダイオード４１が逆バイアス状態即ちオフ状態
となり、三角波用コンデンサ３９の充電が開始し、この
電圧ＶC が傾斜を有して徐々に高くなる。三角波用コン
デンサ３９の充電電流は抵抗３８とホトトランジスタ３
７を通って供給される。ホトトランジスタ３７の抵抗値
は図１の出力電圧検出回路９の発光ダイオード２３の光
出力のレベルに応じて変化する。出力端子１６、１７間
の出力電圧Ｖ0 が所望値よりも高くなると、発光ダイオ
ード２３の出力レベルも高くなり、ホトトランジスタ３
７の抵抗値が低くなり、コンデンサ３９の充電電流が今
迄よりも多く流れ、コンデンサ３９の電圧ＶC の傾斜が
急になり、コンデンサ電圧ＶC がほぼゼロボルトからし
きい値ＶTHに達するまでの時間幅が狭くなる。出力電圧
Ｖ0 が所望値よりも低くなった時には上記の高くなった
時と逆の動作になる。コンデンサ電圧ＶC が傾斜を有し
て増大し、ｔ1 時点で比較回路４０を構成するトランジ
スタ４２のしきい値ＶTH以上になると、トランジスタ４
２がオンになってライン４４のオフ制御電圧ＶOFF が低
レベルになる。ｔ1 時点でオフ制御電圧ＶOFF が低レベ
ルになると、ＡＮＤゲート２６の出力電圧即ち第１のＦ
ＥＴ３のゲート・ソース間電圧ＶGS1 が低レベルにな
り、第１のＦＥＴ３がオフになる。第１のＦＥＴ３がオ
フになると、トランス２の各巻線１３、１４、１５にフ
ライバック電圧が発生する。第１のＦＥＴ３のオフ期間
に２次巻線１４に発生する電圧の方向は出力整流ダイオ
ード６を順方向バイアスする方向であるので、出力整流
ダイオード６がオンになり、トランス２の蓄積エネルギ
ーの放出に基づく電流Ｉ2 が２次巻線１４及び出力整流
ダイオード６に流れ、平滑用コンデンサ８が充電され
る。
【００２１】ところで、図１の本発明に従うＤＣ−ＤＣ
コンバータは出力整流ダイオード６に並列に接続された
第２のＦＥＴ７を有し、この第２のＦＥＴ７は出力整流
ダイオード６の導通開始にほぼ一致してオンになる。第
２のＦＥＴ７はドレインからソースの方向のみならず、
この逆のソースからドレインの方向へも電流が流れるよ
うに形成されている。このため、トランス２の蓄積エネ
ルギーの放出期間の電流は出力整流ダイオード６と第２
のＦＥＴ７との両方に流れる。このように出力整流ダイ
オード６と第２のＦＥＴ７との両方同時にがオンの時に
は等価的に出力整流ダイオード６の内部抵抗と第２のＦ
ＥＴ７の内部抵抗とが並列接続された状態となり、従来
の出力整流ダイオード６のみの場合に比べて抵抗成分に
よる電圧降下が小さくなり、且つここでの電力損失も小
さくなる。第２のＦＥＴ７は上述の電圧降下及び電力損
失の低減効果を有する他に追って詳しく説明する回生効
果を得るために寄与する。出力整流ダイオード６がオン
の期間には平滑用コンデンサ８の電圧が２次巻線１４に
印加されているので、１次巻線１３と２次巻線１４との
巻数比に応じて１次巻線１３に電圧が誘起される。今、
この巻数比を１とすれば、コンデンサ８の電圧即ち出力
電圧Ｖ0 が１次巻線１３に誘起される。この結果、第１
のＦＥＴ３のオフ期間の第１のＦＥＴ３のドレイン・ソ
ース間電圧ＶDS1 が図３に示すように電源１の電圧ＶIN
に出力電圧Ｖ0 を加算した値になる。
コンバータは出力整流ダイオード６に並列に接続された
第２のＦＥＴ７を有し、この第２のＦＥＴ７は出力整流
ダイオード６の導通開始にほぼ一致してオンになる。第
２のＦＥＴ７はドレインからソースの方向のみならず、
この逆のソースからドレインの方向へも電流が流れるよ
うに形成されている。このため、トランス２の蓄積エネ
ルギーの放出期間の電流は出力整流ダイオード６と第２
のＦＥＴ７との両方に流れる。このように出力整流ダイ
オード６と第２のＦＥＴ７との両方同時にがオンの時に
は等価的に出力整流ダイオード６の内部抵抗と第２のＦ
ＥＴ７の内部抵抗とが並列接続された状態となり、従来
の出力整流ダイオード６のみの場合に比べて抵抗成分に
よる電圧降下が小さくなり、且つここでの電力損失も小
さくなる。第２のＦＥＴ７は上述の電圧降下及び電力損
失の低減効果を有する他に追って詳しく説明する回生効
果を得るために寄与する。出力整流ダイオード６がオン
の期間には平滑用コンデンサ８の電圧が２次巻線１４に
印加されているので、１次巻線１３と２次巻線１４との
巻数比に応じて１次巻線１３に電圧が誘起される。今、
この巻数比を１とすれば、コンデンサ８の電圧即ち出力
電圧Ｖ0 が１次巻線１３に誘起される。この結果、第１
のＦＥＴ３のオフ期間の第１のＦＥＴ３のドレイン・ソ
ース間電圧ＶDS1 が図３に示すように電源１の電圧ＶIN
に出力電圧Ｖ0 を加算した値になる。
【００２２】第１のＦＥＴ３に並列に接続された共振用
コンデンサ５はスイッチング損失の低減及びサージ電圧
吸収に寄与する。以下、この作用を詳しく説明する。図
３のｔ1 時点で第１のＦＥＴ３がオフになっても直ちに
このドレイン・ソース間電圧ＶDS1 がＶIN＋Ｖ0 になら
ずに傾斜を有して増大する。即ち、ｔ1 時点で第１のＦ
ＥＴ３がオフになると、共振用コンデンサ５が１次巻線
１３のインダクタンスを介して充電され、この電圧即ち
ドレイン・ソース間電圧ＶDS1 は徐々に高くなる。第１
のＦＥＴ３のドレイン・ソース間電圧ＶDS1 のターンオ
フ時のゆっくりした立上りはスイッチング損失の低減に
寄与する。即ち、第１のＦＥＴ３はｔ1時点でオフに制
御されてもキャリアのストレージ効果によってドレイン
電流がｔ1 時点以後にも流れる。このストレージ効果に
基づく電流が流れている時に、もし第１のＦＥＴ３のド
レイン・ソース間電圧ＶDS1 が高いと、電流と電圧の積
によって生じる電力損失即ちスイッチング損失が大きく
なる。図１のＤＣ−ＤＣコンバータではコンデンサ５に
よって第１のＦＥＴ３のドレイン・ソース間電圧ＶDS1
の立上りが緩慢になっているので、第１のＦＥＴ３の電
流と電圧の積が小さくなり、電力損失も小さくなる。ま
た、コンデンサ５は第１のＦＥＴ３のターンオフ時に発
生するノイズを抑制する。
コンデンサ５はスイッチング損失の低減及びサージ電圧
吸収に寄与する。以下、この作用を詳しく説明する。図
３のｔ1 時点で第１のＦＥＴ３がオフになっても直ちに
このドレイン・ソース間電圧ＶDS1 がＶIN＋Ｖ0 になら
ずに傾斜を有して増大する。即ち、ｔ1 時点で第１のＦ
ＥＴ３がオフになると、共振用コンデンサ５が１次巻線
１３のインダクタンスを介して充電され、この電圧即ち
ドレイン・ソース間電圧ＶDS1 は徐々に高くなる。第１
のＦＥＴ３のドレイン・ソース間電圧ＶDS1 のターンオ
フ時のゆっくりした立上りはスイッチング損失の低減に
寄与する。即ち、第１のＦＥＴ３はｔ1時点でオフに制
御されてもキャリアのストレージ効果によってドレイン
電流がｔ1 時点以後にも流れる。このストレージ効果に
基づく電流が流れている時に、もし第１のＦＥＴ３のド
レイン・ソース間電圧ＶDS1 が高いと、電流と電圧の積
によって生じる電力損失即ちスイッチング損失が大きく
なる。図１のＤＣ−ＤＣコンバータではコンデンサ５に
よって第１のＦＥＴ３のドレイン・ソース間電圧ＶDS1
の立上りが緩慢になっているので、第１のＦＥＴ３の電
流と電圧の積が小さくなり、電力損失も小さくなる。ま
た、コンデンサ５は第１のＦＥＴ３のターンオフ時に発
生するノイズを抑制する。
【００２３】第１のＦＥＴ３のオフ期間には３次巻線１
５に図１及び図２で上向きの電圧が得られる。即ち、平
滑用コンデンサ８の電圧Ｖ0 が２次巻線１４に印加さ
れ、２次巻線１４と３次巻線１５との巻数比に基づく電
圧が３次巻線１５に誘起する。図３のｔ2 時点で３次巻
線１５の電圧Ｖ3 がゼロボルトよりも高くなると、図２
のダイオード２７が順方向バイアスされてオンになりコ
ンデンサ３３の充電が行われる。コンデンサ３３が充電
されると、これが抵抗３１を介してトランジスタ３４の
ベース・エミッタ間に印加され、トランジスタ３４のベ
ース・エミッタ間電圧ＶBEが図３のｔ2 〜ｔ5 期間で高
レベルになる。これにより、ｔ2 〜ｔ5 期間でトランジ
スタ３４がオンになり、このコレクタ・エミッタ間電圧
ＶCEが低レベルになる。ｔ2 でトランジスタ３４がオン
になると、ダイオード４１もオンになり、三角波用コン
デンサ３９の放電回路が形成され、ほぼｔ2 時点でコン
デンサ３９の電圧ＶC はほぼゼロボルトになる。これに
より、ＡＮＤゲート２６の出力電圧がｔ1 〜ｔ2 に引き
続いて低レベルに保持され、第１のＦＥＴ３のオフ制御
が保持される。
５に図１及び図２で上向きの電圧が得られる。即ち、平
滑用コンデンサ８の電圧Ｖ0 が２次巻線１４に印加さ
れ、２次巻線１４と３次巻線１５との巻数比に基づく電
圧が３次巻線１５に誘起する。図３のｔ2 時点で３次巻
線１５の電圧Ｖ3 がゼロボルトよりも高くなると、図２
のダイオード２７が順方向バイアスされてオンになりコ
ンデンサ３３の充電が行われる。コンデンサ３３が充電
されると、これが抵抗３１を介してトランジスタ３４の
ベース・エミッタ間に印加され、トランジスタ３４のベ
ース・エミッタ間電圧ＶBEが図３のｔ2 〜ｔ5 期間で高
レベルになる。これにより、ｔ2 〜ｔ5 期間でトランジ
スタ３４がオンになり、このコレクタ・エミッタ間電圧
ＶCEが低レベルになる。ｔ2 でトランジスタ３４がオン
になると、ダイオード４１もオンになり、三角波用コン
デンサ３９の放電回路が形成され、ほぼｔ2 時点でコン
デンサ３９の電圧ＶC はほぼゼロボルトになる。これに
より、ＡＮＤゲート２６の出力電圧がｔ1 〜ｔ2 に引き
続いて低レベルに保持され、第１のＦＥＴ３のオフ制御
が保持される。
【００２４】トランス２の蓄積エネルギーの全部の放出
は例えば図３のｔ3 で終了する。もし図１の第２のＦＥ
Ｔ７もｔ3 時点でオフに制御すると、平滑用コンデンサ
８の電圧Ｖ0 が２次巻線１４に印加されなくなり、第１
のＦＥＴ３のドレイン・ソース間電圧ＶDS1 の低下が始
まる。しかし、図１では第２のＦＥＴ７のオン状態をト
ランス２の蓄積エネルギーの放出終了後においても微小
時間だけ維持する。図３では第２のＦＥＴ７のオン状態
がｔ4 時点まで保持されている。この結果、ｔ3 時点で
トランス２の蓄積エネルギーの放出が終了して出力整流
ダイオード６がオフになっても第２のＦＥＴ７を介して
コンデンサ８の電圧Ｖ0 が２次巻線１４に印加され、第
１のＦＥＴ３のドレイン・ソース間電圧ＶDS1 がｔ4 時
点まで比較的高いＶIN＋Ｖ0 の値に保たれる。第１のＦ
ＥＴ３のオン期間にトランス２に蓄積されたエネルギー
の放出が終了したｔ3 時点よりも後において第２のＦＥ
Ｔ７がオンに保たれていると、コンデンサ８を電源とし
て第１のＦＥＴ３のオン期間とは逆の方向のエネルギー
の蓄積がトランス２に生じる。即ち平滑用コンデンサ８
の電力が負荷１８側とは逆に電源１の方向に向って供給
される状態即ち回生状態が生じる。第２のＦＥＴ７を図
３のｔ4 時点でオフに制御すると、回生動作が終了し、
回生動作中にトランス２に蓄積されたエネルギーの放出
に基づいて１次巻線１３には図１で下から上に向う極性
の電圧が発生し、これをエネルギーとして１次巻線１３
のインダクタンスと共振用コンデンサ５のキャパシタン
スとによるＬＣ直列共振が生じ、１次巻線１３と電源１
と共振用コンデンサ５とから成る閉回路に共振電流が流
れ、共振用コンデンサ５の電圧即ち第１のＦＥＴ３のド
レイン・ソース間電圧ＶDS1 は図３のｔ4 〜ｔ5 区間に
示すように正弦波の９０度から２７０度までの１８０度
区間に相当する波形になる。共振波形の振幅及び周波数
は１次巻線１３のインダクタンス値と第１のコンデンサ
５のキャパシタンス値と回生動作に基づいて１次巻線１
３に放出されるエネルギーとによって決定される。今、
電源１の電圧が一定であるとすれば、共振に関係する上
記の各定数は既知であり、共振波形の正ピークから負ピ
ークまでの電位差を図３に示す第１のＦＥＴ３のドレイ
ン・ソース間電圧ＶDS1 の最大振幅値ＶIN＋Ｖ0 にする
ことが可能であり、且つ第１のＦＥＴ３のオン開始時点
を図３のｔ5 時点にすることが可能である。
は例えば図３のｔ3 で終了する。もし図１の第２のＦＥ
Ｔ７もｔ3 時点でオフに制御すると、平滑用コンデンサ
８の電圧Ｖ0 が２次巻線１４に印加されなくなり、第１
のＦＥＴ３のドレイン・ソース間電圧ＶDS1 の低下が始
まる。しかし、図１では第２のＦＥＴ７のオン状態をト
ランス２の蓄積エネルギーの放出終了後においても微小
時間だけ維持する。図３では第２のＦＥＴ７のオン状態
がｔ4 時点まで保持されている。この結果、ｔ3 時点で
トランス２の蓄積エネルギーの放出が終了して出力整流
ダイオード６がオフになっても第２のＦＥＴ７を介して
コンデンサ８の電圧Ｖ0 が２次巻線１４に印加され、第
１のＦＥＴ３のドレイン・ソース間電圧ＶDS1 がｔ4 時
点まで比較的高いＶIN＋Ｖ0 の値に保たれる。第１のＦ
ＥＴ３のオン期間にトランス２に蓄積されたエネルギー
の放出が終了したｔ3 時点よりも後において第２のＦＥ
Ｔ７がオンに保たれていると、コンデンサ８を電源とし
て第１のＦＥＴ３のオン期間とは逆の方向のエネルギー
の蓄積がトランス２に生じる。即ち平滑用コンデンサ８
の電力が負荷１８側とは逆に電源１の方向に向って供給
される状態即ち回生状態が生じる。第２のＦＥＴ７を図
３のｔ4 時点でオフに制御すると、回生動作が終了し、
回生動作中にトランス２に蓄積されたエネルギーの放出
に基づいて１次巻線１３には図１で下から上に向う極性
の電圧が発生し、これをエネルギーとして１次巻線１３
のインダクタンスと共振用コンデンサ５のキャパシタン
スとによるＬＣ直列共振が生じ、１次巻線１３と電源１
と共振用コンデンサ５とから成る閉回路に共振電流が流
れ、共振用コンデンサ５の電圧即ち第１のＦＥＴ３のド
レイン・ソース間電圧ＶDS1 は図３のｔ4 〜ｔ5 区間に
示すように正弦波の９０度から２７０度までの１８０度
区間に相当する波形になる。共振波形の振幅及び周波数
は１次巻線１３のインダクタンス値と第１のコンデンサ
５のキャパシタンス値と回生動作に基づいて１次巻線１
３に放出されるエネルギーとによって決定される。今、
電源１の電圧が一定であるとすれば、共振に関係する上
記の各定数は既知であり、共振波形の正ピークから負ピ
ークまでの電位差を図３に示す第１のＦＥＴ３のドレイ
ン・ソース間電圧ＶDS1 の最大振幅値ＶIN＋Ｖ0 にする
ことが可能であり、且つ第１のＦＥＴ３のオン開始時点
を図３のｔ5 時点にすることが可能である。
【００２５】第１のＦＥＴ３のドレイン・ソース間電圧
ＶDS1 が実質的にゼロボルトになる図３のｔ5 時点で第
１のＦＥＴ３をオンにするためのタイミング設定は図２
の第１のスイッチ制御回路１０の中の特に第１の回路２
４で行われている。トランス２の３次巻線１５の電圧Ｖ
3 は第１のＦＥＴ３のドレイン・ソース間電圧ＶDS1と
相似の関係で変化する。３次巻線１５の電圧Ｖ3 はｔ4
から低下を始め、ゼロボルトを横切って負の値になる。
３次巻線１５の電圧Ｖ3 が低下すると、コンデンサ３３
の電圧も低下するが、コンデンサ３３の放電回路には抵
抗３０、３１が含まれているので、コンデンサ３３の電
圧は遅れを有し低下し、トランジスタ３４のベース・エ
ミッタ間電圧ＶBEはｔ4 よりも少し後でほぼゼロボルト
になる。トランジスタ３４はキャリアのストレージ効果
を有するので、ベース・エミッタ間電圧ＶBEがゼロにな
ってもコレクタ・エミッタ間電圧ＶCEが直ちにゼロにな
らずに少し遅れたｔ5 時点でゼロになる。トランジスタ
３４のコレクタ・エミッタ間電圧ＶCEが低レベルから高
レベルに立上る時点ｔ5 は第１のＦＥＴ３のオン開始時
点であるので、第１の回路２４におけるコンデンサ３３
による遅延作用とトランジスタ３４のストレージ効果と
の両方によって目標とする遅延時間を得ることが可能に
なる。即ち、図３のドレイン・ソース間電圧ＶDS1 がゼ
ロボルトとなる時点ｔ5 で第１のＦＥＴ３のゲート・ソ
ース間電圧ＶGS1 を低レベルから高レベルに転換させる
ことが可能になる。
ＶDS1 が実質的にゼロボルトになる図３のｔ5 時点で第
１のＦＥＴ３をオンにするためのタイミング設定は図２
の第１のスイッチ制御回路１０の中の特に第１の回路２
４で行われている。トランス２の３次巻線１５の電圧Ｖ
3 は第１のＦＥＴ３のドレイン・ソース間電圧ＶDS1と
相似の関係で変化する。３次巻線１５の電圧Ｖ3 はｔ4
から低下を始め、ゼロボルトを横切って負の値になる。
３次巻線１５の電圧Ｖ3 が低下すると、コンデンサ３３
の電圧も低下するが、コンデンサ３３の放電回路には抵
抗３０、３１が含まれているので、コンデンサ３３の電
圧は遅れを有し低下し、トランジスタ３４のベース・エ
ミッタ間電圧ＶBEはｔ4 よりも少し後でほぼゼロボルト
になる。トランジスタ３４はキャリアのストレージ効果
を有するので、ベース・エミッタ間電圧ＶBEがゼロにな
ってもコレクタ・エミッタ間電圧ＶCEが直ちにゼロにな
らずに少し遅れたｔ5 時点でゼロになる。トランジスタ
３４のコレクタ・エミッタ間電圧ＶCEが低レベルから高
レベルに立上る時点ｔ5 は第１のＦＥＴ３のオン開始時
点であるので、第１の回路２４におけるコンデンサ３３
による遅延作用とトランジスタ３４のストレージ効果と
の両方によって目標とする遅延時間を得ることが可能に
なる。即ち、図３のドレイン・ソース間電圧ＶDS1 がゼ
ロボルトとなる時点ｔ5 で第１のＦＥＴ３のゲート・ソ
ース間電圧ＶGS1 を低レベルから高レベルに転換させる
ことが可能になる。
【００２６】上述のように第１のＦＥＴ３のドレイン・
ソース間電圧ＶDS1 がほぼゼロボルトになるｔ5 時点で
第１のＦＥＴ３のゲート・ソース間電圧ＶGS1 を高レベ
ルとしてこの第１のＦＥＴ３をオンにすれば、第１のＦ
ＥＴ３における電圧と電流の積がゼロ又は小さくなり、
第１のＦＥＴ３における電力損失が小さくなる。即ち、
第１のＦＥＴ３のオン時に疑似共振又は部分共振用コン
デンサ５の電荷の実質的に全部が放出された状態で第１
のＦＥＴ３がオンになるので、第１のＦＥＴ３のオン時
にコンデンサ５の電荷の放出による電力損失が生じな
い。
ソース間電圧ＶDS1 がほぼゼロボルトになるｔ5 時点で
第１のＦＥＴ３のゲート・ソース間電圧ＶGS1 を高レベ
ルとしてこの第１のＦＥＴ３をオンにすれば、第１のＦ
ＥＴ３における電圧と電流の積がゼロ又は小さくなり、
第１のＦＥＴ３における電力損失が小さくなる。即ち、
第１のＦＥＴ３のオン時に疑似共振又は部分共振用コン
デンサ５の電荷の実質的に全部が放出された状態で第１
のＦＥＴ３がオンになるので、第１のＦＥＴ３のオン時
にコンデンサ５の電荷の放出による電力損失が生じな
い。
【００２７】次に、図４を参照して共振動作及び第２の
ＦＥＴ７の制御を詳しく説明する。図４において、Ｖ
DS1 は第１のＦＥＴ３のドレイン・ソース間電圧であ
り、Ｉ1 は第１のＦＥＴ３のドレイン電流であり、Ｖ
GS1 は第１のＦＥＴ３のゲート・ソース間電圧であり、
ＶGS2 は第２のＦＥＴ７のゲート・ソース間電圧であ
り、Ｉ2 は２次巻線１４の電流であり、ＩC は共振用コ
ンデンサ５の電流であり、ＶD ′は第２の整流ダイオー
ド６の電圧ＶD と逆流阻止用ダイオード４９の電圧との
和である。
ＦＥＴ７の制御を詳しく説明する。図４において、Ｖ
DS1 は第１のＦＥＴ３のドレイン・ソース間電圧であ
り、Ｉ1 は第１のＦＥＴ３のドレイン電流であり、Ｖ
GS1 は第１のＦＥＴ３のゲート・ソース間電圧であり、
ＶGS2 は第２のＦＥＴ７のゲート・ソース間電圧であ
り、Ｉ2 は２次巻線１４の電流であり、ＩC は共振用コ
ンデンサ５の電流であり、ＶD ′は第２の整流ダイオー
ド６の電圧ＶD と逆流阻止用ダイオード４９の電圧との
和である。
【００２８】第１のＦＥＴ３のオン制御が開始される図
４のｔ0 時点で、トランス２に前述の回生に基づくエネ
ルギーが残存していれば、１次巻線１３、電源１、及び
第１のＦＥＴ３のソース・ドレイン間又は内蔵ダイオー
ド４から成る閉回路で残存エネルギーの放出が行われ
る。この結果、第１のＦＥＴ３の電流Ｉ1 は図４のｔ0
〜ｔ1 区間で逆方向に流れる。この回生に基づくエネル
ギーの放出が終了すると、図４のｔ1 〜ｔ3 に示すよう
に第１のＦＥＴ３の電流は正方向に傾斜を有して増大す
る。ところで、図４のｔ0 〜ｔ1 で示す第１のＦＥＴ３
の電流Ｉ1 の逆方向成分が大き過ぎると、ＤＣ−ＤＣコ
ンバータの効率の低下を招く。そこで、本実施例では、
第２のＦＥＴ７のオン時間幅を最適値に調整する。この
調整は第１の抵抗４６の値又は第２の抵抗４７の値を調
整することによって達成することができる。
４のｔ0 時点で、トランス２に前述の回生に基づくエネ
ルギーが残存していれば、１次巻線１３、電源１、及び
第１のＦＥＴ３のソース・ドレイン間又は内蔵ダイオー
ド４から成る閉回路で残存エネルギーの放出が行われ
る。この結果、第１のＦＥＴ３の電流Ｉ1 は図４のｔ0
〜ｔ1 区間で逆方向に流れる。この回生に基づくエネル
ギーの放出が終了すると、図４のｔ1 〜ｔ3 に示すよう
に第１のＦＥＴ３の電流は正方向に傾斜を有して増大す
る。ところで、図４のｔ0 〜ｔ1 で示す第１のＦＥＴ３
の電流Ｉ1 の逆方向成分が大き過ぎると、ＤＣ−ＤＣコ
ンバータの効率の低下を招く。そこで、本実施例では、
第２のＦＥＴ７のオン時間幅を最適値に調整する。この
調整は第１の抵抗４６の値又は第２の抵抗４７の値を調
整することによって達成することができる。
【００２９】図４のｔ2 時点で第１のＦＥＴ３のゲート
・ソース間電圧ＶGS1 がゼロになると、第１のＦＥＴ３
の電流Ｉ1 もゼロに向って減少すると共に、共振用コン
デンサ５に正方向の充電電流ＩC が流れる。また、第１
のＦＥＴ５のオフによってトランス２の蓄積エネルギー
の放出が開始し、２次巻線１４を通る電流Ｉ2 が流れ始
める。この蓄積エネルギーの放出期間は出力整流ダイオ
ード６がオンになるので、この整流ダイオードの電圧Ｖ
D 及びコンパレータ５０の入力電圧ＶD ′が図４に示す
ようにｔ2 から低下を開始し、ｔ3 時点でコンパレータ
５０の入力電圧ＶD ′が基準電圧ＶR を横切り、この出
力電圧即ち第２のＦＥＴ７のゲート・ソース間電圧Ｖ
GS2 が低レベルから高レベルに転換し、第２のＦＥＴ７
がオンになる。これにより、２次電流Ｉ2 は出力整流ダ
イオード６のみではなく第２のＦＥＴ７も通って流れ
る。出力整流ダイオード６と第２のＦＥＴ７の並列回路
の合成抵抗値は出力整流ダイオード６のみの抵抗値より
も小さくなり、ここでの電圧効果及び電力損失が小さく
なる。図４のｔ4 時点でトランス２の正方向の蓄積エネ
ルギーの放出が終了すると、２次電流Ｉ2 がゼロにな
り、また、出力整流ダイオード６を順方向バイアスする
向きの電圧が２次巻線１４から得られなくなる。これに
より、出力整流ダイオード６はオフになる。しかし、第
２のＦＥＴ７はｔ4よりも後のｔまでオン制御されてい
る。従って、平滑用コンデンサ８と２次巻線１４と第２
のＦＥＴ７とから成る閉回路が形成され、平滑用コンデ
ンサ８のエネルギーが負荷１８とは反対方向のトランス
２に供給される状態即ち回生状態が生じ、２次電流Ｉ2
が逆方向に流れ、トランス２にｔ1 〜ｔ2 区間とは逆方
向のエネルギーの蓄積がなされる。この逆方向のエネル
ギーの蓄積量は図４のｔ4 〜ｔ5 区間の長さに依存す
る。このｔ4 〜ｔ5 区間の長さは、トランス２の１次巻
線１３のインダクタンス値とコンデンサ５のキャパシタ
ンス値とに基づくＬＣ共振の電圧波形の正ピークから負
ピークまでの電位差を第１のＦＥＴ３のオフ期間のドレ
イン・ソース間電圧ＶDS1 にほぼ一致させることができ
るように決定する。図４のドレイン・ソース間電圧Ｖ
DS1 の波形のｔ6 よりも後に示す破線は、ｔ6で第１の
ＦＥＴ３をオンに制御せず且つ内蔵ダイオード４が設け
られていない場合に得られることが予想される共振電圧
の波形である。もし、ｔ4 〜ｔ5 区間の回生動作がなけ
れば、ＬＣ共振の電圧振幅を十分に大きくすることがで
きないために、第１のＦＥＴ３をオンにするｔ6 時点で
このドレイン・ソース間電圧ＶDS 1 をゼロにすることが
できない。このため、ゼロボルトでの第１のＦＥＴ３の
ターンオンが不可能となり、スイッチング損失の低減効
果を十分に得ることができない。これに対して本実施例
ではドレイン・ソース間電圧ＶDS1 を第１のＦＥＴ３の
ターンオン時にゼロにできるので、スイッチング損失の
低減効果を理想的に得ることができる。また、第２のＦ
ＥＴ７のオン時間の決定を簡単な回路で確実に達成する
ことができる。
・ソース間電圧ＶGS1 がゼロになると、第１のＦＥＴ３
の電流Ｉ1 もゼロに向って減少すると共に、共振用コン
デンサ５に正方向の充電電流ＩC が流れる。また、第１
のＦＥＴ５のオフによってトランス２の蓄積エネルギー
の放出が開始し、２次巻線１４を通る電流Ｉ2 が流れ始
める。この蓄積エネルギーの放出期間は出力整流ダイオ
ード６がオンになるので、この整流ダイオードの電圧Ｖ
D 及びコンパレータ５０の入力電圧ＶD ′が図４に示す
ようにｔ2 から低下を開始し、ｔ3 時点でコンパレータ
５０の入力電圧ＶD ′が基準電圧ＶR を横切り、この出
力電圧即ち第２のＦＥＴ７のゲート・ソース間電圧Ｖ
GS2 が低レベルから高レベルに転換し、第２のＦＥＴ７
がオンになる。これにより、２次電流Ｉ2 は出力整流ダ
イオード６のみではなく第２のＦＥＴ７も通って流れ
る。出力整流ダイオード６と第２のＦＥＴ７の並列回路
の合成抵抗値は出力整流ダイオード６のみの抵抗値より
も小さくなり、ここでの電圧効果及び電力損失が小さく
なる。図４のｔ4 時点でトランス２の正方向の蓄積エネ
ルギーの放出が終了すると、２次電流Ｉ2 がゼロにな
り、また、出力整流ダイオード６を順方向バイアスする
向きの電圧が２次巻線１４から得られなくなる。これに
より、出力整流ダイオード６はオフになる。しかし、第
２のＦＥＴ７はｔ4よりも後のｔまでオン制御されてい
る。従って、平滑用コンデンサ８と２次巻線１４と第２
のＦＥＴ７とから成る閉回路が形成され、平滑用コンデ
ンサ８のエネルギーが負荷１８とは反対方向のトランス
２に供給される状態即ち回生状態が生じ、２次電流Ｉ2
が逆方向に流れ、トランス２にｔ1 〜ｔ2 区間とは逆方
向のエネルギーの蓄積がなされる。この逆方向のエネル
ギーの蓄積量は図４のｔ4 〜ｔ5 区間の長さに依存す
る。このｔ4 〜ｔ5 区間の長さは、トランス２の１次巻
線１３のインダクタンス値とコンデンサ５のキャパシタ
ンス値とに基づくＬＣ共振の電圧波形の正ピークから負
ピークまでの電位差を第１のＦＥＴ３のオフ期間のドレ
イン・ソース間電圧ＶDS1 にほぼ一致させることができ
るように決定する。図４のドレイン・ソース間電圧Ｖ
DS1 の波形のｔ6 よりも後に示す破線は、ｔ6で第１の
ＦＥＴ３をオンに制御せず且つ内蔵ダイオード４が設け
られていない場合に得られることが予想される共振電圧
の波形である。もし、ｔ4 〜ｔ5 区間の回生動作がなけ
れば、ＬＣ共振の電圧振幅を十分に大きくすることがで
きないために、第１のＦＥＴ３をオンにするｔ6 時点で
このドレイン・ソース間電圧ＶDS 1 をゼロにすることが
できない。このため、ゼロボルトでの第１のＦＥＴ３の
ターンオンが不可能となり、スイッチング損失の低減効
果を十分に得ることができない。これに対して本実施例
ではドレイン・ソース間電圧ＶDS1 を第１のＦＥＴ３の
ターンオン時にゼロにできるので、スイッチング損失の
低減効果を理想的に得ることができる。また、第２のＦ
ＥＴ７のオン時間の決定を簡単な回路で確実に達成する
ことができる。
【００３０】
【第２の実施例】次に、図５を参照して第２の実施例の
ＤＣ−ＤＣコンバータを説明する。但し、図５及び後述
する図６〜図１０において図１及び相互に実質的に同一
の部分には同一の符号を付してその説明を省略する。図
５のＤＣ−ＤＣコンバータは図１のトランス２の代りに
インダクタンス手段としてリアクトル２ａを設けた他は
図１のＤＣ−ＤＣコンバータと同一に構成されている。
リアクトル２ａは図１の磁性体コア１２と１次巻線１３
と３次巻線１５に相当する磁性体コア１２ａと電圧レベ
ル変換用の第１の巻線１３ａとオフ期間検出用の第２の
巻線１５ａとを有する。第１及び第２の巻線１３ａ、１
５ａはコア１２ａに巻回され、互いに電磁結合されてい
る。インダクタンスを有する第１の巻線１３ａは第１の
ＦＥＴ３に直列に接続されている。図５のＤＣ−ＤＣコ
ンバータは第１の巻線１３ａが図１の１次及び２次巻線
１３、１４の両方の働きを有するように構成されてい
る。従って、平滑用コンデンサ８は出力整流ダイオード
６を介して第１の巻線１３ａに並列に接続されている。
第２の巻線１５ａはリアクトル２ａに蓄積されたエネル
ギーの放出が終了した時点を検出するためのものであっ
て図１の３次巻線１５と同様に第１のスイッチ制御回路
１０に接続されている。
ＤＣ−ＤＣコンバータを説明する。但し、図５及び後述
する図６〜図１０において図１及び相互に実質的に同一
の部分には同一の符号を付してその説明を省略する。図
５のＤＣ−ＤＣコンバータは図１のトランス２の代りに
インダクタンス手段としてリアクトル２ａを設けた他は
図１のＤＣ−ＤＣコンバータと同一に構成されている。
リアクトル２ａは図１の磁性体コア１２と１次巻線１３
と３次巻線１５に相当する磁性体コア１２ａと電圧レベ
ル変換用の第１の巻線１３ａとオフ期間検出用の第２の
巻線１５ａとを有する。第１及び第２の巻線１３ａ、１
５ａはコア１２ａに巻回され、互いに電磁結合されてい
る。インダクタンスを有する第１の巻線１３ａは第１の
ＦＥＴ３に直列に接続されている。図５のＤＣ−ＤＣコ
ンバータは第１の巻線１３ａが図１の１次及び２次巻線
１３、１４の両方の働きを有するように構成されてい
る。従って、平滑用コンデンサ８は出力整流ダイオード
６を介して第１の巻線１３ａに並列に接続されている。
第２の巻線１５ａはリアクトル２ａに蓄積されたエネル
ギーの放出が終了した時点を検出するためのものであっ
て図１の３次巻線１５と同様に第１のスイッチ制御回路
１０に接続されている。
【００３１】
【動作】図５のＤＣ−ＤＣコンバータにおけるリアクト
ル２ａは、図１のトランス２とほぼ同様に動作する。即
ち、第１のＦＥＴ３のオン期間には出力整流ダイオード
６が逆バイアス状態となってリアクトル２ａに対するエ
ネルギーの蓄積動作が生じ、第１のＦＥＴ３のオフ期間
には出力整流ダイオード６が順バイアス状態となってリ
アクトル２ａの蓄積エネルギーの放出動作が生じる。出
力整流ダイオード６に並列に接続された第２のＦＥＴ７
の制御は図１と同様に出力整流ダイオード６の電圧を検
出して行われる。また、第１のＦＥＴ３のオン・オフ制
御も図１と同様に第１のスイッチ制御回路１０によって
行われる。リアクトル２ａの正方向の蓄積エネルギーの
放出が終了したために出力整流ダイオード６がオフにな
った後の回生は、平滑用コンデンサ８と第１の巻線１３
ａと第２のＦＥＴ７とからなる閉回路で発生する。図５
のＤＣ−ＤＣコンバータは基本的構成において図１のＤ
Ｃ−ＤＣコンバータと同一であるので、図１のＤＣ−Ｄ
Ｃコンバータと同一の作用効果を有する。
ル２ａは、図１のトランス２とほぼ同様に動作する。即
ち、第１のＦＥＴ３のオン期間には出力整流ダイオード
６が逆バイアス状態となってリアクトル２ａに対するエ
ネルギーの蓄積動作が生じ、第１のＦＥＴ３のオフ期間
には出力整流ダイオード６が順バイアス状態となってリ
アクトル２ａの蓄積エネルギーの放出動作が生じる。出
力整流ダイオード６に並列に接続された第２のＦＥＴ７
の制御は図１と同様に出力整流ダイオード６の電圧を検
出して行われる。また、第１のＦＥＴ３のオン・オフ制
御も図１と同様に第１のスイッチ制御回路１０によって
行われる。リアクトル２ａの正方向の蓄積エネルギーの
放出が終了したために出力整流ダイオード６がオフにな
った後の回生は、平滑用コンデンサ８と第１の巻線１３
ａと第２のＦＥＴ７とからなる閉回路で発生する。図５
のＤＣ−ＤＣコンバータは基本的構成において図１のＤ
Ｃ−ＤＣコンバータと同一であるので、図１のＤＣ−Ｄ
Ｃコンバータと同一の作用効果を有する。
【００３２】
【第３の実施例】図６に示す第３の実施例のＤＣ−ＤＣ
コンバータは、図１のＤＣ−ＤＣコンバータにおける出
力整流ダイオード６及び第２のＦＥＴ７の位置を変え且
つ制御用電源６０を設けた他は図１と同一に構成されて
いる。図６において、出力整流ダイオード６は２次巻線
１４の上端と平滑用コンデンサ８の上端との間に接続さ
れ、第２のＦＥＴ７は出力整流ダイオード６に並列に接
続されている。図６では平滑用コンデンサ８を制御用電
源として兼用することができないので、別にＤＣ電圧を
供給するための制御用電源６０が設けられている。この
制御用電源６０の一端は出力整流ダイオード６のアノー
ドに接続されている。第２のスイッチ制御回路１１の中
の基準電圧手段としての第１の抵抗４６と第１のダイオ
ード４８の直列回路は制御用電源６０に並列に接続され
ている。ダイオード電圧検出手段を構成する第２の抵抗
４７の一端は制御用電源６０の他端（上端）に接続さ
れ、第２のダイオード４９は第２の抵抗４７の他端と出
力整流ダイオード６のカソードとの間に接続されてい
る。コンパレータ５０の電源端子は制御用電源６０に接
続されている。
コンバータは、図１のＤＣ−ＤＣコンバータにおける出
力整流ダイオード６及び第２のＦＥＴ７の位置を変え且
つ制御用電源６０を設けた他は図１と同一に構成されて
いる。図６において、出力整流ダイオード６は２次巻線
１４の上端と平滑用コンデンサ８の上端との間に接続さ
れ、第２のＦＥＴ７は出力整流ダイオード６に並列に接
続されている。図６では平滑用コンデンサ８を制御用電
源として兼用することができないので、別にＤＣ電圧を
供給するための制御用電源６０が設けられている。この
制御用電源６０の一端は出力整流ダイオード６のアノー
ドに接続されている。第２のスイッチ制御回路１１の中
の基準電圧手段としての第１の抵抗４６と第１のダイオ
ード４８の直列回路は制御用電源６０に並列に接続され
ている。ダイオード電圧検出手段を構成する第２の抵抗
４７の一端は制御用電源６０の他端（上端）に接続さ
れ、第２のダイオード４９は第２の抵抗４７の他端と出
力整流ダイオード６のカソードとの間に接続されてい
る。コンパレータ５０の電源端子は制御用電源６０に接
続されている。
【００３３】図６のＤＣ−ＤＣコンバータは第２のスイ
ッチ制御回路１１のために独立した制御用電源６０を設
けた他は図１のＤＣ−ＤＣコンバータと実質的に同一で
あるので同一の作用効果を有する。
ッチ制御回路１１のために独立した制御用電源６０を設
けた他は図１のＤＣ−ＤＣコンバータと実質的に同一で
あるので同一の作用効果を有する。
【００３４】
【第４の実施例】図７に示す第４の実施例のＤＣ−ＤＣ
コンバータは、電源１の電圧の変動にも拘らず最適な共
振状態を得るために図１の第１の実施例のＤＣ−ＤＣコ
ンバータにダイオード７１とコンデンサ７２とツェナー
ダイオード７３と抵抗７４、７５とから成る基準電圧調
整手段を付加した他は図１と同一に構成したものであ
る。基準電圧調整手段を形成するための電圧検出用コン
デンサ７２はダイオード７１を介して２次巻線１４に並
列に接続されている。ダイオード７１は第１のＦＥＴ３
のオン期間に２次巻線に得られる電圧によって導通する
方向性を有しているので電圧検出用コンデンサ７２は第
１のＦＥＴ３のオン期間に１次巻線１３に印加される電
源１の電圧に比例した電圧に充電される。なお、電圧検
出用コンデンサ７２の静電容量値は平滑用コンデンサ８
の静電容量に比べて大幅に小さいので、第１のＦＥＴ３
のオン期間におけるトランス２に対するエネルギーの蓄
積をほとんど妨害しない。ツェナーダイオード７３と抵
抗７４とは互いに直列に接続され、この直列回路の一端
はダイオード７１とコンデンサ７２との接続点に接続さ
れ、他端はコンパレータ５０の正入力端子に接続されて
いる。抵抗７５の一端は第１の抵抗４６と第１のダイオ
ード４８との接続点に接続され、この他端はコンパレー
タ５０の正入力端子に接続されている。ツェナーダイオ
ード７３は第１のＦＥＴ３のオフ時におけるトランス２
の１次巻線１３の電圧即ち出力電圧Ｖ0 に基づいて１次
巻線及び２次巻線１３、１４の巻数比に従って１次巻線
１３に誘起した電圧（図３に示すように巻数比を１と仮
定すれば出力電圧と同一のＶ0 ）よりも電源１の電圧Ｖ
INが高くなったことを示す電圧検出用コンデンサ７２の
電圧に応答して導通する。今、第１のＦＥＴ３のオフ時
の１次巻線１３の最大電圧をＶ1 とすればＶIN＞Ｖ1
（図３ではＶIN＞Ｖ0 ）の条件を満たす時にツェナーダ
イオード７３が導通するようにツェナーダイオード７３
のツェナー電圧即ち導通開始電圧が設定されている。
コンバータは、電源１の電圧の変動にも拘らず最適な共
振状態を得るために図１の第１の実施例のＤＣ−ＤＣコ
ンバータにダイオード７１とコンデンサ７２とツェナー
ダイオード７３と抵抗７４、７５とから成る基準電圧調
整手段を付加した他は図１と同一に構成したものであ
る。基準電圧調整手段を形成するための電圧検出用コン
デンサ７２はダイオード７１を介して２次巻線１４に並
列に接続されている。ダイオード７１は第１のＦＥＴ３
のオン期間に２次巻線に得られる電圧によって導通する
方向性を有しているので電圧検出用コンデンサ７２は第
１のＦＥＴ３のオン期間に１次巻線１３に印加される電
源１の電圧に比例した電圧に充電される。なお、電圧検
出用コンデンサ７２の静電容量値は平滑用コンデンサ８
の静電容量に比べて大幅に小さいので、第１のＦＥＴ３
のオン期間におけるトランス２に対するエネルギーの蓄
積をほとんど妨害しない。ツェナーダイオード７３と抵
抗７４とは互いに直列に接続され、この直列回路の一端
はダイオード７１とコンデンサ７２との接続点に接続さ
れ、他端はコンパレータ５０の正入力端子に接続されて
いる。抵抗７５の一端は第１の抵抗４６と第１のダイオ
ード４８との接続点に接続され、この他端はコンパレー
タ５０の正入力端子に接続されている。ツェナーダイオ
ード７３は第１のＦＥＴ３のオフ時におけるトランス２
の１次巻線１３の電圧即ち出力電圧Ｖ0 に基づいて１次
巻線及び２次巻線１３、１４の巻数比に従って１次巻線
１３に誘起した電圧（図３に示すように巻数比を１と仮
定すれば出力電圧と同一のＶ0 ）よりも電源１の電圧Ｖ
INが高くなったことを示す電圧検出用コンデンサ７２の
電圧に応答して導通する。今、第１のＦＥＴ３のオフ時
の１次巻線１３の最大電圧をＶ1 とすればＶIN＞Ｖ1
（図３ではＶIN＞Ｖ0 ）の条件を満たす時にツェナーダ
イオード７３が導通するようにツェナーダイオード７３
のツェナー電圧即ち導通開始電圧が設定されている。
【００３５】図７のＤＣ−ＤＣコンバータにおいて、例
えば電源１の電圧ＶINが前述のオフ時の１時巻線１３の
電圧Ｖ1 よりも高くなると、これに比例した電圧検出用
コンデンサ７２の電圧に基づいてツェナーダイオード７
３が導通する。これにより、平滑用コンデンサ８と電圧
検出用コンデンサ７２とツェナーダイオード７３と抵抗
７４、７５とダイオード４８の閉回路が形成され、電圧
検出用コンデンサ７２の電圧値に依存した電圧がコンパ
レータ５０の正の入力端子に入力する。従って、ツェナ
ーダイオード７３が導通している時には基準電圧ＶR が
電源１の電圧ＶINの変化に応じて変化する。この様にツ
ェナーダイオード７３が導通している時には、基準電圧
ＶR はツェナーダイオード７３が非導通の時に比べて高
くなる。図４のＶD ′とＶR の比較から明らかなように
基準電圧ＶR が高くなると、コンパレータ５０の出力パ
ルス即ち第２のＦＥＴ７のゲート・ソース間電圧ＶGS2
の後縁が遅れる。これにより、出力整流ダイオード６が
トランス２の蓄積エネルギーの放出終了によってオフに
なった時点から第２のＦＥＴ７がオフになる時点までの
時間幅が長くなり、平滑コンデンサ８のエネルギーをト
ランス２に戻す回生動作時間幅が高くなる。この結果、
第１のＦＥＴ３のオフ期間においてトランス２に逆方向
に蓄積されるエネルギー量が大きくなる。トランス２に
対する回生動作に基づく逆方向蓄積エネルギー量と１次
巻線１３のイングタンスと共振用コンデンサ５のキャパ
シタンスとに基づくＬＣ共振の電圧振幅とは比例的な関
係を有する。この結果、電源電圧ＶINが高くなると、回
生によるトランス２の逆方向の蓄積エネルギー量が増加
し、ＬＣ共振の電圧振幅が大きくなる。図８は電源電圧
ＶINの変化と共振電圧の振幅変化を示す。図８では電源
電圧ＶINが図４よりも高くなっており、これに応じてｔ
1 〜ｔ2 区間で生じる共振電圧の振幅も高くなってい
る。もし、回生動作に基づいて共振電圧の振幅を高くし
なければ、図９のように第１のＦＥＴ３のゲート・ソー
ス間電圧ＶGS1 が低レベルから高レベルに立上る時点ｔ
2 においてドレイン・ソース間電圧ＶDS1 をゼロボルト
にすることができない。ｔ2 時点でドレイン・ソース間
電圧ＶDS1 がゼロボルトにならないということは共振用
コンデンサ５に電荷が残っていることを意味する。この
結果、ｔ2 時点で第１のＦＥＴ３がオンになると、この
コンデンサ５の電荷が第１のＦＥＴ３を通って放出さ
れ、第１のＦＥＴ３の電流Ｉ1 がｔ2 直後にパルス状に
なり、この第１のＦＥＴ３で電力損失が発生する。これ
に対し、図８の場合にはこの種の電流が流れず、第１の
ＦＥＴ３のターンオン時の電力損失が小さくなる。
えば電源１の電圧ＶINが前述のオフ時の１時巻線１３の
電圧Ｖ1 よりも高くなると、これに比例した電圧検出用
コンデンサ７２の電圧に基づいてツェナーダイオード７
３が導通する。これにより、平滑用コンデンサ８と電圧
検出用コンデンサ７２とツェナーダイオード７３と抵抗
７４、７５とダイオード４８の閉回路が形成され、電圧
検出用コンデンサ７２の電圧値に依存した電圧がコンパ
レータ５０の正の入力端子に入力する。従って、ツェナ
ーダイオード７３が導通している時には基準電圧ＶR が
電源１の電圧ＶINの変化に応じて変化する。この様にツ
ェナーダイオード７３が導通している時には、基準電圧
ＶR はツェナーダイオード７３が非導通の時に比べて高
くなる。図４のＶD ′とＶR の比較から明らかなように
基準電圧ＶR が高くなると、コンパレータ５０の出力パ
ルス即ち第２のＦＥＴ７のゲート・ソース間電圧ＶGS2
の後縁が遅れる。これにより、出力整流ダイオード６が
トランス２の蓄積エネルギーの放出終了によってオフに
なった時点から第２のＦＥＴ７がオフになる時点までの
時間幅が長くなり、平滑コンデンサ８のエネルギーをト
ランス２に戻す回生動作時間幅が高くなる。この結果、
第１のＦＥＴ３のオフ期間においてトランス２に逆方向
に蓄積されるエネルギー量が大きくなる。トランス２に
対する回生動作に基づく逆方向蓄積エネルギー量と１次
巻線１３のイングタンスと共振用コンデンサ５のキャパ
シタンスとに基づくＬＣ共振の電圧振幅とは比例的な関
係を有する。この結果、電源電圧ＶINが高くなると、回
生によるトランス２の逆方向の蓄積エネルギー量が増加
し、ＬＣ共振の電圧振幅が大きくなる。図８は電源電圧
ＶINの変化と共振電圧の振幅変化を示す。図８では電源
電圧ＶINが図４よりも高くなっており、これに応じてｔ
1 〜ｔ2 区間で生じる共振電圧の振幅も高くなってい
る。もし、回生動作に基づいて共振電圧の振幅を高くし
なければ、図９のように第１のＦＥＴ３のゲート・ソー
ス間電圧ＶGS1 が低レベルから高レベルに立上る時点ｔ
2 においてドレイン・ソース間電圧ＶDS1 をゼロボルト
にすることができない。ｔ2 時点でドレイン・ソース間
電圧ＶDS1 がゼロボルトにならないということは共振用
コンデンサ５に電荷が残っていることを意味する。この
結果、ｔ2 時点で第１のＦＥＴ３がオンになると、この
コンデンサ５の電荷が第１のＦＥＴ３を通って放出さ
れ、第１のＦＥＴ３の電流Ｉ1 がｔ2 直後にパルス状に
なり、この第１のＦＥＴ３で電力損失が発生する。これ
に対し、図８の場合にはこの種の電流が流れず、第１の
ＦＥＴ３のターンオン時の電力損失が小さくなる。
【００３６】
【第５の実施例】図１０に示す第５の実施例のＤＣ−Ｄ
Ｃコンバータは、図７のダイオード７１とコンデンサ７
２との直列回路の接続箇所を出力整流ダイオード６に並
列にした点を除いて図７と同一に構成したものである。
図１０のダイオード７１は図７の場合と同様に２次巻線
１４に下向きの電圧が発生した時に導通する方向性を有
している。コンデンサ７２は、平滑用コンデンサ８より
は十分に小さい容量のものであって、図７と同様に第１
のＦＥＴ３のオン期間の２次巻線１４の電圧即ち電源１
の電圧に対応する値に充電される。ツェナーダイオード
７３のツェナー電圧即ち導通開始電圧は第４の実施例と
同様にＶIN＞Ｖ1 の条件が満足された時である。図１０
のＤＣ−ＤＣコンバータは図７のＤＣ−ＤＣコンバータ
と実質的に同一原理に基づいて構成されているので、こ
れと同一の作用効果を有する。
Ｃコンバータは、図７のダイオード７１とコンデンサ７
２との直列回路の接続箇所を出力整流ダイオード６に並
列にした点を除いて図７と同一に構成したものである。
図１０のダイオード７１は図７の場合と同様に２次巻線
１４に下向きの電圧が発生した時に導通する方向性を有
している。コンデンサ７２は、平滑用コンデンサ８より
は十分に小さい容量のものであって、図７と同様に第１
のＦＥＴ３のオン期間の２次巻線１４の電圧即ち電源１
の電圧に対応する値に充電される。ツェナーダイオード
７３のツェナー電圧即ち導通開始電圧は第４の実施例と
同様にＶIN＞Ｖ1 の条件が満足された時である。図１０
のＤＣ−ＤＣコンバータは図７のＤＣ−ＤＣコンバータ
と実質的に同一原理に基づいて構成されているので、こ
れと同一の作用効果を有する。
【００３７】
【第６の実施例】図１１に示す第６の実施例のＤＣ−Ｄ
Ｃコンバータは図６のＤＣ−ＤＣコンバータに基準電圧
調整手段としてダイオード７１、コンデンサ７２、ツェ
ナーダイオード７３、抵抗７４、７５を付加した他は図
６と同一に構成したものである。図１１のダイオード７
１、コンデンサ７２、ツェナーダイオード７３、抵抗７
４、７５は図７で同一符号を付して示すものと同様に２
次巻線１４及び第２のスイッチ制御回路１１に接続さ
れ、同一の作用効果を奏する。
Ｃコンバータは図６のＤＣ−ＤＣコンバータに基準電圧
調整手段としてダイオード７１、コンデンサ７２、ツェ
ナーダイオード７３、抵抗７４、７５を付加した他は図
６と同一に構成したものである。図１１のダイオード７
１、コンデンサ７２、ツェナーダイオード７３、抵抗７
４、７５は図７で同一符号を付して示すものと同様に２
次巻線１４及び第２のスイッチ制御回路１１に接続さ
れ、同一の作用効果を奏する。
【００３８】
【第７の実施例】図１２に示す第７の実施例のＤＣ−Ｄ
Ｃコンバータは、図７からツェナーダイオード７３と抵
抗７４を省き、この代りに抵抗８０、８１、８２、８
３、８４、８５、８６と、演算増幅器即ちオペアンプ８
７を付加したものである。即ち、ダイオード７１とコン
デンサ７２の直列回路は図７と同様に２次巻線１４に並
列に接続され、抵抗８０の一端がダイオード７１とコン
デンサ７２の接続点に接続されている。抵抗８０の他端
と平滑用コンデンサ８の下端即ちグランド端子１７との
間に抵抗８１が接続されている。抵抗８２と抵抗８３と
は互いに直列に接続され、この直列回路は抵抗８１に並
列に接続されている。出力電圧検出手段としての抵抗８
４と抵抗８５とは互いに直列に接続され、この直列回路
は平滑用コンデンサ８に並列に接続されている。オペア
ンプ８７の正入力端子は抵抗８０、８１の相互接続点に
接続され、この負入力端子は抵抗８４、８５の相互接続
点に接続され、この出力端子は抵抗８６を介してコンパ
レータ５０の正入力端子に接続されている。
Ｃコンバータは、図７からツェナーダイオード７３と抵
抗７４を省き、この代りに抵抗８０、８１、８２、８
３、８４、８５、８６と、演算増幅器即ちオペアンプ８
７を付加したものである。即ち、ダイオード７１とコン
デンサ７２の直列回路は図７と同様に２次巻線１４に並
列に接続され、抵抗８０の一端がダイオード７１とコン
デンサ７２の接続点に接続されている。抵抗８０の他端
と平滑用コンデンサ８の下端即ちグランド端子１７との
間に抵抗８１が接続されている。抵抗８２と抵抗８３と
は互いに直列に接続され、この直列回路は抵抗８１に並
列に接続されている。出力電圧検出手段としての抵抗８
４と抵抗８５とは互いに直列に接続され、この直列回路
は平滑用コンデンサ８に並列に接続されている。オペア
ンプ８７の正入力端子は抵抗８０、８１の相互接続点に
接続され、この負入力端子は抵抗８４、８５の相互接続
点に接続され、この出力端子は抵抗８６を介してコンパ
レータ５０の正入力端子に接続されている。
【００３９】図１２のＤＣ−ＤＣコンバータにおいて
は、電源１の電圧ＶINと出力電圧Ｖ0の両方を考慮して
第２のＦＥＴ７のオン時間幅及び回生時間幅が決定され
る。出力電圧Ｖ0 が常に一定であれば、図７の回路であ
っても実質的に問題が生じないが、図７の回路において
出力電圧Ｖ0 が過電流保護回路（図示せず）等の働きに
よって目標値よりも低下した場合には回生によるトラン
ス２の逆方向のエネルギーの蓄積量が少なくなり、共振
による電圧の振幅値を必要値にすることが不可能にな
り、図９に示すように第１のＦＥＴ３のオン開始時点ｔ
2 においてドレイン・ソース間電圧ＶDS1 をゼロにする
ことができない場合が生じる。そこで、図１２のＤＣ−
ＤＣコンバータでは電源電圧検出用コンデンサ７２と出
力平滑用コンデンサ８の電圧Ｖ0 とを加算した電圧を、
抵抗８０、８１の分圧回路で検出し、この分圧回路で検
出した電圧を抵抗８２、８３で更に分圧して検出しオペ
アンプ８７の一方の入力とし、また出力平滑用コンデン
サ８の電圧を抵抗８４、８５で分圧して検出しオペアン
プ８７の他方の入力とし、オペアンプ８７で両入力の誤
差信号を作成してコンパレータ５０に供給している。な
お、オペアンプ８７の正入力端子に入力する電源電圧検
出用コンデンサ７２の電圧と出力電圧Ｖ0 との加算値を
抵抗８０、８１、８２、８３で分圧するための分圧比
と、出力電圧Ｖ0 を抵抗８４、８５で分圧するための分
圧比とは互いに異なる。従って、オペアンプ８７の正及
び負の両入力端子に出力電圧Ｖ0 を分圧した成分が入力
しても両者が完全に打消し合うことはない。この結果、
オペアンプ８７は等価的に、電源１の電圧ＶINと出力電
圧Ｖ0 の差に対応した出力電圧を発生している。出力電
圧Ｖ0が目標値よりも低下した場合には、オペアンプ８
７の出力電圧が高くなり、コンパレータ５０の正入力端
子の電圧も高くなり、コンパレータ５０の出力パルスの
幅が広くなり、図３のｔ3 〜ｔ4 区間即ち回生区間の時
間幅が広くなり、出力電圧Ｖ0 の低下に拘らず所望の回
生エネルギー即ちトランス２の逆方向のエネルギー蓄積
量を確保することができる。この結果、図１２のＤＣ−
ＤＣコンバータによれば、電源の電圧ＶINの変動及び出
力電圧Ｖ0 の変動に拘らず共振用コンデンサ５のキャパ
シタンスＣと１次巻線１３のインダクタンスＬとの共振
回路の共振電圧の振幅を所望の大きさにし、第１のＦＥ
Ｔ３のターンオン時に共振用コンデンサ５の電圧即ちド
レイン・ソース間電圧ＶDS1 をゼロにすることができ
る。
は、電源１の電圧ＶINと出力電圧Ｖ0の両方を考慮して
第２のＦＥＴ７のオン時間幅及び回生時間幅が決定され
る。出力電圧Ｖ0 が常に一定であれば、図７の回路であ
っても実質的に問題が生じないが、図７の回路において
出力電圧Ｖ0 が過電流保護回路（図示せず）等の働きに
よって目標値よりも低下した場合には回生によるトラン
ス２の逆方向のエネルギーの蓄積量が少なくなり、共振
による電圧の振幅値を必要値にすることが不可能にな
り、図９に示すように第１のＦＥＴ３のオン開始時点ｔ
2 においてドレイン・ソース間電圧ＶDS1 をゼロにする
ことができない場合が生じる。そこで、図１２のＤＣ−
ＤＣコンバータでは電源電圧検出用コンデンサ７２と出
力平滑用コンデンサ８の電圧Ｖ0 とを加算した電圧を、
抵抗８０、８１の分圧回路で検出し、この分圧回路で検
出した電圧を抵抗８２、８３で更に分圧して検出しオペ
アンプ８７の一方の入力とし、また出力平滑用コンデン
サ８の電圧を抵抗８４、８５で分圧して検出しオペアン
プ８７の他方の入力とし、オペアンプ８７で両入力の誤
差信号を作成してコンパレータ５０に供給している。な
お、オペアンプ８７の正入力端子に入力する電源電圧検
出用コンデンサ７２の電圧と出力電圧Ｖ0 との加算値を
抵抗８０、８１、８２、８３で分圧するための分圧比
と、出力電圧Ｖ0 を抵抗８４、８５で分圧するための分
圧比とは互いに異なる。従って、オペアンプ８７の正及
び負の両入力端子に出力電圧Ｖ0 を分圧した成分が入力
しても両者が完全に打消し合うことはない。この結果、
オペアンプ８７は等価的に、電源１の電圧ＶINと出力電
圧Ｖ0 の差に対応した出力電圧を発生している。出力電
圧Ｖ0が目標値よりも低下した場合には、オペアンプ８
７の出力電圧が高くなり、コンパレータ５０の正入力端
子の電圧も高くなり、コンパレータ５０の出力パルスの
幅が広くなり、図３のｔ3 〜ｔ4 区間即ち回生区間の時
間幅が広くなり、出力電圧Ｖ0 の低下に拘らず所望の回
生エネルギー即ちトランス２の逆方向のエネルギー蓄積
量を確保することができる。この結果、図１２のＤＣ−
ＤＣコンバータによれば、電源の電圧ＶINの変動及び出
力電圧Ｖ0 の変動に拘らず共振用コンデンサ５のキャパ
シタンスＣと１次巻線１３のインダクタンスＬとの共振
回路の共振電圧の振幅を所望の大きさにし、第１のＦＥ
Ｔ３のターンオン時に共振用コンデンサ５の電圧即ちド
レイン・ソース間電圧ＶDS1 をゼロにすることができ
る。
【００４０】
【第７の実施例】図１３のＤＣ−ＤＣコンバータは図５
のＤＣ−ＤＣコンバータに図７と同様に基準電圧調整手
段としてダイオード７１、コンデンサ７２、ツェナーダ
イオード７３、抵抗７４、７５を付加した他は図５と同
一に構成したものである。図１３においてダイオード７
１とコンデンサ７２の直列回路はリアクトル２ａの第１
巻線１３ａに並列に接続されている。コンデンサ７２及
び第２のスイッチ制御回路１１に対するツェナーダイオ
ード７３、抵抗７４、７５の接続は図７と同一である。
第１巻線１３ａには第１のＦＥＴ３のオン期間に電源１
の電圧ＶINが印加されるので、電源電圧検出用コンデン
サ７２は電源電圧ＶINに充電される。これにより、図１
３のＤＣ−ＤＣコンバータによっても図７のＤＣ−ＤＣ
コンバータと同様な作用効果を得ることができる。
のＤＣ−ＤＣコンバータに図７と同様に基準電圧調整手
段としてダイオード７１、コンデンサ７２、ツェナーダ
イオード７３、抵抗７４、７５を付加した他は図５と同
一に構成したものである。図１３においてダイオード７
１とコンデンサ７２の直列回路はリアクトル２ａの第１
巻線１３ａに並列に接続されている。コンデンサ７２及
び第２のスイッチ制御回路１１に対するツェナーダイオ
ード７３、抵抗７４、７５の接続は図７と同一である。
第１巻線１３ａには第１のＦＥＴ３のオン期間に電源１
の電圧ＶINが印加されるので、電源電圧検出用コンデン
サ７２は電源電圧ＶINに充電される。これにより、図１
３のＤＣ−ＤＣコンバータによっても図７のＤＣ−ＤＣ
コンバータと同様な作用効果を得ることができる。
【００４１】
【変形例】本発明は上述の実施例に限定されるものでな
く例えば次の変形が可能なものである。 （１） 図１３のＤＣ−ＤＣコンバータにおいて、ダイ
オード７１とコンデンサ７２との直列回路を図１０のＤ
Ｃ−ＤＣコンバータと同様に出力整流ダイオード６に並
列に接続することができる。 （２） 図５及び図１３のＤＣ−ＤＣコンバータにおい
て、出力整流ダイオード６と第２のＦＥＴ７との並列回
路を第１巻線１３ａの下端と平滑コンデンサ８の上端と
の間に接続することができる。 （３） 図５のＤＣ−ＤＣコンバータに図１２に示すダ
イオード７１、コンデンサ７２、抵抗８０〜８６、オペ
アンプ８７と同様な基準電圧調整手段を付加することが
できる。 （４） 図１１のＤＣ−ＤＣコンバータにおいて図１２
に示す基準電圧調整手段と同一のものを設けることがで
きる。 （５） 図１のＤＣ−ＤＣコンバータに限ることなく、
図５、図６、図７、図１０〜図１３のＤＣ−ＤＣコンバ
ータにおいてもダイオード４８を抵抗に置き換えること
ができる。 （６） 全ての実施例において、第１のＦＥＴ３の代り
にバイポーラトランジスタ等の半導体スイッチとダイオ
ードとの並列回路を設けることができる。 （７） 全ての実施例において第２のＦＥＴ７をバイポ
ーラトランジスタ等の半導体スイッチとすることができ
る。 （８） 全ての実施例において出力整流ダイオード６を
省き、第２のＦＥＴ７の内蔵ダイオード７ａを出力整流
に使用することができる。 （９） 第１のスイッチ制御回路１０を種々変形するこ
とができる。例えば図２の第１のスイッチ制御回路１０
においてコンデンサ３３を省き、トランジスタ３４のキ
ャリアのストレージ作用によって所定の遅れを得ること
ができる。また比較回路４０をしきい値を有するＮＯＴ
回路とすることができる。 （１０） 第２のスイッチ制御回路１１のコンパレータ
５０の出力段に増幅器を設けることができる。 （１１） 第２のスイッチング素子としての第２のＦＥ
Ｔ７に並列にコンデンサを接続し、第２のＦＥＴ７のス
イッチング損失の低減及びノイズ除去を図ることができ
る。
く例えば次の変形が可能なものである。 （１） 図１３のＤＣ−ＤＣコンバータにおいて、ダイ
オード７１とコンデンサ７２との直列回路を図１０のＤ
Ｃ−ＤＣコンバータと同様に出力整流ダイオード６に並
列に接続することができる。 （２） 図５及び図１３のＤＣ−ＤＣコンバータにおい
て、出力整流ダイオード６と第２のＦＥＴ７との並列回
路を第１巻線１３ａの下端と平滑コンデンサ８の上端と
の間に接続することができる。 （３） 図５のＤＣ−ＤＣコンバータに図１２に示すダ
イオード７１、コンデンサ７２、抵抗８０〜８６、オペ
アンプ８７と同様な基準電圧調整手段を付加することが
できる。 （４） 図１１のＤＣ−ＤＣコンバータにおいて図１２
に示す基準電圧調整手段と同一のものを設けることがで
きる。 （５） 図１のＤＣ−ＤＣコンバータに限ることなく、
図５、図６、図７、図１０〜図１３のＤＣ−ＤＣコンバ
ータにおいてもダイオード４８を抵抗に置き換えること
ができる。 （６） 全ての実施例において、第１のＦＥＴ３の代り
にバイポーラトランジスタ等の半導体スイッチとダイオ
ードとの並列回路を設けることができる。 （７） 全ての実施例において第２のＦＥＴ７をバイポ
ーラトランジスタ等の半導体スイッチとすることができ
る。 （８） 全ての実施例において出力整流ダイオード６を
省き、第２のＦＥＴ７の内蔵ダイオード７ａを出力整流
に使用することができる。 （９） 第１のスイッチ制御回路１０を種々変形するこ
とができる。例えば図２の第１のスイッチ制御回路１０
においてコンデンサ３３を省き、トランジスタ３４のキ
ャリアのストレージ作用によって所定の遅れを得ること
ができる。また比較回路４０をしきい値を有するＮＯＴ
回路とすることができる。 （１０） 第２のスイッチ制御回路１１のコンパレータ
５０の出力段に増幅器を設けることができる。 （１１） 第２のスイッチング素子としての第２のＦＥ
Ｔ７に並列にコンデンサを接続し、第２のＦＥＴ７のス
イッチング損失の低減及びノイズ除去を図ることができ
る。
【図１】本発明の第１の実施例のＤＣ−ＤＣコンバータ
を示す回路図である。
を示す回路図である。
【図２】図１の第１のスイッチ制御回路を詳しく示す回
路図である。
路図である。
【図３】図１及び図２の各部の状態を示す波形図であ
る。
る。
【図４】図１の各部の状態を示す波形図である。
【図５】第２の実施例のＤＣ−ＤＣコンバータを示す回
路図である。
路図である。
【図６】第３の実施例のＤＣ−ＤＣコンバータを示す回
路図である。
路図である。
【図７】第４の実施例のＤＣ−ＤＣコンバータを示す回
路図である。
路図である。
【図８】図７の各部の状態を示す波形図である。
【図９】図１のＤＣ−ＤＣコンバータにおいて電源電圧
が高くなった時の各部の波形図である。
が高くなった時の各部の波形図である。
【図１０】第５の実施例のＤＣ−ＤＣコンバータを示す
回路図である。
回路図である。
【図１１】第６の実施例のＤＣ−ＤＣコンバータを示す
回路図である。
回路図である。
【図１２】第７の実施例のＤＣ−ＤＣコンバータを示す
回路図である。
回路図である。
【図１３】第８の実施例のＤＣ−ＤＣコンバータを示す
回路図である。
回路図である。
３，７ 第１及び第２のＦＥＴ ６ 出力整流ダイオード １１ 第２のスイッチ制御回路 ５０ コンパレータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年９月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】インダクタンス手段としてのトランス２
は、磁気コア１２、このコア１２に巻回された１次巻線
１３、２次巻線１４、及び３次巻線１５とから成る。相
互に電磁結合された１次、２次及び３次巻線１３、１
４、１５は黒丸で示すような極性を有する。従って、１
次巻線１３に対してこの上端が正の極性の電圧が印加さ
れた場合に２次巻線１４の下端が正になる。また、１次
巻線１３は共振用の漏洩インダクタンスを有している。
は、磁気コア１２、このコア１２に巻回された１次巻線
１３、２次巻線１４、及び３次巻線１５とから成る。相
互に電磁結合された１次、２次及び３次巻線１３、１
４、１５は黒丸で示すような極性を有する。従って、１
次巻線１３に対してこの上端が正の極性の電圧が印加さ
れた場合に２次巻線１４の下端が正になる。また、１次
巻線１３は共振用の漏洩インダクタンスを有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図３のｔ０で第１のスイッチ制御回路１０
のＡＮＤゲート２６から第１のＦＥＴ３のゲート・ソー
ス間に高レベルのゲート・ソース間電圧ＶＧＳ１が印加
されると、第１のＦＥＴ３がオンになり、このドレイン
・ソース間電圧ＶＤＳ１がほぼゼロボルトとなる。第１
のＦＥＴ３のオン期間ｔ０〜ｔ１においては２次巻線１
４に図１で下向きの電圧が誘起し、出力整流ダイオード
６が逆バイアス状態になり、２次巻線１４に電流が流れ
ない。このため、第１のＦＥＴ３のオン期間においてト
ランス２に対する磁気エネルギーの蓄積動作が生じる。
また、第１のＦＥＴ３のオン期間ｔ０〜ｔ１においては
３次巻線１５に図２で下向きの電圧が誘起される。この
ため図２のコンデンサ３３の電荷が放出され、このコン
デンサ３３の電圧はダイオード２８の順方向電圧にクラ
ンプされる。この結果、トランジスタ３４のベース・エ
ミッタ間電圧ＶＢＥがほぼゼロボルトになり、逆にこの
トランジスタ３４のコレクタ・エミッタ間電圧ＶＣＥが
高レベルになる。この高レベルのコレクタ・エミッタ間
電圧ＶＣＥはライン３６を介して制御パルス形成手段と
してのＡＮＤゲート２６の一方の入力端子に与えられ
る。ＡＮＤゲート２６の他方の入力端子の電圧ＶＯＦＦ
は三角波発生用コンデンサ３９の電圧がしきい値ＶＴＨ
に達するまでは高レベルに保たれているので、ｔ０〜ｔ
１ではＡＮＤゲート２６の両入力端子が高レベルとな
り、ＡＮＤゲート２６から高レベルの出力電圧が得ら
れ、これが第１のＦＥＴ３のゲート・ソース間電圧Ｖ
ＧＳ１となる。三角波発生用コンデンサ３９に対してダ
イオード４１を介してトランジスタ３４が並列に接続さ
れている。従って、トランジスタ３４がオンになってい
る図３のｔ０時点よりも前において三角波用コンデンサ
３９の電荷が放出され、この電圧Ｖｃはｔ０の直前まで
ほぼゼロボルトに保たれている。しかし、ｔ０時点でト
ランジスタ３４がオフになると、ダイオード４１が逆バ
イアス状態即ちオフ状態となり、三角波用コンデンサ３
９の充電が開始し、この電圧ＶＣが傾斜を有して徐々に
高くなる。三角波用コンデンサ３９の充電電流は抵抗３
８とホトトランジスタ３７を通って供給される。ホトト
ランジスタ３７の抵抗値は図１の出力電圧検出回路９の
発光ダイオード２３の光出力のレベルに応じて変化す
る。出力端子１６、１７間の出力電圧Ｖ０が所望値より
も高くなると、発光ダイオード２３の出力レベルも高く
なり、ホトトランジスタ３７の抵抗値が低くなり、コン
デンサ３９の充電電流が今迄よりも多く流れ、コンデン
サ３９の電圧ＶＣの傾斜が急になり、コンデンサ電圧Ｖ
Ｃがほぼゼロボルトからしきい値ＶＴＨに達するまでの
時間幅が狭くなる。出力電圧Ｖ０が所望値よりも低くな
った時には上記の高くなった時と逆の動作になる。コン
デンサ電圧ＶＣが傾斜を有して増大し、ｔ１時点で比較
回路４０を構成するトランジスタ４２のしきい値ＶＴＨ
以上になると、トランジスタ４２がオンになってライン
４４のオフ制御電圧ＶＯＦＦが低レベルになる。ｔ１時
点でオフ制御電圧ＶＯＦＦが低レベルになると、ＡＮＤ
ゲート２６の出力電圧即ち第１のＦＥＴ３のゲート・ソ
ース間電圧ＶＧＳ１が低レベルになり、第１のＦＥＴ３
がオフになる。第１のＦＥＴ３がオフになると、トラン
ス２の各巻線１３、１４、１５にフライバック電圧が発
生する。第１のＦＥＴ３のオフ期間に２次巻線１４に発
生する電圧の方向は出力整流ダイオード６を順方向バイ
アスする方向であるので、出力整流ダイオード６がオン
になり、トランス２の蓄積エネルギーの放出に基づく電
流１２が２次巻線１４及び出力整流ダイオード６に流
れ、平滑用コンデンサ８が充電される。
のＡＮＤゲート２６から第１のＦＥＴ３のゲート・ソー
ス間に高レベルのゲート・ソース間電圧ＶＧＳ１が印加
されると、第１のＦＥＴ３がオンになり、このドレイン
・ソース間電圧ＶＤＳ１がほぼゼロボルトとなる。第１
のＦＥＴ３のオン期間ｔ０〜ｔ１においては２次巻線１
４に図１で下向きの電圧が誘起し、出力整流ダイオード
６が逆バイアス状態になり、２次巻線１４に電流が流れ
ない。このため、第１のＦＥＴ３のオン期間においてト
ランス２に対する磁気エネルギーの蓄積動作が生じる。
また、第１のＦＥＴ３のオン期間ｔ０〜ｔ１においては
３次巻線１５に図２で下向きの電圧が誘起される。この
ため図２のコンデンサ３３の電荷が放出され、このコン
デンサ３３の電圧はダイオード２８の順方向電圧にクラ
ンプされる。この結果、トランジスタ３４のベース・エ
ミッタ間電圧ＶＢＥがほぼゼロボルトになり、逆にこの
トランジスタ３４のコレクタ・エミッタ間電圧ＶＣＥが
高レベルになる。この高レベルのコレクタ・エミッタ間
電圧ＶＣＥはライン３６を介して制御パルス形成手段と
してのＡＮＤゲート２６の一方の入力端子に与えられ
る。ＡＮＤゲート２６の他方の入力端子の電圧ＶＯＦＦ
は三角波発生用コンデンサ３９の電圧がしきい値ＶＴＨ
に達するまでは高レベルに保たれているので、ｔ０〜ｔ
１ではＡＮＤゲート２６の両入力端子が高レベルとな
り、ＡＮＤゲート２６から高レベルの出力電圧が得ら
れ、これが第１のＦＥＴ３のゲート・ソース間電圧Ｖ
ＧＳ１となる。三角波発生用コンデンサ３９に対してダ
イオード４１を介してトランジスタ３４が並列に接続さ
れている。従って、トランジスタ３４がオンになってい
る図３のｔ０時点よりも前において三角波用コンデンサ
３９の電荷が放出され、この電圧Ｖｃはｔ０の直前まで
ほぼゼロボルトに保たれている。しかし、ｔ０時点でト
ランジスタ３４がオフになると、ダイオード４１が逆バ
イアス状態即ちオフ状態となり、三角波用コンデンサ３
９の充電が開始し、この電圧ＶＣが傾斜を有して徐々に
高くなる。三角波用コンデンサ３９の充電電流は抵抗３
８とホトトランジスタ３７を通って供給される。ホトト
ランジスタ３７の抵抗値は図１の出力電圧検出回路９の
発光ダイオード２３の光出力のレベルに応じて変化す
る。出力端子１６、１７間の出力電圧Ｖ０が所望値より
も高くなると、発光ダイオード２３の出力レベルも高く
なり、ホトトランジスタ３７の抵抗値が低くなり、コン
デンサ３９の充電電流が今迄よりも多く流れ、コンデン
サ３９の電圧ＶＣの傾斜が急になり、コンデンサ電圧Ｖ
Ｃがほぼゼロボルトからしきい値ＶＴＨに達するまでの
時間幅が狭くなる。出力電圧Ｖ０が所望値よりも低くな
った時には上記の高くなった時と逆の動作になる。コン
デンサ電圧ＶＣが傾斜を有して増大し、ｔ１時点で比較
回路４０を構成するトランジスタ４２のしきい値ＶＴＨ
以上になると、トランジスタ４２がオンになってライン
４４のオフ制御電圧ＶＯＦＦが低レベルになる。ｔ１時
点でオフ制御電圧ＶＯＦＦが低レベルになると、ＡＮＤ
ゲート２６の出力電圧即ち第１のＦＥＴ３のゲート・ソ
ース間電圧ＶＧＳ１が低レベルになり、第１のＦＥＴ３
がオフになる。第１のＦＥＴ３がオフになると、トラン
ス２の各巻線１３、１４、１５にフライバック電圧が発
生する。第１のＦＥＴ３のオフ期間に２次巻線１４に発
生する電圧の方向は出力整流ダイオード６を順方向バイ
アスする方向であるので、出力整流ダイオード６がオン
になり、トランス２の蓄積エネルギーの放出に基づく電
流１２が２次巻線１４及び出力整流ダイオード６に流
れ、平滑用コンデンサ８が充電される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】第１のＦＥＴ３のオフ期間には３次巻線１
５に図１及び図２で上向きの電圧が得られる。即ち、平
滑用コンデンサ８の電圧Ｖ０が２次巻線１４に印加さ
れ、２次巻線１４と３次巻線１５との巻数比に基づく電
圧が３次巻線１５に誘起する。図３のｔ２時点で３次巻
線１５の電圧Ｖ３がゼロボルトよりも高くなると、図２
のダイオード２７が順方向バイアスされてオンになりコ
ンデンサ３３の充電が行われる。コンデンサ３３が充電
されると、これが抵抗３１を介してトランジスタ３４の
ベース・エミッタ間に印加され、トランジスタ３４のベ
ース・エミッタ間電圧ＶＢＥが図３のｔ２からｔ５の直
前までの期間で高レベルになる。これにより、ｔ２〜ｔ
５期間でトランジスタ３４がオンになり、このコレクタ
・エミッタ間電圧ＶＣＥが低レベルになる。ｔ２でトラ
ンジスタ３４がオンになると、ダイオード４１もオンに
なり、三角波用コンデンサ３９の放電回路が形成され、
ほぼｔ２時点でコンデンサ３９の電圧ＶＣはほぼゼロボ
ルトになる。これにより、ＡＮＤゲート２６の出力電圧
がｔ１〜ｔ２に引き続いて低レベルに保持され、第１の
ＦＥＴ３のオフ制御が保持される。
５に図１及び図２で上向きの電圧が得られる。即ち、平
滑用コンデンサ８の電圧Ｖ０が２次巻線１４に印加さ
れ、２次巻線１４と３次巻線１５との巻数比に基づく電
圧が３次巻線１５に誘起する。図３のｔ２時点で３次巻
線１５の電圧Ｖ３がゼロボルトよりも高くなると、図２
のダイオード２７が順方向バイアスされてオンになりコ
ンデンサ３３の充電が行われる。コンデンサ３３が充電
されると、これが抵抗３１を介してトランジスタ３４の
ベース・エミッタ間に印加され、トランジスタ３４のベ
ース・エミッタ間電圧ＶＢＥが図３のｔ２からｔ５の直
前までの期間で高レベルになる。これにより、ｔ２〜ｔ
５期間でトランジスタ３４がオンになり、このコレクタ
・エミッタ間電圧ＶＣＥが低レベルになる。ｔ２でトラ
ンジスタ３４がオンになると、ダイオード４１もオンに
なり、三角波用コンデンサ３９の放電回路が形成され、
ほぼｔ２時点でコンデンサ３９の電圧ＶＣはほぼゼロボ
ルトになる。これにより、ＡＮＤゲート２６の出力電圧
がｔ１〜ｔ２に引き続いて低レベルに保持され、第１の
ＦＥＴ３のオフ制御が保持される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に、図４を参照して共振動作及び第２の
ＦＥＴ７の制御を詳しく説明する。図４において、Ｖ
ＤＳ１は第１のＦＥＴ３のドレイン・ソース間電圧であ
り、Ｉ１は第１のＦＥＴ３のドレイン電流であり、Ｖ
ＧＳ１は第１のＦＥＴ３のゲート・ソース間電圧であ
り、ＶＧＳ２は第２のＦＥＴ７のゲート・ソース間電圧
であり、Ｉ２は２次巻線１４の電流であり、ＩＣは共振
用コンデンサ５の電流であり、ＶＤ′は第２の整流ダイ
オード６の電圧ＶＤと逆流阻止用ダイオード４９の電圧
との和である。
ＦＥＴ７の制御を詳しく説明する。図４において、Ｖ
ＤＳ１は第１のＦＥＴ３のドレイン・ソース間電圧であ
り、Ｉ１は第１のＦＥＴ３のドレイン電流であり、Ｖ
ＧＳ１は第１のＦＥＴ３のゲート・ソース間電圧であ
り、ＶＧＳ２は第２のＦＥＴ７のゲート・ソース間電圧
であり、Ｉ２は２次巻線１４の電流であり、ＩＣは共振
用コンデンサ５の電流であり、ＶＤ′は第２の整流ダイ
オード６の電圧ＶＤと逆流阻止用ダイオード４９の電圧
との和である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】図４のｔ２時点で第１のＦＥＴ３のゲート
・ソース間電圧ＶＧＳ１がゼロになると、第１のＦＥＴ
３の電流Ｉ１もゼロに向って減少すると共に、共振用コ
ンデンサ５に正方向の充電電流ＩＣが流れる。また、第
１のＦＥＴ５のオフによってトランス２の蓄積エネルギ
ーの放出が開始し、２次巻線１４を通る電流Ｉ２が流れ
始める。この蓄積エネルギーの放出期間は出力整流ダイ
オード６がオンになるので、この整流ダイオードの電圧
ＶＤ及びコンパレータ５０の入力電圧ＶＤ′が図４に示
すようにｔ２から低下を開始し、ｔ３時点でコンパレー
タ５０の入力電圧ＶＤ′が基準電圧ＶＲを横切り、この
出力電圧即ち第２のＦＥＴ７のゲート・ソース間電圧Ｖ
ＧＳ２が低レベルから高レベルに転換し、第２のＦＥＴ
７がオンになる。これにより、２次電流Ｉ２は出力整流
ダイオード６のみではなく第２のＦＥＴ７も通って流れ
る。出力整流ダイオード６と第２のＦＥＴ７の並列回路
の合成抵抗値は出力整流ダイオード６のみの抵抗値より
も小さくなり、ここでの電圧効果及び電力損失が小さく
なる。図４のｔ４時点でトランス２の正方向の蓄積エネ
ルギーの放出が終了すると、２次電流Ｉ２がゼロにな
り、また、出力整流ダイオード６を順方向バイアスする
向きの電圧が２次巻線１４から得られなくなる。これに
より、出力整流ダイオード６はオフになる。しかし、第
２のＦＥＴ７はｔ４よりも後のｔまでオン制御されてい
る。従って、平滑用コンデンサ８と２次巻線１４と第２
のＦＥＴ７とから成る閉回路が形成され、平滑用コンデ
ンサ８のエネルギーが負荷１８とは反対方向のトランス
２に供給される状態即ち回生状態が生じ、２次電流１２
が逆方向に流れ、トランス２にｔ１〜ｔ２区間とは逆方
向のエネルギーの蓄積がなされる。この逆方向のエネル
ギーの蓄積量は図４のｔ４〜ｔ５区間の長さに依存す
る。このｔ４〜ｔ５区間の長さは、トランス２の１次巻
線１３のインダクタンス値とコンデンサ５のキャパシタ
ンス値とに基づくＬＣ共振の電圧波形の正ピークから負
ピークまでの電位差を第１のＦＥＴ３のオフ期間のドレ
イン・ソース間電圧ＶＤＳ１にほぼ一致させることがで
きるように決定する。図４のドレイン・ソース間電圧Ｖ
ＤＳ１の波形のｔ６よりも後に示す破線は、ｔ６で第１
のＦＥＴ３をオンに制御せず且つ内蔵ダイオード４が設
けられていない場合に得られることが予想される共振電
圧の波形である。もし、ｔ４〜ｔ５区間の回生動作がな
ければ、ＬＣ共振の電圧振幅を十分に大きくすることが
できないために、第１のＦＥＴ３をオンにするｔ６時点
でこのドレイン・ソース間電圧ＶＤＳ１をゼロにするこ
とができない。このため、ゼロボルトでの第１のＦＥＴ
３のターンオンが不可能となり、スイッチング損失の低
減効果を十分に得ることができない。これに対して本実
施例ではドレイン・ソース間電圧ＶＤＳ１を第１のＦＥ
Ｔ３のターンオン時にゼロにできるので、スイッチング
損失の低減効果を理想的に得ることができる。また、第
２のＦＥＴ７のオン時間の決定を簡単な回路で確実に達
成することができる。
・ソース間電圧ＶＧＳ１がゼロになると、第１のＦＥＴ
３の電流Ｉ１もゼロに向って減少すると共に、共振用コ
ンデンサ５に正方向の充電電流ＩＣが流れる。また、第
１のＦＥＴ５のオフによってトランス２の蓄積エネルギ
ーの放出が開始し、２次巻線１４を通る電流Ｉ２が流れ
始める。この蓄積エネルギーの放出期間は出力整流ダイ
オード６がオンになるので、この整流ダイオードの電圧
ＶＤ及びコンパレータ５０の入力電圧ＶＤ′が図４に示
すようにｔ２から低下を開始し、ｔ３時点でコンパレー
タ５０の入力電圧ＶＤ′が基準電圧ＶＲを横切り、この
出力電圧即ち第２のＦＥＴ７のゲート・ソース間電圧Ｖ
ＧＳ２が低レベルから高レベルに転換し、第２のＦＥＴ
７がオンになる。これにより、２次電流Ｉ２は出力整流
ダイオード６のみではなく第２のＦＥＴ７も通って流れ
る。出力整流ダイオード６と第２のＦＥＴ７の並列回路
の合成抵抗値は出力整流ダイオード６のみの抵抗値より
も小さくなり、ここでの電圧効果及び電力損失が小さく
なる。図４のｔ４時点でトランス２の正方向の蓄積エネ
ルギーの放出が終了すると、２次電流Ｉ２がゼロにな
り、また、出力整流ダイオード６を順方向バイアスする
向きの電圧が２次巻線１４から得られなくなる。これに
より、出力整流ダイオード６はオフになる。しかし、第
２のＦＥＴ７はｔ４よりも後のｔまでオン制御されてい
る。従って、平滑用コンデンサ８と２次巻線１４と第２
のＦＥＴ７とから成る閉回路が形成され、平滑用コンデ
ンサ８のエネルギーが負荷１８とは反対方向のトランス
２に供給される状態即ち回生状態が生じ、２次電流１２
が逆方向に流れ、トランス２にｔ１〜ｔ２区間とは逆方
向のエネルギーの蓄積がなされる。この逆方向のエネル
ギーの蓄積量は図４のｔ４〜ｔ５区間の長さに依存す
る。このｔ４〜ｔ５区間の長さは、トランス２の１次巻
線１３のインダクタンス値とコンデンサ５のキャパシタ
ンス値とに基づくＬＣ共振の電圧波形の正ピークから負
ピークまでの電位差を第１のＦＥＴ３のオフ期間のドレ
イン・ソース間電圧ＶＤＳ１にほぼ一致させることがで
きるように決定する。図４のドレイン・ソース間電圧Ｖ
ＤＳ１の波形のｔ６よりも後に示す破線は、ｔ６で第１
のＦＥＴ３をオンに制御せず且つ内蔵ダイオード４が設
けられていない場合に得られることが予想される共振電
圧の波形である。もし、ｔ４〜ｔ５区間の回生動作がな
ければ、ＬＣ共振の電圧振幅を十分に大きくすることが
できないために、第１のＦＥＴ３をオンにするｔ６時点
でこのドレイン・ソース間電圧ＶＤＳ１をゼロにするこ
とができない。このため、ゼロボルトでの第１のＦＥＴ
３のターンオンが不可能となり、スイッチング損失の低
減効果を十分に得ることができない。これに対して本実
施例ではドレイン・ソース間電圧ＶＤＳ１を第１のＦＥ
Ｔ３のターンオン時にゼロにできるので、スイッチング
損失の低減効果を理想的に得ることができる。また、第
２のＦＥＴ７のオン時間の決定を簡単な回路で確実に達
成することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図７のＤＣ−ＤＣコンバータにおいて、例
えば電源１の電圧ＶＩＮが前述のオフ時の１次巻線１３
の電圧Ｖ１よりも高くなると、これに比例した電圧検出
用コンデンサ７２の電圧に基づいてツェナーダイオード
７３が導通する。これにより、平滑用コンデンサ８と電
圧検出用コンデンサ７２とツェナーダイオード７３と抵
抗７４、７５とダイオード４８の閉回路が形成され、電
圧検出用コンデンサ７２の電圧値に依存した電圧がコン
パレータ５０の正の入力端子に入力する。従って、ツェ
ナーダイオード７３が導通している時には基準電圧ＶＲ
が電源１の電圧ＶＩＮの変化に応じて変化する。この様
にツェナーダイオード７３が導通している時には、基準
電圧ＶＲはツェナーダイオード７３が非導通の時に比べ
て高くなる。図４のＶＤ′とＶＲの比較から明らかなよ
うに基準電圧ＶＲが高くなると、コンパレータ５０の出
力パルス即ち第２のＦＥＴ７のゲート・ソース間電圧Ｖ
ＧＳ２の後縁が遅れる。これにより、出力整流ダイオー
ド６がトランス２の蓄積エネルギーの放出終了によって
オフになった時点から第２のＦＥＴ７がオフになる時点
までの時間幅が長くなり、平滑コンデンサ８のエネルギ
ーをトランス２に戻す回生動作時間幅が広くなる。この
結果、第１のＦＥＴ３のオフ期間においてトランス２に
逆方向に蓄積されるエネルギー量が大きくなる。トラン
ス２に対する回生動作に基づく逆方向蓄積エネルギー量
と１次巻線１３のイングタンスと共振用コンデンサ５の
キャパシタンスとに基づくＬＣ共振の電圧振幅とは比例
的な関係を有する。この結果、電源電圧ＶＩＮが高くな
ると、回生によるトランス２の逆方向の蓄積エネルギー
量が増加し、ＬＣ共振の電圧振幅が大きくなる。図８は
電源電圧ＶＩＮの変化と共振電圧の振幅変化を示す。図
８では電源電圧ＶＩＮが図４よりも高くなっており、こ
れに応じてｔ１〜ｔ２区間で生じる共振電圧の振幅も高
くなっている。もし、回生動作に基づいて共振電圧の振
幅を高くしなければ、図９のように第１のＦＥＴ３のゲ
ート・ソース間電圧ＶＧＳ１が低レベルから高レベルに
立上る時点ｔ２においてドレイン・ソース間電圧Ｖ
ＤＳ１をゼロボルトにすることができない。ｔ２時点で
ドレイン・ソース間電圧ＶＤＳ１がゼロボルトにならな
いということは共振用コンデンサ５に電荷が残っている
ことを意味する。この結果、ｔ２時点で第１のＦＥＴ３
がオンになると、このコンデンサ５の電荷が第１のＦＥ
Ｔ３を通って放出され、第１のＦＥＴ３の電流Ｉ１がｔ
２直後にパルス状になり、この第１のＦＥＴ３で電力損
失が発生する。これに対し、図８の場合にはこの種の電
流が流れず、第１のＦＥＴ３のターンオン時の電力損失
が小さくなる。
えば電源１の電圧ＶＩＮが前述のオフ時の１次巻線１３
の電圧Ｖ１よりも高くなると、これに比例した電圧検出
用コンデンサ７２の電圧に基づいてツェナーダイオード
７３が導通する。これにより、平滑用コンデンサ８と電
圧検出用コンデンサ７２とツェナーダイオード７３と抵
抗７４、７５とダイオード４８の閉回路が形成され、電
圧検出用コンデンサ７２の電圧値に依存した電圧がコン
パレータ５０の正の入力端子に入力する。従って、ツェ
ナーダイオード７３が導通している時には基準電圧ＶＲ
が電源１の電圧ＶＩＮの変化に応じて変化する。この様
にツェナーダイオード７３が導通している時には、基準
電圧ＶＲはツェナーダイオード７３が非導通の時に比べ
て高くなる。図４のＶＤ′とＶＲの比較から明らかなよ
うに基準電圧ＶＲが高くなると、コンパレータ５０の出
力パルス即ち第２のＦＥＴ７のゲート・ソース間電圧Ｖ
ＧＳ２の後縁が遅れる。これにより、出力整流ダイオー
ド６がトランス２の蓄積エネルギーの放出終了によって
オフになった時点から第２のＦＥＴ７がオフになる時点
までの時間幅が長くなり、平滑コンデンサ８のエネルギ
ーをトランス２に戻す回生動作時間幅が広くなる。この
結果、第１のＦＥＴ３のオフ期間においてトランス２に
逆方向に蓄積されるエネルギー量が大きくなる。トラン
ス２に対する回生動作に基づく逆方向蓄積エネルギー量
と１次巻線１３のイングタンスと共振用コンデンサ５の
キャパシタンスとに基づくＬＣ共振の電圧振幅とは比例
的な関係を有する。この結果、電源電圧ＶＩＮが高くな
ると、回生によるトランス２の逆方向の蓄積エネルギー
量が増加し、ＬＣ共振の電圧振幅が大きくなる。図８は
電源電圧ＶＩＮの変化と共振電圧の振幅変化を示す。図
８では電源電圧ＶＩＮが図４よりも高くなっており、こ
れに応じてｔ１〜ｔ２区間で生じる共振電圧の振幅も高
くなっている。もし、回生動作に基づいて共振電圧の振
幅を高くしなければ、図９のように第１のＦＥＴ３のゲ
ート・ソース間電圧ＶＧＳ１が低レベルから高レベルに
立上る時点ｔ２においてドレイン・ソース間電圧Ｖ
ＤＳ１をゼロボルトにすることができない。ｔ２時点で
ドレイン・ソース間電圧ＶＤＳ１がゼロボルトにならな
いということは共振用コンデンサ５に電荷が残っている
ことを意味する。この結果、ｔ２時点で第１のＦＥＴ３
がオンになると、このコンデンサ５の電荷が第１のＦＥ
Ｔ３を通って放出され、第１のＦＥＴ３の電流Ｉ１がｔ
２直後にパルス状になり、この第１のＦＥＴ３で電力損
失が発生する。これに対し、図８の場合にはこの種の電
流が流れず、第１のＦＥＴ３のターンオン時の電力損失
が小さくなる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】図１２のＤＣ−ＤＣコンバータにおいて
は、電源１の電圧Ｖ ＩＮと出力電圧Ｖ０の両方を考慮し
て第２のＦＥＴ７のオン時間幅及び回生時間幅が決定さ
れる。出力電圧Ｖ０が常に一定であれば、図７の回路で
あっても実質的に問題が生じないが、図７の回路におい
て出力電圧Ｖ０が過電流保護回路（図示せず）等の働き
によって目標値よりも低下した場合には回生によるトラ
ンス２の逆方向のエネルギーの蓄積量が少なくなり、共
振による電圧の振幅値を必要値にすることが不可能にな
り、図９に示すように第１のＦＥＴ３のオン開始時点ｔ
２においてドレイン・ソース間電圧ＶＤＳ１をゼロにす
ることができない場合が生じる。そこで、図１２のＤＣ
−ＤＣコンバータでは電源電圧検出用コンデンサ７２と
出力平滑用コンデンサ８の電圧Ｖ０とを加算した電圧
を、抵抗８０、８１の分圧回路で検出し、この分圧回路
で検出した電圧を抵抗８２、８３で更に分圧して検出し
オペアンプ８７の一方の入力とし、また出力平滑用コン
デンサ８の電圧を抵抗８４、８５で分圧して検出しオペ
アンプ８７の他方の入力とし、オペアンプ８７で両入力
の誤差信号を作成してコンパレータ５０に供給してい
る。なお、オペアンプ８７の正入力端子に入力する電源
電圧検出用コンデンサ７２の電圧と出力電圧Ｖ０との加
算値を抵抗８０、８１、８２、８３で分圧するための分
圧比と、出力電圧Ｖ０を抵抗８４、８５で分圧するため
の分圧比とは互いに異なる。従って、オペアンプ８７の
正及び負の両入力端子に出力電圧Ｖ０を分圧した成分が
入力しても両者が完全に打消し合うことはない。この結
果、オペアンプ８７は等価的に、電源１の電圧ＶＩＮと
出力電圧Ｖ０の差に対応した出力電圧を発生している。
出力電圧Ｖ０が目標値よりも低下した場合には、オペア
ンプ８７の出力電圧が高くなり、コンパレータ５０の正
入力端子の電圧も高くなり、コンパレータ５０の出力パ
ルスの幅が広くなり、図３のｔ３〜ｔ４区間即ち回生区
間の時間幅が広くなり、出力電圧Ｖ０の低下に拘らず所
望の回生エネルギー即ちトランス２の逆方向のエネルギ
ー蓄積量を確保することができる。この結果、図１２の
ＤＣ−ＤＣコンバータによれば、電源の電圧ＶＩＮの変
動及び出力電圧Ｖ０の変動に拘らず共振用コンデンサ５
のキャパシタンスＣと１次巻線１３のインダクタンスＬ
との共振回路の共振電圧の振幅を所望の大きさにし、第
１のＦＥＴ３のターンオン時に共振用コンデンサ５の電
圧即ちドレイン・ソース間電圧ＶＤＳ１をゼロにするこ
とができる。
は、電源１の電圧Ｖ ＩＮと出力電圧Ｖ０の両方を考慮し
て第２のＦＥＴ７のオン時間幅及び回生時間幅が決定さ
れる。出力電圧Ｖ０が常に一定であれば、図７の回路で
あっても実質的に問題が生じないが、図７の回路におい
て出力電圧Ｖ０が過電流保護回路（図示せず）等の働き
によって目標値よりも低下した場合には回生によるトラ
ンス２の逆方向のエネルギーの蓄積量が少なくなり、共
振による電圧の振幅値を必要値にすることが不可能にな
り、図９に示すように第１のＦＥＴ３のオン開始時点ｔ
２においてドレイン・ソース間電圧ＶＤＳ１をゼロにす
ることができない場合が生じる。そこで、図１２のＤＣ
−ＤＣコンバータでは電源電圧検出用コンデンサ７２と
出力平滑用コンデンサ８の電圧Ｖ０とを加算した電圧
を、抵抗８０、８１の分圧回路で検出し、この分圧回路
で検出した電圧を抵抗８２、８３で更に分圧して検出し
オペアンプ８７の一方の入力とし、また出力平滑用コン
デンサ８の電圧を抵抗８４、８５で分圧して検出しオペ
アンプ８７の他方の入力とし、オペアンプ８７で両入力
の誤差信号を作成してコンパレータ５０に供給してい
る。なお、オペアンプ８７の正入力端子に入力する電源
電圧検出用コンデンサ７２の電圧と出力電圧Ｖ０との加
算値を抵抗８０、８１、８２、８３で分圧するための分
圧比と、出力電圧Ｖ０を抵抗８４、８５で分圧するため
の分圧比とは互いに異なる。従って、オペアンプ８７の
正及び負の両入力端子に出力電圧Ｖ０を分圧した成分が
入力しても両者が完全に打消し合うことはない。この結
果、オペアンプ８７は等価的に、電源１の電圧ＶＩＮと
出力電圧Ｖ０の差に対応した出力電圧を発生している。
出力電圧Ｖ０が目標値よりも低下した場合には、オペア
ンプ８７の出力電圧が高くなり、コンパレータ５０の正
入力端子の電圧も高くなり、コンパレータ５０の出力パ
ルスの幅が広くなり、図３のｔ３〜ｔ４区間即ち回生区
間の時間幅が広くなり、出力電圧Ｖ０の低下に拘らず所
望の回生エネルギー即ちトランス２の逆方向のエネルギ
ー蓄積量を確保することができる。この結果、図１２の
ＤＣ−ＤＣコンバータによれば、電源の電圧ＶＩＮの変
動及び出力電圧Ｖ０の変動に拘らず共振用コンデンサ５
のキャパシタンスＣと１次巻線１３のインダクタンスＬ
との共振回路の共振電圧の振幅を所望の大きさにし、第
１のＦＥＴ３のターンオン時に共振用コンデンサ５の電
圧即ちドレイン・ソース間電圧ＶＤＳ１をゼロにするこ
とができる。
Claims (18)
- 【請求項１】 負荷に直流電力を供給するためのＤＣ−
ＤＣコンバータであって、 直流電圧を供給する直流電源と、 前記直流電圧を繰返してオン・オフするために前記直流
電源の一端と他端との間に接続され、且つ制御端子を有
している第１のスイッチング素子と、 前記第１のスイッチング素子に対して直列に接続され、
前記第１のスイッチング素子のオン期間にエネルギーを
蓄積し、前記第１のスイッチング素子のオフ期間に前記
エネルギーを放出するように構成されたインダクタンス
手段と、 前記第１のスイッチング素子のオン期間に前記インダク
タンス手段から得られた電圧で逆バイアスされ、前記第
１のスイッチング素子のオフ期間に前記インダクタンス
手段から得られた電圧で順バイアスされる方向性を有し
て前記インダクタンス手段に接続された整流ダイオード
と、 前記整流ダイオードで整流された電圧を平滑して前記負
荷に電力を供給するために前記整流ダイオードを介して
前記インダクタンス手段に接続された平滑用コンデンサ
と、 前記第１のスイッチング素子をオン・オフ制御するため
に前記第１のスイッチング素子の制御端子に接続された
スイッチ制御手段と、 前記整流ダイオードに並列に接続され且つ制御端子を有
している第２のスイッチング素子と、 前記整流ダイオードの電圧を検出するためのダイオード
電圧検出手段と、 前記整流ダイオードの導通状態を検出するための基準電
圧を得るための基準電圧手段と、 前記ダイオード電圧検出手段と前記基準電圧手段と前記
第２のスイッチング素子の前記制御端子とに接続され且
つ前記整流ダイオードの電圧が前記基準電圧よりも低い
か否かを判定し、前記整流ダイオードの電圧が前記基準
電圧よりも低い時に前記第２のスイッチング素子をオン
にするための制御パルスを形成する制御パルス形成手段
とを備えたＤＣ−ＤＣコンバータ。 - 【請求項２】 負荷に直流電力を供給するためのＤＣ−
ＤＣコンバータであって、 直流電圧を供給する直流電源と、 前記直流電圧を繰返してオン・オフするために前記直流
電源の一端と他端との間に接続され、且つ制御端子を有
している第１のスイッチング素子と、 前記第１のスイッチング素子に対して直列に接続され、
前記第１のスイッチング素子のオン期間にエネルギーを
蓄積し、前記第１のスイッチング素子のオフ期間に前記
エネルギーを放出するように構成されたインダクタンス
手段と、 前記第１のスイッチング素子のオン期間に前記インダク
タンス手段から得られた電圧で逆バイアスされ、前記第
１のスイッチング素子のオフ期間に前記インダクタンス
手段から得られた電圧で順バイアスされる方向性を有し
て前記インダクタンス手段に接続された整流ダイオード
と、 前記整流ダイオードで整流された電圧を平滑して前記負
荷に電力を供給するために前記整流ダイオードを介して
前記インダクタンス手段に接続された平滑用コンデンサ
と、 前記第１のスイッチング素子をオン・オフ制御するため
に前記第１のスイッチング素子の制御端子に接続された
スイッチ制御手段と、 前記整流ダイオードに並列に接続され且つ制御端子を有
している第２のスイッチング素子と、 制御用直流電圧を与えるものであって、その一端が前記
整流ダイオードの一端に接続されている制御用電源と、 前記整流ダイオードの電圧を検出するためのダイオード
電圧検出手段と、 前記整流ダイオードの導通状態を検出するための基準電
圧を得るための前記制御用電源に接続された基準電圧手
段と、 前記ダイオード電圧検出手段と前記基準電圧手段と前記
第２のスイッチング素子の前記制御端子と前記制御用電
源とに接続され且つ前記整流ダイオードの電圧が前記基
準電圧よりも低いか否かを判定し、前記整流ダイオード
の電圧が前記基準電圧よりも低い時に前記第２のスイッ
チング素子をオンにするための制御パルスを形成する制
御パルス形成手段とを備えたＤＣ−ＤＣコンバータ。 - 【請求項３】 前記インダクタンス手段は、１次巻線と
２次巻線とを有するトランスであり、 前記第１のスイッチング素子は前記１次巻線に直列に接
続され、 前記整流ダイオードは前記２次巻線に接続されているこ
とを特徴とする請求項１又は２記載のＤＣ−ＤＣコンバ
ータ。 - 【請求項４】 前記インダクタンス手段はリアクトルで
あり、 前記平滑用コンデンサは前記リアクトルに前記整流ダイ
オードを介して並列に接続されていることを特徴とする
請求項１又は２記載のＤＣ−ＤＣコンバータ。 - 【請求項５】 更に、 前記第１のスイッチング素子に並列に接続され、且つ前
記第１のスイッチング素子のオン・オフの繰返し周波数
よりも高い周波数の共振を前記インダクタンスを伴なっ
て生じさせることができるキャパシタンス値を有してい
る共振用コンデンサと、 前記トランスの前記１次及び２次巻線に電磁結合された
３次巻線と、 前記平滑用コンデンサの出力電圧を検出するための出力
電圧検出手段とを有し、前記スイッチ制御手段は、 前記トランスに蓄積されたエネルギーの実質的に全部の
放出が終了した第１の時点から前記共振によって生じる
電圧波形の約１８０度に相当する時間が経過した第２の
時点を検出するために前記３次巻線に接続された第１の
回路手段と、 前記出力電圧検出手段に結合され且つ前記出力電圧を一
定に制御するために前記出力電圧検出手段で検出された
信号に応答して前記第１のスイッチング素子のオン期間
の終了時点を制御する第２の回路手段と、 前記第１及び第２の回路手段と前記第１のスイッチング
素子の前記制御端子に接続され且つ前記第２の時点から
前記終了時点までの時間幅を有する制御パルスを形成し
て前記第１のスイッチング素子の前記制御端子に供給す
る第３の回路手段とを有していることを特徴とする請求
項３記載のＤＣ−ＤＣコンバータ。 - 【請求項６】 更に、 前記第１のスイッチング素子に並列に接続され、且つ前
記第１のスイッチング素子のオン・オフの繰返し周波数
よりも高い周波数の共振を前記インダクタンスを伴なっ
て生じさせることができるキャパシタンス値を有してい
る共振用コンデンサと、 前記第１のスイッチング素子のオフ期間を検出するため
に前記リアクトルに電磁結合されたオフ期間検出用巻線
と、 前記平滑用コンデンサの出力電圧を検出するための出力
電圧検出手段とを有し、前記スイッチ制御手段は、 前記リアクトルに蓄積されたエネルギーの実質的に全部
の放出が終了した第１の時点から前記共振によって生じ
る電圧波形の約１８０度に相当する時間が経過した第２
の時点を検出するために前記オフ期間検出用巻線に接続
された第１の回路手段と、 前記出力電圧検出手段に結合され且つ前記出力電圧を一
定に制御するために前記出力電圧検出手段で検出された
信号に応答して前記第１のスイッチング素子のオン期間
の終了時点を制御する第２の回路手段と、 前記第１及び第２の回路手段と前記第１のスイッチング
素子の前記制御端子に接続され且つ前記第２の時点から
前記終了時点までの時間幅を有する制御パルスを形成し
て前記第１のスイッチング素子の前記制御端子に供給す
る第３の回路手段とを有していることを特徴とする請求
項４記載のＤＣ−ＤＣコンバータ。 - 【請求項７】 前記基準電圧手段は前記平滑用コンデン
サに並列接続された第１の抵抗と抵抗としての機能を有
する第１のダイオードとの直列回路から成り、 前記ダイオード電圧検出手段は、その一端が前記平滑用
コンデンサの前記整流ダイオードに接続されていない側
の端子に接続されている第２の抵抗と、前記整流ダイオ
ードと前記インダクタンス手段との間と前記第２の抵抗
の他端との間に接続された第２のダイオードとから成
り、 前記制御パルス形成手段は、一方の入力端子が前記第１
の抵抗と前記第１のダイオードとの接続点に接続され、
他方の入力端子が前記第２の抵抗と前記第２のダイオー
ドとの接続点に接続され、出力端子が前記第２のスイッ
チング素子の制御端子に接続された電圧コンパレータで
ある請求項１又は３又は４又は５又は６記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項８】 前記第１のダイオードの代りに第３の抵
抗が接続されていることを特徴とする請求項７記載のＤ
Ｃ−ＤＣコンバータ。 - 【請求項９】 前記基準電圧手段は、その一端が前記制
御用電源の他端に接続された第１の抵抗と、抵抗として
の機能を有するものであって前記第１の抵抗の他端と前
記制御用電源の一端との間に接続された第１のダイオー
ドとから成り、 前記ダイオード電圧検出手段は、その一端が前記制御用
電源の他端に接続された第２の抵抗と、前記第２の抵抗
の他端と前記整流ダイオードの他端との間に接続された
第２のダイオードとから成り、 前記制御パルス形成手段は、一方の入力端子が前記第１
の抵抗と前記第１のダイオードとの接続点に接続され、
他方の入力端子が前記第２の抵抗と前記第２のダイオー
ドとの接続点に接続され、出力端子が前記第２のスイッ
チング素子の制御端子に接続された電圧コンパレータで
ある請求項２又は３又は４又は５又は６記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１０】 請求項９の第１のダイオードの代りに
第３の抵抗が接続されていることを特徴とするＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１１】 更に、前記基準電圧手段から前記制御
パルス形成手段に与える基準電圧のレベルを、前記直流
電源の直流電圧のレベルの変化に拘らずに前記共振によ
るスイッチング損失低減効果を得ることができるように
変える基準電圧調整手段を有していることを特徴とする
請求項５又は６又は７又は８又は９又は１０記載のＤＣ
−ＤＣコンバータ。 - 【請求項１２】 更に、前記直流電源の電圧の変化に応
じて前記基準電圧のレベルを調整するために、前記イン
ダクタンス手段に並列に第３のダイオードを介して接続
された電圧検出用コンデンサと、前記電圧検出用コンデ
ンサと前記第３のダイオードとの接続点と前記コンパレ
ータの一方の入力端子との間に第４の抵抗を介して接続
されたツエナーダイオードと、前記第１の抵抗と前記第
１のダイオード又は前記第３の抵抗との接続点と前記コ
ンパレータの一方の入力端子との間に接続された第５の
抵抗とを有し、 前記ツエナーダイオードは所定レベル以上の前記直流電
圧に対応した前記電圧検出用コンデンサの電圧に応答し
て導通するツエナー電圧を有している請求項７又は９記
載のＤＣ−ＤＣコンバータ。 - 【請求項１３】 請求項１２において、前記電圧検出用
コンデンサを前記第３のダイオードを介して前記インダ
クタンス手段に並列に接続する代りに、前記整流ダイオ
ードに第３のダイオードを介して並列接続したことを特
徴とするＤＣ−ＤＣコンバータ. - 【請求項１４】 前記第１のスイッチング素子は絶縁ゲ
ート型電界効果トランジスタであり、前記電界効果トラ
ンジスタはそのドレイン・ソース間に並列に接続された
ダイオードを内蔵したものであることを特徴とする請求
項１乃至１３のいずれかに記載されたＤＣ−ＤＣコンバ
ータ。 - 【請求項１５】 前記第２のスイッチング素子は絶縁ゲ
ート型電界効果トランジスタであることを特徴とする請
求項１乃至１４のいずれかに記載されたＤＣ−ＤＣコン
バータ。 - 【請求項１６】 前記第２のスイッチング素子としてダ
イオードを内蔵した絶縁ゲート型電界効果トランジスタ
が設けられ、前記整流ダイオードが省かれていることを
特徴とする請求項１乃至１５のずれかに記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１７】 前記共振用コンデンサの代りに前記第
１のスイッチング素子のストレーキャパシタンスが使用
されていることを特徴とする請求項５又は６記載のＤＣ
−ＤＣコンバータ。 - 【請求項１８】 更に、前記基準電圧手段から前記制御
パルス形成手段に与える基準電圧のレベルを、前記直流
電源の直流電圧レベル及び前記平滑用コンデンサの電圧
の変化に拘らずに前記共振によるスイッチング損失低減
効果を得ることができるように変える基準電圧調整手段
を有していることを特徴とする請求項５又は６又は７又
は８又は９又は１０記載のＤＣ−ＤＣコンバ−タ。
Priority Applications (2)
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|---|---|---|---|
| JP7345996A JP2845188B2 (ja) | 1995-12-11 | 1995-12-11 | Ｄｃ−ｄｃコンバ−タ |
| US08/760,063 US5719755A (en) | 1995-12-11 | 1996-12-04 | Dc to dc converter |
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|---|---|---|---|
| JP7345996A JP2845188B2 (ja) | 1995-12-11 | 1995-12-11 | Ｄｃ−ｄｃコンバ−タ |
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|---|---|
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ID=18380431
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