WO2005034324A1 - スイッチング電源装置 - Google Patents

Abstract

スイッチング電源装置は、直流電源１に１次巻線Ｎ1 を介して接続された主スイッチＱ1 を有する。２次巻線Ｎ2 に同期整流素子Ｑ2 を介して平滑コンデンサＣo が接続されている。同期整流素子Ｑ2 は同期整流半導体スイッチ８とダイオードＤ0との並列回路から成る。ダイオードＤ0がオンになる期間中に同期整流半導体スイッチ８をオンにするためにオン期間決定用コンデンサＣ1 、充電用ダイオードＤ1 、抵抗Ｒ1 、放電用抵抗Ｒ2 、スイッチ状態信号検出手段１１、論理回路手段２０が設けられている。論理回路手段２０によって同期整流半導体スイッチ８のオン期間を正確に設定することができる。

Description

技術分野

[0001] 本発明は同期整流回路を有するスイッチング電源装置に関する。

背景技術

[0002] フライバック型 DC— DC変換回路を含む典型的なスイッチング電源装置は、対の直 流電源端子と、 1次卷線及び 2次卷線を有するトランスと、対の直流電源端子間に 1 明

次卷線を介して接続された主スィッチと、 2次卷線に整流ダイオードを介して接続さ 田

れた平滑コンデンサとから成る。

[0003] 上記スイッチング電源装置にお!、て、主スィッチをパルス幅変調（PWM)パルスで オン'オフ制御すると、対の直流電源端子間の電圧が断続され、主スィッチのオン期 間にトランスにエネルギが蓄積され、主スィッチのオフ期間にトランス力もエネルギが 放出される。 2次卷線に接続された整流ダイオードは主スィッチのオフ期間に導通し 、この結果、平滑コンデンサが充電される。

[0004] ところで、 2次卷線に接続された整流ダイオードにおいて例えば約 0. 8Vの電圧降 下が生じ、電力損失が生じる。この整流ダイオードにおける電力損失及び電圧降下 を低減するために整流ダイオードに並列に同期整流半導体スィッチを接続し、整流 ダイオードの導通期間に同期整流半導体スィッチをオンにする技術が例えば特開平 9-163736号公報等で知られている。ノイポーラトランジスタ、電界効果トランジスタ等 から成る同期整流半導体スィッチを使用すると、ここでの電圧降下は整流ダイオード よりも低い例えば約 0. 2Vとなり、トランスの 2次側における電圧降下及び電力損失を 低減することができる。

[0005] しかし、時間幅が入力電圧及び負荷の変動に応じて変化する整流ダイオードの導 通期間に合せて正確且つ容易に同期整流半導体スィッチをオン制御することが困難 であった。また、負荷急変等でスイッチング電源装置の出力電圧が急に低下すると、 出力電圧の帰還制御によって主スィッチのオン時間幅が急激に大きくなり、主スイツ チのオン期間と同期整流半導体スィッチのオン期間との重なりが生じる虞れがある。 このような状態が生じると、ノイズの発生及び回路素子の破壊等が生じる虞れがある。

[0006] 同期整流の技術は、フライバック型 DC— DC変換回路に限ることなぐ昇圧型 DC- DC変翻、フォワード型 DC- DC変翻、チヨツバ回路、インバータと整流平滑回路と の組み合せ回路等に対しても適用可能である。

特許文献 1：特開平 9-163736号公報

発明の開示

発明が解決しょうとする課題

[0007] 従って、本発明が解決しょうとする課題は、同期整流半導体スィッチを正確且つ容 易に制御することができない点であり、本発明の目的は上記課題を解決することがで きるスイッチング電源装置を提供することである。

課題を解決するための手段

[0008] 上記課題を解決するための本発明に係わるスイッチング電源装置は、直流電圧を 供給するための直流電圧入力手段と、直流電圧を出力するための直流電圧出力手 段と、前記直流電圧入力手段と前記直流電圧出力手段との間に接続され且つ直流 電圧をオン'オフするための少なくとも 1つの主スィッチを含んでいる変換回路と、ォ ン 'オフ制御するための制御信号を前記主スィッチに供給するために前記主スィッチ の制御端子に接続されている主スィッチ制御回路と、前記変換回路と前記直流電圧 出力手段との間に接続された同期整流半導体スィッチと、前記同期整流半導体スィ ツチに並列に接続された内蔵又は個別のダイオードと、前記主スィッチのオン'オフ 状態を示す信号に基づいて前記同期整流半導体スィッチの導通許容期間か否かを 検出するために、前記同期整流半導体スィッチと前記変換回路と前記主スィッチ制 御回路とのいずれか 1つに接続された導通許容期間検出手段と、前記同期整流半 導体スィッチのオン期間を決定するためのオン期間決定用コンデンサと、前記主スィ ツチのオン'オフ状態に対応させて前記オン期間決定用コンデンサを充電及び放電 させるために前記オン期間決定用コンデンサ及び前記変換回路に接続された充放 電回路と、前記同期整流半導体スィッチの制御信号を形成するための論理回路手 段とを備えている。前記論理回路手段は、前記導通許容期間検出手段に接続され た第 1の端子と前記オン期間決定用コンデンサに接続された第 2の端子と前記同期 整流半導体スィッチの制御端子に接続された出力端子とを有し、且つ前記オン期間 決定用コンデンサの電圧が所定電圧値よりも高いか否かを判定する機能、前記オン 期間決定用コンデンサの電圧が所定電圧値を横切る時点によって前記同期整流半 導体スィッチのオン終了時点を決定する機能、及び前記オン期間決定用コンデンサ の電圧が所定電圧値よりも高いか否かの判定結果と前記導通許容期間検出手段の 出力とに基づいて前記同期整流半導体スィッチのオン期間を決定して前記同期整 流半導体スィッチの制御信号を出力する機能を有している。

本発明における前記同期整流は前記主スィッチのオンオフに所望の位相関係を有 して前記変換回路の出力を整流するあらゆる動作を意味する。また、本発明におけ る前記同期整流半導体スィッチは前記主スィッチのオンオフに所望の位相関係を有 して前記変換回路の出力を整流又は平滑するために寄与するスィッチを意味する。

[0009] 前記導通許容期間検出手段は、前記主スィッチのオン期間に第 1の電圧レベルと なり、前記主スィッチのオフ期間に第 2の電圧レベルとなるスィッチ状態信号を前記 同期整流半導体スィッチの導通許容期間検出信号として出力するものであることが 望ましい。

[0010] 前記導通許容期間検出手段を、前記同期整流半導体スィッチの主端子間電圧又 は前記主スィッチの制御信号又は前記主スィッチの電圧を検出する電圧検出手段 で構成することができる。

[0011] 前記充放電回路は、前記主スィッチのオン期間に前記オン期間決定用コンデンサを 充電し、前記主スィッチのオフ期間に前記オン期間決定用コンデンサを放電させるも のであることが望ましい。

[0012] 前記充放電回路は、前記同期整流半導体スィッチの第 1の主端子と前記オン期間 決定用コンデンサの一端との間に接続された抵抗 (R1)で有り、前記オン期間決定 用コンデンサの他端は前記同期整流半導体スィッチの第 2の主端子に接続されてい ることが望ましい。

[0013] 前記充放電回路は、更に、前記オン期間決定用コンデンサに並列に接続された充 放抵抗 (R2)を有して ヽることが望ま 、。

[0014] 前記充放電回路は、更に、前記同期整流半導体スィッチの第 1の主端子と前記オン 期間決定用コンデンサの一端との間に接続された抵抗 (Rl)に対して直列に接続さ れたダイオード（D1)を有して 、ることが望まし 、。

[0015] 前記充放電回路は、前記同期整流半導体スィッチの第 1の主端子と前記オン期間 決定用コンデンサの一端との間に接続された第 1のダイオード (D1)と第 1の抵抗 (R 1)との直列回路力 成る充電回路と、前記オン期間決定用コンデンサの一端と前記 同期整流半導体スィッチの第 1の主端子との間に接続された第 2のダイオード (D2) と第 2の抵抗 (R2' )との直列回路力 成る放電回路とを有し、前記オン期間決定用コ ンデンサの他端が前記同期整流半導体スィッチの第 2の主端子に接続されているこ とが望ましい。

[0016] 前記直流電圧入力手段は対の直流電源端子（la, lb)から成り、前記変換回路は、 更に、前記主スィッチに直列に接続されたインダクタンス手段（6又は 6a)を有し、前 記主スィッチは前記インダクタンス手段（6又は 6a)を介して前記対の直流電源端子 の一方（la)に接続された一方の主端子と前記対の直流電源端子の他方（lb)に接 続された他方の主端子と前記主スィッチ制御回路に接続された制御端子とを有し、 前記導通許容期間検出手段は前記主スィッチの前記制御信号を検出するために前 記主スィッチ制御回路に接続された導体 (21a)からなり、前記充放電回路は、前記 主スィッチの前記制御信号を検出する導体（21a)と前記オン期間決定用コンデンサ の一端との間に接続された整流ダイオード (D1)と充電抵抗 (R1)との直列回路から 成る充電回路と前記オン期間決定用コンデンサに並列に接続された放電回路 (R2) とから成り、前記オン期間決定用コンデンサの他端は前記主スィッチの前記他方の 主端子に接続されて ヽることが望まし ヽ。

[0017] 前記直流電圧入力手段は対の直流電源端子（la, lb)から成り、前記変換回路は、 更に、前記主スィッチに直列に接続されたインダクタンス手段（6又は 6a)を有し、前 記主スィッチは前記インダクタンス手段（6又は 6a)を介して前記対の直流電源端子 の一方（la)に接続された一方の主端子と前記対の直流電源端子の他方（lb)に接 続された他方の主端子と前記主スィッチ制御回路に接続された制御端子とを有し、 前記導通許容期間検出手段は前記主スィッチの前記制御信号を検出するために前 記主スィッチ制御回路に接続された導体（21a)であり、前記充放電回路は、前記主 スィッチの前記一方の主端子とと前記オン期間決定用コンデンサの一端との間に接 続された第 1の整流ダイオード (D1)と充電抵抗 (R1)との直列回路から成る充電回 路と、前記制御用コンデンサの一端と前記主スィッチの前記一方の主端子との間に 接続された第 2の整流ダイオード (D2)と放電抵抗 (R2' )との直列回路力も成る放電 回路とからなることが望ま 、。

[0018] 前記スイッチング電源装置に、更に、前記論理回路手段と前記同期整流半導体ス イッチの制御端子との間に接続され電気的絶縁手段 (23)を含む信号伝送路を付カロ することができる。

[0019] 前記論理回路手段は、前記オン期間決定用コンデンサの電圧が所定電圧値よりも 高い時に第 1の電圧値となり、前記オン期間決定用コンデンサの電圧が前記所定電 圧値よりも低い時に第 2の電圧値となるように前記オン期間決定用コンデンサの電圧 を波形整形する機能を有して前記オン期間決定用コンデンサに接続されている第 1 の回路と、前記第 1の回路に接続された第 1の入力端子と前記導通許容期間検出手 段に接続された第 2の入力端子と前記同期整流半導体スィッチの制御端子に接続さ れた出力端子とを有し、且つ前記第 1の回路の出力が前記第 1の電圧値を示し且つ 前記導通許容期間検出手段の出力が前記主スィッチのオフを示している時に前記 同期整流半導体スィッチをオン制御する機能を有している第 2の回路とから成ること が望ましい。

[0020] 前記第 1の回路は前記所定電圧値として機能する所定のしきい値を有している NOT 回路（10)又は 2つの入力端子の両方が前記オン期間決定用コンデンサに接続され た NOR回路（10a)であることが望ま U、。

[0021] 前記第 1の回路を、前記所定電圧値として所定の基準電圧を与える基準電圧源 (4 2)と、一方の入力端子が前記オン期間決定用コンデンサに接続され、他方の入力端 子が前記基準電圧源 (42)に接続された比較器 (41)とで構成することができる。

[0022] 前記第 2の回路は NOR回路（12)又は入力反転 AND回路（12a)力ら成ることが望 ましい。

[0023] 前記論理回路手段を、前記導通許容期間検出手段に接続された否定回路（12b) と、前記オン期間決定用コンデンサに接続された第 1の入力端子と前記否定回路（1 2b)に接続された第 2の入力端子と前記同期整流半導体スィッチの制御端子に接続 された出力端子とを有し、且つ所定のしきい値を有している論理積回路（10b)とで構 成することができる。

[0024] 前記スイッチング電源装置は、更に、前記同期整流半導体スィッチのオン期間を制 限するためのオン期間制限用コンデンサ (C2)と、前記オン期間制限用コンデンサ（ C2)に充電電流を供給し、前記主スィッチのオフ期間に前記オン期間制限用コンデ ンサ (C2)を放電させるために前記オン期間制限用コンデンサ (C2)に接続されたォ ン期間制限用充放電回路 (30)と、オン期間制限用波形整形回路 (31)と、前記オン 期間制限用波形整形回路 (31)と前記オン期間決定用コンデンサとの間に接続され た強制放電回路形成手段 (32)とを備えていることが望ましい。前記オン期間制限用 波形整形回路（31)は前記オン期間制限用コンデンサ (C2)の電圧を 2値信号に波 形整形するために前記オン期間制限用コンデンサ (C2)に接続され、且つオン期間 制限用基準電圧値 (Vth2)を有し、且つ前記オン期間制限用コンデンサ (C2)の電 圧が前記オン期間制限用基準電圧値 (Vth2)よりも高い時に第 1の電圧値を出力し 、前記オン期間制限用コンデンサの電圧が前記オン期間制限用基準電圧値 (Vth2) よりも低い時に第 2の電圧値を出力する機能を有していることが望ましい。前記制限 用基準電圧値 (Vth2)は前記主スィッチのオン期間が正常範囲の時に前記オン期 間制限用波形整形回路 (31)が前記第 1の電圧値を出力し、前記主スィッチのオン 期間が正常範囲よりも長くなつた時に前記オン期間制限用波形整形回路 (31)が前 記第 2の電圧値を出力するように設定されて 、ることが望ま 、。

[0025] 前記強制放電回路形成手段は、前記オン期間制限用波形整形回路と前記オン期 間決定用コンデンサの一端との間に接続されたダイオード（32)であり、このダイォー ド (32)は前記オン期間制限用波形整形回路 (31)の出力が前記第 1の電圧値を示 して 、る時に導通する方向性を有して 、ることが望ま 、。

[0026] 前記強制放電回路形成手段は、更に、前記ダイオード（32)に直列に接続され且 つ前記ダイオード（32)と逆の方向'性を有して!/ヽる定電圧ダイオード（33)を備えて!/ヽ ることが望ましい。

発明の効果 [0027] 本発明によれば、オン期間決定用コンデンサと論理回路手段とを使用して同期整 流半導体スィッチのオン期間を決定するので、このオン期間を正確且つ容易に決定 することが可能になる。これにより、同期整流半導体スィッチのオン期間をできるだけ 長くすることが可能になり、スイッチング電源装置の効率を高めることができる。また、 同期整流半導体スィッチと主スィッチとが同時にオンになることを防止して、ノイズの 発生又は回路素子の破壊を防ぐことができる。

図面の簡単な説明

[0028] 図 1]図 1は本発明に従う実施例 1のスイッチング電源装置を示す回路図である。

図 2]図 2は図 1の各部の状態を示す波形図である。

図 3]図 3は本発明に従う実施例 2のスイッチング電源装置を示す回路図である。 図 4]図 4は本発明に従う実施例 3のスイッチング電源装置を示す回路図である。 図 5]図 5は本発明に従う実施例 4のスイッチング電源装置を示す回路図である。 図 6]図 6は図 5の各部の状態を示す波形図である。

図 7]図 7は本発明に従う実施例 5のスイッチング電源装置を示す回路図である。 図 8]図 8は図 7の各部の状態を示す波形図である。

図 9]図 9は実施例 6の波形整形回路を示す回路図である。

図 10]図 10は実施例 7のスイッチング電源装置の一部を示す回路図である。

図 11]図 11は本発明に従う実施例 8のスイッチング電源装置を示す回路図である。 図 12]図 12は図 11の各部の状態を示す波形図である。

図 13]図 13は本発明に従う実施例 9の同期整流制御回路を示す回路図である。 図 14]図 14は本発明に従う実施例 10の同期整流制御回路を示す回路図である。 図 15]図 15は本発明に従う実施例 11の同期整流制御回路を示す回路図である。 図 16]図 16は本発明に従う実施例 12の同期整流制御回路を示す回路図である。 図 17]図 17は本発明に従う実施例 13の同期整流制御回路を示す回路図である。 図 18]図 18は本発明に従う実施例 14のスイッチング電源装置を示す回路図である。 図 19]図 19は本発明に従う実施例 15のスイッチング電源装置を示す回路図である。 図 20]図 20は本発明に従う実施例 16のスイッチング電源装置を示す回路図である。 図 21]図 21は本発明に従う実施例 17のスイッチング電源装置を示す回路図である。 符号の説明

[0029] 1 直流電源

2 , 2a, 2b, 2c, 2d 変換回路

3、3a、3b 同期整流回路

4a, 4b 直流出力端子

8 同期整流半導体スィッチ

11 スィッチ状態信号検出手段

12 NOR回路

20, 20a, 20b、 20c 論理回路手段

Q1 主スィッチ

Q2 同期整流素子

発明を実施するための最良の形態

[0030] 次に、図 1一図 21を参照して本発明の実施形態を説明する。

実施例 1

[0031] 図 1に示す本発明に従う実施例 1のスイッチング電源装置としてのフライバック型 DC - DC変換器は、大別して、直流電圧入力手段としての対の直流電源端子 la、 lbと、 直流一交流変換機能又は電圧断続機能を有する変換回路 2と、本発明に係わる同 期整流回路 3と、直流電圧出力手段としての対の直流出力端子 4a、 4bと、主スィッチ 制御回路 5と、対の直流出力端子 4a、 4b間に接続された平滑コンデンサ Coとから 成る。なお、平滑コンデンサ Coを直流電圧出力手段の一部と呼ぶこともできる。

[0032] 直流電源端子 la、 lbは周知の商用交流電源に接続された整流平滑回路又は電池 等の直流電源 1に接続されて 、る。

[0033] 変換回路 2は、インダクタンス手段としてのトランス 6と、対の直流電源端子 la、 lb間 の直流電圧をオン ·オフするための主スィッチ Q 1とから成る。

[0034] トランス 6は、磁気コア 6'と、この磁気コア 6'にそれぞれ巻き回され且つ相互に電磁 結合された 1次卷線 N1及び 2次卷線 N2とカゝら成る。この実施例では黒丸で示すよ うに 1次及び 2次卷線 Nl、N2は互に逆の極性を有する。図示は省略されているが、 トランス 6は、主スィッチ制御回路 5の電源回路を形成するための 3次卷線を有する。 [0035] 主スィッチ Qlは直流電圧断続手段と呼ぶこともできるものであって、図 1の実施例 1では絶縁ゲート型電界効果トランジスタ力も成る。主スィッチ Q1はトランス 6の 1次卷 線 N1を介して一方の直流電源端子 laに接続された第 1の主端子としてのドレイン電 極と、グランド側の他方の直流電源端子 lbに接続された第 2の主端子としてのソース 電極と、主スィッチ制御回路 5に接続された制御端子としてのゲート電極とを有する。

[0036] トランス 6の 2次卷線 N2に同期整流回路 3と平滑コンデンサ Coとを介して対の直流 出力端子 4a、 4bが接続されている。 2次卷線 N2の電圧は同期整流回路 3で整流さ れ、平滑コンデンサ Coで平滑される。

[0037] 同期整流回路 3は、大別して絶縁ゲート型電界効果トランジスタから成る同期整流素 子 Q2と、本発明に係わる同期整流制御回路 7とから成る。

[0038] 同期整流素子 Q2は、同期整流半導体スィッチ 8とこれに並列に接続されたダイォ ード DOとを含む絶縁ゲート型電界効果トランジスタ (FET)力 成る。同期整流半導 体スィッチ 8は絶縁ゲート型電界効果トランジスタ (FET)の本体部であって、第 1の 主端子としてのドレイン電極と第 2の主端子としてのソース電極と制御端子としてのゲ ート電極とを有している。この実施例 1では同期整流半導体スィッチ 8のドレイン電極 Dが 2次卷線 N2に接続され、そのソース電極 Sが負側の直流出力端子 4bに接続さ れている。従って、同期整流半導体スィッチ 8はトランス 6の 2次卷線 N2と平滑コンデ ンサ Coとの直列回路に対して並列に接続されている。ダイオード DOは絶縁ゲート型 電界効果トランジスタ力 成る同期整流素子 Q2の内蔵ダイオード即ちボディダイォ ードであり、同期整流半導体スィッチ 8と同一のシリコン等の半導体基板内に形成さ れて ヽる。このダイオード D0を FET構成の同期整流半導体スィッチ 8と別体構成の 個別ダイオードとすることもできる。

[0039] 同期整流素子 Q2がシリコン半導体で構成されている場合には、同期整流半導体ス イッチ 8のオン時の電圧降下電圧は例えば約 0. 2Vであり、ダイオード D0のオン時の 電圧降下は同期整流半導体スィッチ 8よりも高い例えば約 0. 8Vである。従って、同 期整流半導体スィッチ 8をオン状態にして 2次卷線 N2の電圧を整流すると、ダイォ ード D0のみの場合に比べて電圧降下及び電力損失力 S小さくなる。

[0040] 同期整流制御回路 7は、同期整流素子 Q2の同期整流半導体スィッチ 8をオン制御 するためのものであって、オン期間決定用コンデンサ C1と、充放電回路 9と、同期整 流半導体スィッチ 8の導通許容期間力否かを検出する導通許容期間検出手段として のスィッチ状態信号検出手段 11と、論理回路手段 20とから成る。

[0041] オン期間決定用コンデンサ C1は同期整流半導体スィッチ 8のオン期間を決定するた めのものであって、タイマー機能を有している。このオン期間決定用コンデンサ C1の 容量は平滑コンデンサ Coよりも十分に小さい。

[0042] 充放電回路 9は充電用ダイオード D1と充電用抵抗 R1とから成る充電回路と、放電 用抵抗 R2力 成る放電回路とを有している。充電回路を形成するための充電用ダイ オード D1と充電用抵抗 R1との直列回路は、同期整流素子 Q2の一方の主端子とし てのドレイン電極 Dとオン期間決定用コンデンサ C1の一端との間に導体ライン 21を 介して接続されている。オン期間決定用コンデンサ C1の他端は同期整流素子 Q2 の他方の主端子としてのソース電極 S及び負側の直流出力端子 4bにライン 22を介し て接続されている。充電用ダイオード D1は主スィッチ Q1のオン期間に 2次卷線 N2 に誘起する電圧によって順方向バイアスされる方向性を有して 、る。放電用抵抗 R2 はオン期間決定用コンデンサ C1に並列に接続されている。後述から明らかになるよ うに、充放電回路 9の内部の回路構成を種々変形することが可能である。

[0043] 導通許容期間検出手段としてのスィッチ状態信号検出手段 11は 2つの抵抗 R3、 R4の直列回路から成る。 2つの抵抗 R3、 R4の直列回路は、同期整流素子 Q2のド レイン電極 Dとソース電極 Sとの間にライン 21、 22を介して接続されている。従って、 2つの抵抗 R3、 R4の相互接続点 13に同期整流素子 Q1のドレイン電極 Dとソース 電極 Sとの間の電圧を分割した電圧を得ることができる。

主スィッチ Q1のオン期間には、 2次卷線 N2の電圧と平滑コンデンサ Coの電圧と の和の電圧が同期整流素子 Q2に印加され、この和の電圧は 2つの抵抗 R3、 R4で 分割される。この結果、相互接続点 13が高レベル電位状態になる。他方、主スィッチ Q1のオフ期間には、同期整流素子 Q2が導通状態になるので、このドレイン電極 D とソース電極 Sとの間の電圧は主スィッチ Q1のオン期間のその値よりも低くなり、相 互接続点 13が低レベル電位になる。これにより、相互接続点 13に主スィッチ Q1の オン期間とオフ期間とに対応した電位を有するスィッチ状態信号を得ることができる。 相互接続点 13のスィッチ状態信号は同期整流半導体スィッチ 8の導通許容期間を 示す。

[0044] 図 1で点線で囲んで示す論理回路手段 20は、スィッチ状態信号検出手段 11に接続 された第 1の端子 26とオン期間決定用コンデンサに接続された第 2の端子 27と同期 整流半導体スィッチ 8の制御端子に接続された出力端子 28とを有し、且つオン期間 決定用コンデンサ C1の電圧が所定電圧値よりも高いか否かを判定する機能、オン期 間決定用コンデンサ C1の電圧が所定電圧値を横切る時点によって同期整流半導体 スィッチ 8のオン終了時点を決定する機能、及びオン期間決定用コンデンサ C1の電 圧が所定電圧値よりも高いか否かの判定結果とスィッチ状態信号検出手段 11の出 力とに基づ!/、て同期整流半導体スィッチ 8のオン期間を決定して同期整流半導体ス イッチ 8の制御信号を出力する機能を有して 、る。

[0045] 次に、実施例 1に従う論理回路手段 20を更に詳しく説明する。この論理回路手段 20 は，第 1の回路としての否定回路即ち NOT回路 10と、第 2の回路としての否定論理 和回路即ち NOR回路 12とから成る。 NOT回路 10はオン期間決定用コンデンサ C1 の電圧が所定電圧値よりも高い時に第 1の電圧値を出力し、オン期間決定用コンデ ンサ C1の電圧が所定電圧値よりも低い時に第 2の電圧値を出力する機能を有してい る。この NOT回路 10の機能は第 1の電圧値を基準電圧としてオン期間決定用コン デンサ C1の電圧を波形整形する機能と同一である。

[0046] NOT回路 10によってオン期間決定用コンデンサ C 1の電圧が所定電圧値よりも高い か否かを判定する機能、及び波形整形機能を得るために、 NOT回路 10は、オン期 間決定用コンデンサ C1の一端に接続され、且つ図 2 (C)に示す所定電圧値としての 所定のしきい値 Vthlを有している。従って、図 2 (C)の t2— 4期間に示すようにォ ン期間決定用コンデンサ C1の電圧 Vclが NOT回路 10のしきい値 Vthlより低い時 には図 2 (D)に示すように NOT回路 10の出力は高レベル (第 2の電圧値）になる。ま た、 t4一 t6期間に示すようにオン期間決定用コンデンサ C1の電圧 Vclがしきい値 Vthlよりも高い時には NOT回路 10の出力が低レベルになる。このため NOT回路 1 0はしきい値 Vthlを基準電圧とした比較器と同様な機能を有し、オン期間決定用コ ンデンサ C1の電圧 Vclを 2値信号に整形する。 [0047] NOR回路 12は、 NOT回路 10の出力が第 1の電圧値を示し且つスィッチ状態信号 検出手段 11の出力が主スィッチ Q1のオフを示している時に同期整流半導体スイツ チ 8をオン制御する機能を有している。この機能を得るために、 NOR回路 12の一方 の入力端子は NOT回路 10に接続され、他方の入力端子は対の抵抗 R3、 R4の相 互接続点 13に接続され、出力端子は同期整流半導体スィッチ 8の制御端子に接続 されている。 NOR回路 12は 2つの入力端子が同時に低レベル (論理の 0)になった 時にのみ高レベル (論理の 1)を出力する。従って、図 2の tl一 t2期間に示すように 、主スィッチ Q1のオフ期間 Toff中であると同時に NOT回路 10の出力が低レベルの 時に NOR回路 12の出力が高レベルとなり、同期整流半導体スィッチ 8がオン制御さ れる。

なお、図示は省略されている力 NOT回路 10及び NOR回路 12はこれ等を駆動 するための周知の直流電源に接続されている。

[0048] 平滑コンデンサ Coは、同期整流素子 Q2を介して 2次卷線 N2に並列に接続され ている。対の直流出力端子 4a、 4bは平滑コンデンサ Coの一端及び他端に接続され ている。同期整流素子 Q2と平滑コンデンサ Coとの組み合せによって、変換回路 2の 出力整流平滑回路が形成されて!ヽる。

[0049] 主スィッチ制御回路 5は、帰還信号形成回路 5aと鋸波発生器 5bと比較器 5cとを有 し、周知の方法で主スィッチ Q1のための PWM (パルス幅変調）信号から成る主スィ ツチ制御信号 Vgを形成するものである。帰還信号形成回路 5aはライン 14、 15によ つて直流出力端子 4a、 4bに接続され、出力電圧を所望値に保っための帰還制御信 号を形成する。帰還制御信号は対の直流出力端子 4a、 4b間の電圧を示す信号であ り、この実施例では直流出力端子 4a、 4b間の出力電圧に比例した電圧信号である。 勿論、帰還信号として出力電圧に反比例する電圧を帰還信号とすることもできる。

[0050] キャリア波発生器としての鋸波発生器 5bは例えば 20— 100kHzの高い繰返し周波 数で鋸波電圧を発生する。この鋸波発生器 5bを三角波発生器に置き換えることもで きる。比較器 5cの負入力端子は帰還信号形成回路 5aに接続され、正入力端子は鋸 波発生器 5bに接続されている。従って、比較器 5cからは鋸波が帰還信号よりも高い 時に高レベルパルスが発生する。比較器 5cの出力ライン 16は主スィッチ Q1の制御 端子即ちゲート電極に接続されている。なお、 PWMパルスカゝら成る制御信号 Vgは 主スィッチ Q1のゲート電極とソース電極との間に印加される。従って、図 1で比較器 5cと主スィッチ Q1のソース電極との接続は省略されている。図 2 (A)にスィッチ制御 回路 5から出力する PWMノルスカゝら成る制御信号 Vgが示されている。主スィッチ Q 1は図 2 (A)の制御信号 Vgの高レベル期間にオンになり、低レベル期間にオフにな る。

[0051] 図 1では主スィッチ制御回路 5が直流出力端子 4a、 4bに接続されている力 この代 りにトランス 2の 3次卷線等に接続することができる。要するに、帰還信号形成回路 5a の接続箇所は、直流出力端子 4a、 4bの出力電圧に比例する電圧を示す部分であれ ばどこでもよい。また、帰還信号形成回路 5aの中に周知の光結合信号伝送路を含め ることがでさる。

[0052] 図 1の主スィッチ Q1のオン期間には、 1次卷線 N1に直流電源 1の電圧が印加さ れる。この時、同期整流素子 Q2の同期整流半導体スィッチ 8及びダイオード DOは非 導通であるので、トランス 2にエネルギが蓄積される。平滑コンデンサ Coが既に充電 されていると仮定すると、図 2の例えば t3— 5に示す主スィッチ Q1のオン期間 Ton には、 2次卷線 N2の電圧と平滑コンデンサ Coの電圧との和の電圧によって充放電 回路 9のダイオード D1が導通し、充電抵抗 R1を介してオン期間決定用コンデンサ C1が所定の時定数で充電され、図 2 (C)に示すようにこの電圧が傾斜を有して増大 する。オン期間決定用コンデンサ C1の電圧 Vclが図 2の t4時点で NOT回路 10の しきい値 Vthlを横切ると、 NOT回路 10の出力が図 2 (D)に示すように高レベルから 低レベルに転換する。

[0053] 主スィッチ Q1が図 2の t5時点でターンオフすると、トランス 2の蓄積エネルギの放 出が生じ、 2次卷線 N2にオン時と逆の方向の電圧が誘起し、 2次卷線 N2と平滑コ ンデンサ Coと同期整流素子 Q2とから成る経路で図 2 (F)に示す電流 Isが流れる。 同期整流素子 Q2はダイオード D0を含んでいるので、同期整流半導体スィッチ 8の オン'オフに拘らず電流 Isを流すことができる。この主スィッチ Q1のオフ期間 Toffに は、同期整流素子 Q2の両端子間電圧即ちドレイン 'ソース間電圧 Vdsは零又は零 近傍の低い値になる。このため、 NOR回路 12の両入力が低レベルとなり、 NOR回 路 12の出力が図 2 (E)に示すように高レベルとなり、同期整流素子 Q2の制御端子 G (ゲート電極）とソース電極 Sとの間に高レベル信号が印加され、同期整流半導体スィ ツチ 8がオンになる。これにより、同期整流素子 Q2のソース電極 S力もドレイン電極 D に向って電流が流れる。

[0054] 主スィッチ Q1のオフ期間には、上述のように同期整流素子 Q2の両端子間電圧が 零又は低い値になるので、オン期間決定用コンデンサ C1の充電電流の供給が停止 し、オン期間決定用コンデンサ C1の電荷は抵抗 R2を介して所定の放電時定数を 有して放電し、オン期間決定用コンデンサ C1の電圧 Vclは図 2 (C)の tl一 t3及び t 5一 t7に示すように傾斜を有して低下する。オン期間決定用コンデンサ C1の電圧 V clが t2及び t6に示すように NOT回路 10のしきい値 Vthlを横切ると、波形整形回 路としての NOT回路 10の出力が低レベルから高レベルに転換し、これにより、 NOR 回路 12の出力が高レベル力も低レベルに転換し、同期整流半導体スィッチ 8のオン 制御が終了する。同期整流半導体スィッチ 8のオン制御が終了しても電流 Isはダイォ ード DOを通って流れる。電流 Isがダイオード DOのみを流れる時間は同期整流半導 体スィッチ 8のオン期間よりも短く且つその電流の値が小さいので、ダイオード DOが 破壊することはない。

[0055] 本実施例は次の効果を有する。

(1)論理回路手段 20を含む比較的簡単な回路構成の同期整流制御回路 7によつ て、同期整流半導体スィッチ 8のオン時間幅を主スィッチ Q1のオフ時間幅に適合す るように自動的に変えることができる。これにより、主スィッチ Q1のオン期間中に同期 整流半導体スィッチ 8がオンになることを確実に防止できる。即ち、同期整流半導体 スィッチ 8が両方向の電流を流すことができる場合において、もし、主スィッチ Q1の オン期間に同期整流半導体スィッチ 8にオン制御信号が印加されると、同期整流半 導体スィッチ 8が導通し、 2次卷線 N2から同期整流半導体スィッチ 8の方向へ電流 が流れ、正常な整流動作が妨害され、且つノイズの発生、回路の破壊等が生じる虡 れがある。これに対し、図 1の回路では同期整流半導体スィッチ 8のオン制御期間が 主スィッチ Q1のオフ期間内に限定されるので、上述の問題が発生しない。

(2)同期整流半導体スィッチ 8のオン時間幅をオン期間決定用コンデンサ C1の充 電及び放電時定数、及び NOT回路 10のしきい値で容易且つ正確に調整することが できる。

実施例 2

[0056] 次に、図 3に示す実施例 2に従うスイッチング電源装置を説明する。但し、図 3及び 後述する図 4一図 21において図 1及び図 2と実質的に同一の部分には同一の符号 を付してその説明を省略する。

[0057] 図 3のスイッチング電源装置の変形された同期整流回路 3aは、変形された同期整 流制御回路 7aを有する。図 3の同期整流制御回路 7aは図 1の同期整流制御回路 7 の充放電回路 9を変形し、この他は図 1と同一に形成したものである。

[0058] 図 3の変形された充放電回路 9aは、図 1の充放電回路 9の放電抵抗 R2の代りに放 電抵抗 R2 ' と放電用ダイオード D2との直列回路力も成る放電回路を有している。 この放電回路は図 1と同一構成の充電用ダイオード D1と充電用抵抗 R1との直列回 路に対して並列に接続されている。放電用ダイオード D2の極性は充電用ダイオード D1の極性と逆である。

[0059] 図 3のスイッチング電源装置の動作はオン期間決定用コンデンサ C1の放電電流の 経路を除いて図 1のスイッチング電源装置と同一である。即ち、図 3の各部の状態は 図 2と同様に変化し、図 2の tl一 t3、 t5一 t7等の放電期間のオン期間決定用コン デンサ C1の放電電流は、制御用コンデンサ C1と放電用抵抗 R2 ' と放電用ダイォ ード D2と同期整流半導体スィッチ 8とから成る経路に流れる。

[0060] 図 3の実施例 2のスイッチング電源装置はオン期間決定用コンデンサ C1の放電回 路以外は図 1と同一に構成されて 、るので、図 1の実施例 1と同様な効果を有する。 実施例 3

[0061] 図 4に示す実施例 3のスイッチング電源装置の同期整流回路 3bは、変形された同 期整流制御回路 7bと電気的絶縁手段としての絶縁トランス 23とを有する他は、図 1と 同一に構成されている。

[0062] 図 4の同期整流制御回路 7bは、ライン 21aを介して図 1と同一に構成された主スィ ツチ制御回路 5の出力ライン 16に接続され、且つライン 22aを介してグランド側の直 流電源端子 lbに接続されている。このため、主スィッチ制御回路 5から発生する主ス イッチ Qlのオン'オフ制御信号 Vgと同一の信号力ライン 21a、 22aを介して同期整 流制御回路 7bに入力する。従って、図 4のライン 21a、 22aは、図 1において同期整 流制御回路 7を同期整流素子 Q2のドレイン 'ソース間に接続する対のライン 21、 22 に対応するものである。

[0063] 図 4の同期整流制御回路 7bの内部構成は図 1の同期整流制御回路 7と同一である 。図 4のオン期間決定用コンデンサ C1は充電用抵抗 R1とダイオード D1とを介して 対のライン 21a、 22a間に接続されている。 NOR回路 12の一方の入力端子はスイツ チ状態信号検出手段として機能するライン 11aを介してライン 21aに接続されている

[0064] 電気的絶縁手段としての絶縁トランス 23の 1次卷線 24の一端は NOR回路 12の出 力端子に接続され、他端はグランド側ライン 22aに接続されている。 NOT回路 10及 び NOR回路 12の図示が省略されている駆動電源は、グランドライン 22aを基準にし て所定の電圧を供給する。トランス 23の 2次卷線 25は同期整流素子 Q2のゲート電 極 Gとソース電極 Sとの間に接続されて!、る。

[0065] 図 4の実施例 3の同期整流制御回路 7bの動作は、オン期間決定用コンデンサ C1 の充電電流が主スィッチ Q1の制御信号 Vgに基づいて供給される点を除き、図 1と 同一である。従って、図 4の各部の状態は図 2と同一に変化する。この結果、図 4の実 施例 3は、図 1の実施例 1と同一の効果を有する。

実施例 4

[0066] 図 5に示す実施例 4のスイッチング電源装置は、図 1の回路に、同期整流半導体ス イッチ 8のオン期間を制限する回路を付加し、この他は図 1と同一に構成したものであ る。このオン期間を制限する回路は、オン期間制限用コンデンサ C2とオン期間制限 用充放電回路 30とオン期間制限用波形整形回路としての NOT回路 31と強制放電 回路形成手段としてのダイオード 32とから成る。

[0067] オン期間制限用充放電回路 30は、充電用抵抗 R5と放電用ダイオード D3とから成 る。充電用抵抗 R5は正側の直流出力端子 4aとオン期間制限用コンデンサ C2の一 端との間に接続されている。オン期間制限用コンデンサ C2の他端はライン 22を介し て負側の直流出力端子 4bに接続されている。放電用ダイオード D3のアノードはォ ン期間制限用コンデンサ C2の一端に接続され、その力ソードはライン 21に接続され ている。 NOT回路 31の入力端子はオン期間制限用コンデンサ C2の一端に接続さ れて 、る。強制放電回路形成手段としてのダイオード 32のアノードはオン期間決定 用コンデンサ C1の一端に接続され、その力ソードは NOT回路 31の出力端子に接 続されている。

[0068] 図 5のスイッチング電源装置の新たに付加されたオン期間制限回路以外の動作は 図 1のスイッチング電源装置と実質的に同一である。図 6 (A)—（F)には、主スィッチ Q1の制御信号 Vg、オン期間決定用コンデンサ C1の電圧 Vcl、第 1の NOT回路 1 0の出力、 NOR回路 12の出力、オン期間制限用コンデンサ C2の電圧 Vc2、及び第 2の NOT回路 31の出力が示されている。

[0069] 図 6の tl時点よりも前の期間は正常時の動作を示し、 tl時点よりも後の期間は同 期整流半導体スィッチ 8のオン期間が所定時間よりも長くなつた時の動作を示す。ォ ン期間制限用コンデンサ C2は、主スィッチ Q1のオン期間 Tonに平滑コンデンサ Co と充電抵抗 R5とオン期間制限用コンデンサ C2とから成る経路で充電される。また、 このオン期間制限用コンデンサ C2は、主スィッチ Q1のオフ期間にオン期間制限用 コンデンサ C2と放電用ダイオード D3と同期整流半導体スィッチ 8とから成る経路、 オン期間制限用コンデンサ C2と放電用ダイオード D3と充電用ダイオード D1と抵抗 Rl、 R2とから成る経路、及びオン期間制限用コンデンサ C2と放電用ダイオード D3 と抵抗 R3、 R4とから成る経路で放電する。なお、オン期間制限用コンデンサ C2と 放電用ダイオード D3と同期整流半導体スィッチ 8とから成る経路の放電時定数は極 めて小さいので、図 6 (E)に示すように急激に放電する。

[0070] オン期間制限用コンデンサ C2の電圧 Vc2は、主スィッチ Q1のオン期間 Tonの幅 が正常の時に NOT回路 31のしきい値 Vth2に達しないように設定されている。この 結果、図 6 (F)に示すように NOT回路 31の出力は tl時点よりも前の期間において 高レベル (論理の 1)に保たれている。従って、ダイオード 32は逆ノィァス状態に保た れ、オン期間決定用コンデンサ C1のダイオード 32を通る放電回路は形成されない。 図 6の tlよりも前の期間の動作は図 2と同一である。

[0071] 負荷 4の急増等のために直流出力端子 4a、 4b間の出力電圧が低下し、主スィッチ 制御回路 5による周知の帰還制御に基づいて主スィッチ Qlのオン期間が図 6の t0 一 tlよりも長くなると、オン期間制限用コンデンサ C2の電圧 Vc2が図 6 (E)に示すよ うに NOT回路 31のしきい値 Vth2を横切り、 NOT回路 31の出力が図 6 (F)に示すよ うに tl時点以後に低レベル (論理の 0)になる。この結果、ダイオード 32が順バイアス 状態となり、これが導通状態となる。これにより、オン期間決定用コンデンサ C1とダイ オード 32と NOT回路 31とから成る放電回路が強制的に形成され、オン期間決定用 コンデンサ C1の電圧 Vclが図 6 (B)に示すように tl時点で低下し、 t2時点で NOT 回路 10の出力が図 6 (C)に示すように高レベルに転換する。この結果、 NOR回路 1 2の出力が高レベルになることが禁止され、同期整流半導体スィッチ 8のオンも禁止さ れる。図 6の t3— 4期間に主スィッチ Qlがオフになると、トランス 2の蓄積エネルギ 力^次卷線 N2を介して放出される。このエネルギの放出は、 2次卷線 N2と平滑コン デンサ Coとダイオード DOの経路で行われる。図 6の t3— 4期間には同期整流半導 体スィッチ 8がオフであるので、同期整流動作が生じないが、同期整流動作時間に 対する非同期整流動作時間の割合が小さいので、同期整流素子 Q2の温度が上昇 してこの同期整流素子 Q2が破壊に至ることはない。なお、オン期間制限用コンデン サ C2は、 t3時点で放電し、 NOT回路 31の出力は高レベルに戻る。

もし、 NOT回路 31の出力によってオン期間決定用コンデンサ C1が図 6の t2時点 で強制的に放電されないと、図 6 (B)の tl以後に点線で示すようにオン期間決定用 コンデンサ C1の電圧 Vclは主スィッチ Q1のオン期間 Tonの終了時点 t3まで上昇し 、 t3一 t4のオフ期間 Toffに徐々に低下する。 NOT回路 10の出力は図 6 (C)で点 線で示すようにオン期間決定用コンデンサ C1の電圧 Vclがしきい値 Vthlよりも高い 期間に低レベルに保たれる。図 6の t3 時点で主スィッチ Qlがオフになると、同期整 流素子 Q2のダイオード DOがオンになるため、スィッチ状態信号検出回路 11の出力 が低レベルになり、 NOR回路 12の出力が高レベルとなり、 t3時点から同期整流半 導体スィッチ 8のオンが開始する。もし、主スィッチ Q1の t3— 4のオフ期間 Toffが 短いと、この間にオン期間決定用コンデンサ C1の電圧 Vclが NOT回路 10のしきい 値 Vthlよりも低くならない。このため、 t4時点で主スィッチ Qlがオンを開始した後 にも、 NOR回路 12の出力が高レベルに保たれる。これにより、 t4以後に主スィッチ Qlと同期整流半導体スィッチ 8との両方が同時にオンになり、スイッチング電源装置 が異常動作状態となり、ノイズの発生、回路素子の破壊等の問題が発生する。

[0073] これに対し、図 5の実施例 4のスイッチング電源装置では、同期整流半導体スィッチ 8 のオン駆動が強制的に禁止され、図 6の t3時点で同期整流半導体スィッチ 8がオン にならない。これにより、主スィッチ Q1と同期整流半導体スィッチ 8とが同時にオンに なることが防止され、ノイズの抑制及び回路素子の破壊の防止が達成される。この結 果、図 5の実施例 4によっても実施例 1と同一の効果を得ることができる。

なお、図 5のオン期間制限用コンデンサ C2を含む付加のオン期間制限回路を図 3、 図 4、図 11、図 13—図 18の実施例にも適用できる。

実施例 5

[0074] 図 7に示す実施例 5のスイッチング電源装置は、図 5の回路に定電圧ダイオードとし てツエナーダイオード 33を付カロし、この他は図 5と同一に構成したものである。図 7の オン期間制限回路におけるツエナーダイオード 33は制御用コンデンサ C1の一端と NOT回路 31との間にダイオード 32を介して直列に接続されて!、る。このツエナーダ ィオード 33の極性はダイオード 32と逆であり、オン期間決定用コンデンサ C1の電圧 Vclが所定値以上の時に導通する極性を有する。

[0075] 図 8は図 7の回路の各部の状態を図 6と同様に示す。図 8の tl時点よりも前の状態 は図 6と同一である。また、図 8 (A) (E) (F)は図 6 (A) (E) (F)と同一に示されている 。図 7の NOT回路 31の出力が図 8の tl時点に示すように低レベルになると、オン期 間決定用コンデンサ C1の放電電流がツエナーダイオード 33とダイオード 32とを介し て NOT回路 31に流れ込み、オン期間決定用コンデンサ C1の電圧 Vclが低下する。 オン期間決定用コンデンサ C1の電圧が図 8の t2時点でツエナーダイオード 33のッ ェナー電圧とダイオード 32の電圧との和よりも低くなると、ツエナーダイオード 33が 非導通になり、オン期間決定用コンデンサ C1の放電が停止し、オン期間決定用コン デンサ C1の電圧が t2時点の電圧即ちツエナー電圧に保たれる。主スィッチ Q1の オン期間の終了時点 t3におけるオン期間決定用コンデンサ C1の電圧 Vclが NOT 回路 10のしきい値 Vthlよりも少し高い値の時には、主スィッチ Q1がオフになる図 8 の t3時点力もオン期間決定用コンデンサ C1の電圧が徐々に低下し、 t3 ' 時点で NOT回路 10のしきい値 Vthlよりも低くなる。 t3— 13 ' 期間は NOR回路 12の両入 力が低レベルになるので、 NOR回路 12の出力は図 8 (D)に示すように高レベルにな り、同期整流半導体スィッチ 8がオンになる。 t3 ' 時点でオン期間決定用コンデンサ C1の電圧 Vclが NOT回路 10のしきい値 Vthlよりも低くなると、 NOT回路 10の出 力は図 8 (C)に示すように高レベル、また NOR回路 12の出力は低レベルになり、同 期整流半導体スィッチ 8はオフになる。ツエナーダイオード 33のツエナー電圧を調整 すれば、 NOR回路 12の高レベル期間を調整することができる。

[0076] 図 7の実施例 5は、図 5の実施例 4と同一の効果を有する他に、同期整流半導体ス イッチ 8のオン期間をツエナー電圧を使用して容易且つ正確に決定することができる 効果も有する。

[0077] 図 5の実施例 4及び図 7の実施例 5の放電抵抗 R2の代りに、図 3の放電抵抗 R2 ' とダイオード D2とに相当するものを設けることができる。また、図 4の実施例 3の回路 に、図 5のオン期間制限回路又は図 7のオン期間制限回路と同様な機能を有する回 路を付加することができる。

実施例 6

[0078] 図 9は実施例 6のスイッチング電源装置に含まれている波形整形回路 40を示す。こ の実施例 6のスイッチング電源装置は、図 1の NOT回路 10の代りに図 9の波形整形 回路 40を接続した他は、図 1と同一に形成されている。従って、実施例 6のスィッチン グ電源装置を図 1を参照して説明する。波形整形回路 40の比較器 41の負入力端子 は図 1のオン期間決定用コンデンサ C1の一端に接続される。比較器 41の正入力端 子は基準電圧源 42に接続されている。所定電圧値を与えるための基準電圧源 42は 図 1の NOT回路 10のしきい値 Vthlと同一の目的の基準電圧即ち所定電圧値を発 生する。比較器 41の出力端子は図 1の NOR回路 12の一方の入力端子に接続され る。図 9の波形整形回路 40は図 1の NOT回路 10と同様な機能を有し、オン期間決 定用コンデンサ C1の電圧 Vclを 2値信号に整形する。

[0079] 図 9の波形整形回路 40を図 4、図 5及び図 7の NOT回路 10の代りに使用すること もできる。また、図 5及び図 7の NOT回路 31の代りに図 9の波形整形回路 40を使用 することちでさる。 実施例 7

[0080] 図 10は実施例 7のスイッチング電源装置の一部を示す。実施例 7のスイッチング電 源装置は、図 1の回路に駆動回路 50を付加した他は、図 1と同一に形成したもので める。

[0081] 駆動回路 50は、 npn型の第 1のトランジスタ 51と pnp型の第 2のトランジスタ 52と第 1、第 2、第 3及び第 4の抵抗 53、 54、 55、 56とから成る。第 1及び第 2のトランジスタ 51、 52のベースは共通接続され、第 1の抵抗 53を介して図 1の NOR回路 12の出力 端子に接続されている。第 1のトランジスタ 51のコレクタは第 2の抵抗 54を介して一方 の直流出力端子 4aに接続されて 、る。第 2のトランジスタ 52のコレクタは他方の直流 出力端子 4bに接続されている。第 1及び第 2のトランジスタ 51、 52のェミッタは共通 接続され、第 3の抵抗 55を介して同期整流素子 Q2のゲート電極 Gに接続されてい る。第 4の抵抗 56は同期整流素子 Q2のゲート電極 Gとソース電極 Sとの間に接続さ れている。図 10の回路において、 NOR回路 12の出力が高レベルになると、第 1のト ランジスタ 51がオンになり、同期整流素子 Q2に高レベルの制御信号が供給される。 なお、図 10の駆動回路 50を、図 2、図 5及び図 7の回路にも付加することができる。 実施例 8

[0082] 図 11の実施例 11のスイッチング電源装置は、図 1の同期整流制御回路 7と同様な 機能を有する同期整流制御回路 7cをトランス 6の 1次側に設け、この出力を図 4と同 様な絶縁トランス 23を介して同期整流半導体スィッチ 8に送っている他は、図 1と同 様に形成されている。

[0083] 図 11の同期整流制御回路 7cは、オン期間決定用コンデンサ C1と、充放電回路 9 bと、論理回路手段としての NOR回路 60と、ダイオード 61と、コンデンサ 62、図 10の 駆動回路 50と同様な機能を有する駆動回路 50aとから成る。

[0084] 図 11の充放電回路 9bは、図 3の充放電回路 9aと同様に充電ダイオード D1と充電 抵抗 R1と放電ダイオード D2と放電抵抗 R2 ' とから成る。充電抵抗 R1は充電ダイ オード D1を介して主スィッチ Q1のドレイン電極 (他方の主端子）とオン期間決定用 コンデンサ C1の一端との間に接続されている。放電抵抗 R2 ' は放電ダイオード D2 を介してオン期間決定用コンデンサ C1の一端と主スィッチ Q1のドレイン電極との間 に接続されている。オン期間決定用コンデンサ C1の他端は主スィッチ Q1のソース 電極 (一方の主端子）に接続されている。オン期間決定用コンデンサ C1は主スィッチ Q1のオフ期間に充電され、オン期間に放電される。

[0085] 図 1の論理回路手段 20と同様な機能を有する否定論理和回路即ち NOR回路 60 の一方の入力端子は同期整流半導体スィッチ 8の導通許容期間検出手段としてのラ イン 11aを介して主スィッチ Q1の制御信号検出導体 21aに接続され、他方の入力端 子はオン期間決定用コンデンサ C1の一端に接続されている。 NOR回路 60の対の 電源端子間に電源用コンデンサ 62が接続されている。この電源用コンデンサ 62の 一端は整流ダイオード 61を介して制御信号検出導体 21aに接続され、他端は主スィ ツチ Q1のソース電極に接続されて 、る。 NOR回路 60は所定のしき!/、値 Vth2を有す る。従って、 NOR回路 60はオン期間決定用コンデンサ C1の電圧 Vclが所定電圧値 即ちしきい値 Vth2よりも高いか否かを判定する機能を有する。この判定機能は図 1の NOT回路 10の波形整形機能と実質的に同一である。この NOR回路 60は、図 12か ら明らかなようにオン期間決定用コンデンサ C1の電圧 Vclが所定電圧値即ちしきい 値 Vth2よりも低く且つライン 11 aが主スィッチ Qlのオフ状態を示している時に同期 整流半導体スィッチ 8をオンにするための高レベル出力を発生する。

[0086] オン期間決定用コンデンサ C1は、図 2 (C)の充放電とは逆に、図 12 (C)に示すよ うに主スィッチ Q1のオフ期間 Toffに充電され、オン期間 Tonに放電される。

[0087] NOR回路 60とトランス 23との間に接続された駆動回路 50aは、図 10の駆動回路 5 0と同様に 2つのトランジスタ 51、 52と、 2つの抵抗 53、 54を含む。但し、図 11ではト ランジスタ 51のコレクタが抵抗 54を介して電圧 Vccを供給する電源端子 63に接続さ れ、トランジスタ 52のコレクタがグランド側ライン 22aに接続され、 2つのトランジスタ 51 、 52のェミッタが結合コンデンサ 64を介してトランス 23に接続されている。また、図 1 1には、主スィッチ Q1の制御信号入力段に 2つの抵抗 R11、R12が付加され、同期 整流半導体スィッチ 8の制御信号入力段に 2つの抵抗 R13、R14が付加されている。

[0088] 図 11の NOR回路 60は図 1の論理回路手段 20と同様な機能を有するので、図 11 によっても図 1の実施例 1と同様な効果を得ることができる。

実施例 9 [0089] 図 13は実施例 9に従う同期整流制御回路 7dを示す。図 13の同期整流制御回路 7 dは変形された充放電回路 9cを有し、この他は図 1と同一に形成されている。図 13の 充放電回路 9cは、図 1の充放電回路 9から整流ダイオード D1と放電抵抗 R2を省い たものに相当する。図 13のライン 21とオン期間決定用コンデンサ C1との間に接続さ れた抵抗 R1は充電用と放電用との両方に使用されている。図 13の実施例によって も図 1の実施例と同一の効果を得ることがきる。

実施例 10

[0090] 図 14は実施例 10に従う同期整流制御回路 7eを示す。図 14の同期整流制御回路 7eは変形された充放電回路 9dを有し、この他は図 1と同一に形成されている。図 14 の充放電回路 9dは、図 1の充放電回路 9からダイオード D1を省いたものに相当する 。従って、図 14の抵抗 R1は図 13と同様に充電と放電との両方に使用されている。 図 14の実施例によっても図 1の実施例と同一の効果を得ることができる。

実施例 11

[0091] 図 15は実施例 11の同期整流制御回路 7fを示す。図 15の同期整流制御回路 7fは 、変形された論理回路手段 20aを有し、この他は図 1と同一に形成されている。図 15 の論理回路手段 20aは図 1の論理回路 20の ORタイプの NOR回路 12の代りに入力 反転手段を有する論理積回路即ち入力反転 AND回路 12aを設け、この他は図 1と 同一に形成したものである。入力反転手段を伴っている論理積回路から成る入力反 転 AND回路 12aは NOR回路 12と同一機能を有するので、図 15の実施例によって も図 1の実施例と同一の効果を得ることができる。

実施例 12

[0092] 図 16は実施例 12の同期整流制御回路 7gを示す。この同期整流制御回路 7gは、 変形された論理回路手段 20bを有し、この他は図 1と同一に形成されている。図 16の 論理回路手段 20bは図 1の NOT回路 10の代りに 2入力の NOR回路 10aを設け、こ の他は図 1と同一に形成したものである。 NOR回路 10aの 2つの入力端子の両方が オン期間決定用コンデンサ C1に接続され、その出力端子力NOR回路 12に接続さ れている。図 16の 2入力を短絡した NOR回路 10aは図 1の NOT回路 10と同一に機 能する。従って、図 16の実施例は図 1の実施例 1と同一の効果を有する。 実施例 13

[0093] 図 17は実施例 13の同期整流制御回路 7hを示す。この同期整流制御回路 7hは変 形された論理回路手段 20cを有し、この他は図 1と同一に形成されている。図 17の論 理回路手段 20cは論理積回路即ち AND回路 10bと否定回路即ち NOT回路 12bと 力も成る。 AND回路 10bの一方の入力端子は NOT回路 12bを介してスィッチ状態 信号検出手段としての 2つの抵抗 R3、 R4の相互接続点 13に接続されている。 AN D回路 10bの他方の入力端子はオン期間決定用コンデンサ C1に接続されている。 AND回路 10bは周知の所定のしきい値を有し、且つオン期間決定用コンデンサ C1 の電圧が所定のしきい値よりも高いか否かを判定する機能と、オン期間決定用コンデ ンサ C1の電圧がしきい値よりも高く且つ NOT回路 12bの出力が高レベルの期間に 図 1の同期整流半導体スィッチ 8をオン制御するためのパルスを出力する機能を有 する。従って、図 17の論理回路手段 20cは図 1の論理回路手段 20と同一の機能を 有する。これにより、図 17の実施例によっても図 1の実施例と同一の効果が得られる 実施例 14

[0094] 図 18の実施例 14のスイッチング電源装置は、図 1のスイッチング電源装置を昇圧 型に変形し、この他は図 1と同一に形成したものである。

[0095] 図 18の変換回路 2aはインダクタ手段 6aと主スィッチ Q1と力 なる。図 18のインダク タ手段 6aは図 1のトランス 6から 2次卷線 N2を省 、たものに相当し、卷線 N1と磁心 6， と力も成る。卷線 N1は主スィッチ Q1に直列に接続されている。図 18のインダクタ手 段 6aは図 1のトランス 6と同様にエネルギを蓄積する機能を有する。インダクタ手段 6a の卷線 N1に電磁結合された制御電源用の卷線（図示せず）が設けられている。図 1 8では卷線 N1と主スィッチ Q1との相互接続点に一方の直流出力端子 4aが接続さ れている。同期整流素子 Q2はグランド側の直流電源端子 lbと他方の直流出力端子 4bとの間に接続されている。

[0096] 図 18の回路では、主スィッチ Q1のオン期間にインダクタ手段 6aにエネルギが蓄積 され、主スィッチ Q1のオフ期間に直流電源 1の電圧と卷線 N1の電圧との和で平滑 コンデンサ Coが昇圧充電される。 [0097] 図 18の主スィッチ Qlのオン.オフと同期整流素子 Q2のオン'オフの関係は図 1と 同一であるので、図 18の実施例 14によっても図 1の実施例 1と同一の効果を得ること ができる。

実施例 15

[0098] 図 19に示す実施例 15のスイッチング電源装置は、フォワード型 DC— DC変換器に 構成されている。従って、図 19の変形されたトランス 6bの 2次卷線 N2は図 1の 2次卷 線 N2と逆の極性を有する。このため、図 19の第 1の同期整流素子 Q2は主スィッチ Q1のオン期間に導通する。図 19の第 1の同期整流制御回路 7iは、図 1の同期整流 制御回路 7と原理的に同一である。しかし、図 11と同様に主スィッチ Q1のオフ期間 にオン期間決定用コンデンサ C1が充電され、オン期間に放電する。

[0099] 図 19の平滑回路は、平滑コンデンサ Coとインダクタ Loと第 2の同期整流素子 Q3と 力も成る。インダクタ Loは 2次卷線 N2と平滑コンデンサ Coとの間に接続されている 。第 2の同期整流素子 Q3はインダクタ Loと平滑コンデンサ Coとの直列回路に対し て並列に接続されている。主スィッチ Q1のオン期間にインダクタ Loに蓄積されたェ ネルギは、インダクタ Loと平滑コンデンサ Coと第 2の同期整流素子 Q3と力も成る経 路で放出される。

[0100] この実施例 15の第 2の同期整流素子 Q3は電界効果トランジスタ力も成り、第 2の同 期整流半導体スィッチ 70とこれに並列接続されたダイオード 71とから成る。この実施 例 15のダイオード 71は第 2の同期整流半導体スィッチ 70の内蔵ダイオードである。 しかし、ダイオード 71を個別ダイオードとすることもできる。

[0101] 第 2の同期整流制御回路 7 は、図 1の同期整流制御回路 7と実質的に同一に形 成されており、第 2の同期整流素子 Q3がオンすべき期間内に第 2の同期整流半導体 スィッチ 70をオン制御する。これにより、第 2の同期整流素子 Q3における電力損失 が低減する。

[0102] 図 19の第 1及び第 2の同期整流制御回路 7i、 71' は、図 1の同期整流制御回路 7 と同様に構成されているので、図 1の実施例と同一の効果を得ることができる。

実施例 16

[0103] 図 20は実施例 16のチヨッパ型スイッチング電源装置を示す。このチヨッパ型スイツ チング電源装置の変換回路 2cは一方の直流電源端子 laと一方の直流出力端子 4a との間にインダクタ Loを介して接続されたトランジスタカゝら成る主スィッチ Q1を含む。 この主スィッチ Q1の第 1の主端子としてのェミッタは一方の直流電源端子 1に接続さ れ、第 2の主端子としてのコレクタはインダクタ Loを介して一方の直流出力端子 4aに 接続されて 、る。主スィッチ Q1の制御端子としてのベースと他方の直流電源端子 lb との間に主スィッチ制御回路 5aが接続されている。主スィッチ制御回路 5aは周知の ように主スィッチ Q1をオン ·オフ制御する。

[0104] 図 20の主スィッチ Q1と対の直流出力端子 4a、 4bとの間に図 19と同一構成の平滑 回路が接続されている。図 20の平滑回路の同期整流素子 Q3及び同期整流制御回 路 7 は図 19において同一符号で示すものと同様に動作し、且つ図 1の同期整流 素子 Q2及び同期整流制御回路 7と同様に構成されている。従って、図 20の実施例 においても、図 1及び図 19と同一の効果を得ることができる。

実施例 17

[0105] 図 21の実施例 17のスイッチング電源装置は、変換回路 2dと整流平滑回路との組 み合せ力も成る。変換回路 2dは周知のプッシュプル型インバータ回路であり、トラン ジスタから成る第 1及び第の主スィッチ Ql l、 Q12とトランス 6dとカゝら成る。トランス 6d の 1次卷線 N1及び 2次卷線 N2はセンタタップによって分割されている。 1次卷線 N1 のセンタタップには一方の直流電源端子 laが接続されている。 1次卷線 N1の一端と 他方の直流電源端子 lbとの間に第 1の主スィッチ Q 11が接続されて!、る。 1次卷線 N 1の他端と他方の直流電源端子 lbとの間に第 2の主スィッチ Q12が接続されている。 一対の主スィッチ Ql l、 Q12を交互にオン ·オフ制御すための主スィッチ制御回路 5b が第 1及び第の主スィッチ Ql l、 Q12の制御端子としてのベースに接続されている。 2 次卷線 N2と対の直流出力端子 4a、 4bとの間に全波整流回路と平滑コンデンサ Co とが接続されている。全波整流回路を形成するために、 2次卷線 N2の一端と一方の 直流出力端子 4aとの間に第 1の同期整流素子 Q2が接続され、また、 2次卷線 N2の 他端と一方の直流出力端子 4aとの間に第 2の同期整流素子 Q2' が接続され、また 、 2次卷線 N2のセンタタップが他方の直流出力端子 4bに接続されている。第 1及び 第 2の同期整流素子 Q2、 Q2 ' は図 1の同期整流素子 Q2と同様に形成されている 。図 21の第 1及び第 2の同期整流素子 Q2、 Q2 ' の対の主端子と制御端子とにそ れぞれ接続されている第 1及び第 2の同期整流制御回路 7j、 7]' は、図 1の同期整 流制御回路 7と実質的に同一に構成されている。しかし、第 1の同期整流制御回路 7j は第 1の主スィッチ Q11のオン期間に第 1の同期整流素子 Q2を導通させる点、及び 第 2の同期整流制御回路 7j' は第 2の主スィッチ Q12のオン期間に第 2の同期整流 素子 Q2' を導通させる点で図 1の同期整流制御回路 7と相違している。

図 21の実施例 17においても第 1及び第 2の同期整流制御回路 7j、 7]' が図 1の同 期整流制御回路 7と実質的に同一に構成されているので、図 1の実施例と同様な効 果を得ることができる。

本発明は上記第 1一第 17に限定されるものではなぐ例えば次の変形も可能なも のである。

( 1)図 1、図 18、図 19、図 20及び図 21の変換回路 2, 2a, 2b、 2c、 2dの代わりに、 ハーフブリッジ型インバータ回路、又は極性逆転型 DC— DCコンバータ回路を設ける ことができる。

(2) 図 18、図 19、図 20及び図 21の同期整流制御回路 7i、 7i' 、 7j、 7j' を図 3、 図 4、図 5、図 7、図 9、図 10、図 11、図 13—図 17等に示す同期整流制御回路に変 形することができる。また、図 13—図 17の同期整流制御回路 7d, 7e, 7f, 7g, 7hを 、図 4、図 5、図 7、図 9、図 10及び図 11の回路にそのまま又は変形して適用すること ができる。

(3)図 3、図 4、図 5及び図 7のスイッチング電源装置を図 11と同様に昇圧型に変形 することができる。

(4)各実施例にお!/ヽて、同期整流素子 Q2を 2次卷線 N2又は 1次卷線 N1と正側の直 流出力端子 4bとの間のラインに直列に接続することができる。

(5)図 1、図 3、図 4、図 5、図 7、図 11、図 18、図 19の主スィッチ Q1をトランジスタ、 I GBT (絶縁ゲート型バイホーラトランジスタ)等の別の半導体スィッチとすることができ る。また、図 20、図 21の主スィッチ Ql、 Ql l、 Q 12を電界効果トランジスタ、 IGBT ( 絶縁ゲート型ノ ィホーラトランジスタ)等の別の半導体スィッチとすることができる。

(6)同期整流素子 Q2、 Q2' を、トランジスタ、 IGBT (絶縁ゲート型バイホーラトラン ジスタ)等の別の半導体スィッチとダイオードとの組み合わせで構成することができる 産業上の利用可能性

本発明は直流電源装置に利用することが可能のものである。

Claims

請求の範囲

[1] 直流電圧を供給するための直流電圧入力手段と、

直流電圧を出力するための直流電圧出力手段と、

前記直流電圧入力手段と前記直流電圧出力手段との間に接続され且つ直流電圧を オン'オフするための少なくとも 1つの主スィッチを含んでいる変換回路と、 オン ·オフ制御するための制御信号を前記主スィッチに供給するために前記主スイツ チの制御端子に接続されている主スィッチ制御回路と、

前記変換回路と前記直流電圧出力手段との間に接続された同期整流半導体スイツ チと、

前記同期整流半導体スィッチに並列に接続された内蔵又は個別のダイオードと、 前記主スィッチのオン'オフ状態を示す信号に基づいて前記同期整流半導体スイツ チの導通許容期間か否かを検出するために、前記同期整流半導体スィッチと前記変 換回路と前記主スィッチ制御回路とのいずれか 1つに接続された導通許容期間検出 手段と、

前記同期整流半導体スィッチのオン期間を決定するためのオン期間決定用コンデン サと、

前記主スィッチのオン ·オフ状態に対応させて前記オン期間決定用コンデンサを充 電及び放電させるために前記オン期間決定用コンデンサ及び前記変換回路に接続 された充放電回路と、

前記導通許容期間検出手段に接続された第 1の端子と前記オン期間決定用コンデ ンサに接続された第 2の端子と前記同期整流半導体スィッチの制御端子に接続され た出力端子とを有し、且つ前記オン期間決定用コンデンサの電圧が所定電圧値より も高いか否かを判定する機能、前記オン期間決定用コンデンサの電圧が所定電圧 値を横切る時点によって前記同期整流半導体スィッチのオン終了時点を決定する機 能、及び前記オン期間決定用コンデンサの電圧が所定電圧値よりも高いか否かの判 定結果と前記導通許容期間検出手段の出力とに基づ!、て前記同期整流半導体スィ ツチのオン期間を決定して前記同期整流半導体スィッチの制御信号を出力する機能 を有している論理回路手段と を備えて ヽることを特徴とするスイッチング電源装置。

[2] 前記導通許容期間検出手段は、前記主スィッチのオン期間に第 1の電圧レベルと なり、前記主スィッチのオフ期間に第 2の電圧レベルとなるスィッチ状態信号を前記 同期整流半導体スィッチの導通許容期間検出信号として出力するものであることを 特徴とする請求項 1記載のスイッチング電源装置。

[3] 前記導通許容期間検出手段は、前記同期整流半導体スィッチの主端子間電圧又 は前記主スィッチの制御信号又は前記主スィッチの電圧を検出する電圧検出手段 であることを特徴とする請求項 1記載のスイッチング電源装置。

[4] 前記充放電回路は、前記主スィッチのオン期間に前記オン期間決定用コンデンサを 充電し、前記主スィッチのオフ期間に前記オン期間決定用コンデンサを放電させるも のであることを特徴とする請求項 1記載のスイッチング電源装置。

[5] 前記充放電回路は、前記同期整流半導体スィッチの第 1の主端子と前記オン期間 決定用コンデンサの一端との間に接続された抵抗 (R1)で有り、前記オン期間決定 用コンデンサの他端は前記同期整流半導体スィッチの第 2の主端子に接続されてい ることを特徴とする請求項 1記載のスイッチング電源装置。

[6] 前記充放電回路は、更に、前記オン期間決定コンデンサに並列に接続された充放 抵抗 (R2)を有して ヽることを特徴とする請求項 5記載のスイッチング電源装置。

[7] 前記充放電回路は、更に、前記同期整流半導体スィッチの第 1の主端子と前記オン 期間決定用コンデンサの一端との間に接続された抵抗 (R1)に対して直列に接続さ れたダイオード (D1)を有して ヽることを特徴とする請求項 6記載のスイッチング電源

[8] 前記充放電回路は、前記同期整流半導体スィッチの第 1の主端子と前記オン期間 決定用コンデンサの一端との間に接続された第 1のダイオード (D1)と第 1の抵抗 (R 1)との直列回路力 成る充電回路と、前記オン期間決定用コンデンサの一端と前記 同期整流半導体スィッチの第 1の主端子との間に接続された第 2のダイオード (D2) と第 2の抵抗 (R2' )との直列回路力も成る放電回路とを有し、

前記オン期間決定用コンデンサの他端は前記同期整流半導体スィッチの第 2の主 端子に接続されていることを特徴とする請求項 1記載のスイッチング電源装置。

[9] 前記直流電圧入力手段は対の直流電源端子（la, lb)から成り、

前記変換回路は、更に、前記主スィッチに直列に接続されたインダクタンス手段（6 又は 6a)を有し、

前記主スィッチは前記インダクタンス手段（6又は 6a)を介して前記対の直流電源端 子の一方（la)に接続された一方の主端子と前記対の直流電源端子の他方（lb)に 接続された他方の主端子と前記主スィッチ制御回路に接続された制御端子とを有し 前記導通許容期間検出手段は前記主スィッチの前記制御信号を検出するために前 記主スィッチ制御回路に接続された導体（ 21 a)であり、

前記充放電回路は、前記主スィッチの前記制御信号を検出する導体 (21a)と前記 オン期間決定用コンデンサの一端との間に接続された整流ダイオード (D1)と充電抵 抗 (R1)との直列回路力 成る充電回路と、前記オン期間決定用コンデンサに並列 に接続された放電回路 (R2)とから成り、

前記オン期間決定用コンデンサの他端は前記主スィッチの前記他方の主端子に接 続されていることを特徴とする請求項 1記載のスイッチング電源装置。

[10] 前記直流電圧入力手段は対の直流電源端子（la, lb)から成り、

前記変換回路は、更に、前記主スィッチに直列に接続されたインダクタンス手段（6 又は 6a)を有し、

前記主スィッチは前記インダクタンス手段（6又は 6a)を介して前記対の直流電源端 子の一方（la)に接続された一方の主端子と前記対の直流電源端子の他方（lb)に 接続された他方の主端子と前記主スィッチ制御回路に接続された制御端子とを有し 前記導通許容期間検出手段は前記主スィッチの前記制御信号を検出するために前 記主スィッチ制御回路に接続された導体（ 21 a)であり、

前記充放電回路は、前記主スィッチの前記一方の主端子と前記オン期間決定用コ ンデンサの一端との間に接続された第 1の整流ダイオード (D1)と充電抵抗 (R1)との 直列回路力 成る充電回路と、前記制御用コンデンサの一端と前記主スィッチの前 記一方の主端子との間に接続された第 2の整流ダイオード (D2)と放電抵抗 (R2 ' )と の直列回路力 成る放電回路とからなることを特徴とする請求項 1記載のスィッチン

[11] 更に、前記論理回路手段と前記同期整流半導体スィッチの制御端子との間に接続 され電気的絶縁手段 (23)を含む信号伝送路を有して!/ヽることを特徴とする請求項 1 記載のスイッチング電源装置。

[12] 前記論理回路手段は、

前記オン期間決定用コンデンサの電圧が所定電圧値よりも高い時に第 1の電圧値と なり、前記オン期間決定用コンデンサの電圧が前記所定電圧値よりも低い時に第 2 の電圧値となるように前記オン期間決定用コンデンサの電圧を波形整形する機能を 有して前記オン期間決定用コンデンサに接続されて!、る第 1の回路と、

前記第 1の回路に接続された第 1の入力端子と前記導通許容期間検出手段に接 続された第 2の入力端子と前記同期整流半導体スィッチの制御端子に接続された出 力端子とを有し、且つ前記第 1の回路の出力が前記第 1の電圧値を示し且つ前記導 通許容期間検出手段の出力が前記主スィッチのオフを示している時に前記同期整 流半導体スィッチをオン制御する機能を有している第 2の回路と

力 成ることを特徴とする請求項 1記載のスイッチング電源装置。

[13] 前記第 1の回路は前記所定電圧値として機能する所定のしき!/、値を有して 、る NO T回路（10)又は 2つの入力端子の両方が前記オン期間決定用コンデンサに接続さ れた NOR回路（10a)であることを特徴とする請求項 12記載のスイッチング電源装置

[14] 前記第 1の回路は、前記所定電圧値として所定の基準電圧を与える基準電圧源 (4 2)と、一方の入力端子が前記オン期間決定用コンデンサに接続され、他方の入力端 子が前記基準電圧源 (42)に接続された比較器 (41)とから成ることを特徴とする請 求項 12記載のスイッチング電源装置。

[15] 前記第 2の回路は NOR回路 ( 12)又は入力反転手段を伴った AND回路（ 12a)か ら成ることを特徴とする請求項 12記載のスイッチング電源装置。

[16] 前記論理回路手段は、

前記導通許容期間検出手段に接続された否定回路（ 12b)と、 前記オン期間決定用コンデンサに接続された第 1の入力端子と前記否定回路（12b) に接続された第 2の入力端子と前記同期整流半導体スィッチの制御端子に接続され た出力端子とを有し、且つ所定のしきい値を有している論理積回路（10b)と 力 成ることを特徴とする請求項 1記載のスイッチング電源装置。

[17] 更に、前記同期整流半導体スィッチのオン期間を制限するためのオン期間制限用 コンデンサ（C2)と、

前記オン期間制限用コンデンサ（C2)に充電電流を供給し、前記主スィッチのオフ 期間に前記オン期間制限用コンデンサ (C2)を放電させるために前記オン期間制限 用コンデンサ (C2)に接続されたオン期間制限用充放電回路 (30)と、

前記オン期間制限用コンデンサ (C2)の電圧を 2値信号に波形整形するために前 記オン期間制限用コンデンサ (C2)に接続され、且つオン期間制限用基準電圧値（ Vth2)を有し、且つ前記オン期間制限用コンデンサ (C2)の電圧が前記オン期間制 限用基準電圧値 (Vth2)よりも高い時に第 1の電圧値を出力し、前記オン期間制限 用コンデンサの電圧が前記オン期間制限用基準電圧値 (_Vth2)よりも低い時に第 2 の電圧値を出力する機能を有し、前記主スィッチのオン期間が正常範囲の時には前 記第 1の電圧値を出力し、前記主スィッチのオン期間が正常範囲よりも長くなつた時 には前記第 2の電圧値を出力するように前記制限用基準電圧値 (Vth2)が設定され ているオン期間制限用波形整形回路 (31)と、

前記オン期間制限用波形整形回路 (31)と前記オン期間決定用コンデンサとの間 に接続された強制放電回路形成手段 (32)と

を備えていることを特徴とする請求項 1記載のスイッチング電源装置。

[18] 前記強制放電回路形成手段は、前記オン期間制限用波形整形回路と前記オン期 間決定用コンデンサの一端との間に接続されたダイオード（32)であり、このダイォー ド (32)は前記オン期間制限用波形整形回路 (31)の出力が前記第 1の電圧値を示 している時に導通する方向性を有していることを特徴とする請求項 17記載のスィッチ ング電源装置。

[19] 前記強制放電回路形成手段は、更に、前記ダイオード（32)に直列に接続され且 つ前記ダイオード（32)と逆の方向'性を有して!/ヽる定電圧ダイオード（33)を備えて!/ヽ ることを特徴とする請求項 13記載のスイッチング電源装置。