JP2000023456A - 同期整流型ｄｃ−ｄｃコンバータ - Google Patents
同期整流型ｄｃ−ｄｃコンバータInfo
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- JP2000023456A JP2000023456A JP10190515A JP19051598A JP2000023456A JP 2000023456 A JP2000023456 A JP 2000023456A JP 10190515 A JP10190515 A JP 10190515A JP 19051598 A JP19051598 A JP 19051598A JP 2000023456 A JP2000023456 A JP 2000023456A
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Abstract
(57)【要約】
【課題】 同期整流型ＤＣ−ＤＣコンバータの軽負荷時
又は無負荷時等における同期整流回路のドライブ損失を
略ゼロにして効率を向上する。 【解決手段】 本発明による同期整流型ＤＣ−ＤＣコン
バータでは、負荷１６が軽負荷状態又は無負荷状態で電
流検出用抵抗２２の検出電圧ＶAが基準電源２３の基準
電圧ＶR2未満のときは、比較回路２６の出力信号により
同期整流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整流
用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aにより整流動
作が行われる。負荷１６が通常状態となり、電流検出用
抵抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2
以上になると、比較回路２６の出力信号により同期整流
用ＭＯＳ-ＦＥＴ４がオン・オフ制御され整流動作が行
われる。これにより、軽負荷時又は無負荷時等において
同期整流用ＭＯＳ-ＦＥＴ４が動作しないので、同期整
流回路におけるドライブ損失を略ゼロにして効率を向上
できる。
又は無負荷時等における同期整流回路のドライブ損失を
略ゼロにして効率を向上する。 【解決手段】 本発明による同期整流型ＤＣ−ＤＣコン
バータでは、負荷１６が軽負荷状態又は無負荷状態で電
流検出用抵抗２２の検出電圧ＶAが基準電源２３の基準
電圧ＶR2未満のときは、比較回路２６の出力信号により
同期整流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整流
用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aにより整流動
作が行われる。負荷１６が通常状態となり、電流検出用
抵抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2
以上になると、比較回路２６の出力信号により同期整流
用ＭＯＳ-ＦＥＴ４がオン・オフ制御され整流動作が行
われる。これにより、軽負荷時又は無負荷時等において
同期整流用ＭＯＳ-ＦＥＴ４が動作しないので、同期整
流回路におけるドライブ損失を略ゼロにして効率を向上
できる。
Description
【０００１】
【発明の属する技術分野】本発明は同期整流型ＤＣ−Ｄ
Ｃコンバータ、特に軽負荷時又は無負荷時等における同
期整流回路のドライブ損失を略ゼロにして効率の改善を
図った同期整流型ＤＣ−ＤＣコンバータに関するもので
ある。
Ｃコンバータ、特に軽負荷時又は無負荷時等における同
期整流回路のドライブ損失を略ゼロにして効率の改善を
図った同期整流型ＤＣ−ＤＣコンバータに関するもので
ある。
【０００２】
【従来の技術】低出力電圧のＤＣ−ＤＣコンバータの出
力整流回路には従来から一般にショットキ・バリア・ダ
イオード（ＳＢＤ）等のダイオード整流器が使用されて
いるが、ダイオード整流器の順方向電圧降下のために導
通時の電力損失が大きくなり、効率低下の原因となって
いる。このため、出力整流回路に導通時の電気抵抗が低
くかつ順方向電圧降下のないＭＯＳ-ＦＥＴ等のスイッ
チング素子を同期整流器として使用して、効率の改善を
図った同期整流型ＤＣ−ＤＣコンバータが提案されてい
る。例えば、図４に示す同期整流型ＤＣ−ＤＣコンバー
タは、バッテリ又はコンデンサ入力型整流回路等の直流
電源１と、直流電源１の両端に直列接続されたトランス
２の１次巻線２a及び主スイッチング素子としてのＭＯ
Ｓ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁
気結合される２次巻線２bと直列に接続された同期整流
用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ
４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-
ＦＥＴ４の直列接続回路の両端に接続された平滑回路と
しての平滑コンデンサ５とを備えている。トランス２の
２次巻線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のドレ
イン端子との間には抵抗６、７及びダイオード８が直列
に接続され、トランス２の２次巻線２bの上端と同期整
流用ＭＯＳ-ＦＥＴ４のソース端子との間には抵抗９、
１０及びダイオード１１が直列に接続されている。ま
た、抵抗７及びダイオード８の接続点と同期整流用ＭＯ
Ｓ-ＦＥＴ４のソース端子との間には抵抗１２が接続さ
れている。抵抗６、７の接続点の電圧Ｖ1及び抵抗９、
１０の接続点の電圧Ｖ2はそれぞれコンパレータ１３の
反転入力端子及び非反転入力端子に入力されて比較さ
れ、コンパレータ１３の比較出力端子からパルス信号Ｖ
3が出力される。コンパレータ１３の出力信号Ｖ3はドラ
イブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲ
ート端子に同期整流制御信号ＶG2として付与され、同期
整流用ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即
ち、抵抗６、７、９、１０、１２及びダイオード８、１
１及びコンパレータ１３及びドライブ回路１４は同期整
流用ＭＯＳ-ＦＥＴ４の同期整流制御回路１５を構成す
る。
力整流回路には従来から一般にショットキ・バリア・ダ
イオード（ＳＢＤ）等のダイオード整流器が使用されて
いるが、ダイオード整流器の順方向電圧降下のために導
通時の電力損失が大きくなり、効率低下の原因となって
いる。このため、出力整流回路に導通時の電気抵抗が低
くかつ順方向電圧降下のないＭＯＳ-ＦＥＴ等のスイッ
チング素子を同期整流器として使用して、効率の改善を
図った同期整流型ＤＣ−ＤＣコンバータが提案されてい
る。例えば、図４に示す同期整流型ＤＣ−ＤＣコンバー
タは、バッテリ又はコンデンサ入力型整流回路等の直流
電源１と、直流電源１の両端に直列接続されたトランス
２の１次巻線２a及び主スイッチング素子としてのＭＯ
Ｓ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁
気結合される２次巻線２bと直列に接続された同期整流
用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ
４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-
ＦＥＴ４の直列接続回路の両端に接続された平滑回路と
しての平滑コンデンサ５とを備えている。トランス２の
２次巻線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のドレ
イン端子との間には抵抗６、７及びダイオード８が直列
に接続され、トランス２の２次巻線２bの上端と同期整
流用ＭＯＳ-ＦＥＴ４のソース端子との間には抵抗９、
１０及びダイオード１１が直列に接続されている。ま
た、抵抗７及びダイオード８の接続点と同期整流用ＭＯ
Ｓ-ＦＥＴ４のソース端子との間には抵抗１２が接続さ
れている。抵抗６、７の接続点の電圧Ｖ1及び抵抗９、
１０の接続点の電圧Ｖ2はそれぞれコンパレータ１３の
反転入力端子及び非反転入力端子に入力されて比較さ
れ、コンパレータ１３の比較出力端子からパルス信号Ｖ
3が出力される。コンパレータ１３の出力信号Ｖ3はドラ
イブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲ
ート端子に同期整流制御信号ＶG2として付与され、同期
整流用ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即
ち、抵抗６、７、９、１０、１２及びダイオード８、１
１及びコンパレータ１３及びドライブ回路１４は同期整
流用ＭＯＳ-ＦＥＴ４の同期整流制御回路１５を構成す
る。
【０００３】また、平滑コンデンサ５の両端とＭＯＳ-
ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の
両端に接続される負荷１６に供給される直流出力電圧Ｖ
Oに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御
パルス信号ＶG1のパルス幅を制御することによりＭＯＳ
-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路
１７が設けられている。定電圧制御回路１７は、出力電
圧値を規定する基準電圧ＶR1を発生する基準電源１８
と、直流出力電圧ＶO及び基準電源１８の基準電圧ＶR1
を比較してその差分に応じた電圧を出力する誤差増幅器
１９と、誤差増幅器１９の出力により駆動される発光部
２０a及び発光部２０aの光出力に応じて自身に流れる電
流を制御する受光部２０bからなるフォトカプラ２０
と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パル
ス信号ＶG1のパルス幅をフォトカプラ２０の受光部２０
bに流れる電流に応じて制御するＰＷＭ変調回路２１と
から構成されている。ＰＷＭ変調回路２１は、フォトカ
プラ２０の発光部２０aの光出力が増加して受光部２０b
に流れる電流が増加し、受光部２０bのコレクタ−エミ
ッタ間の電圧が低下するときに制御パルス信号ＶG1のパ
ルス幅を狭める動作をし、フォトカプラ２０の発光部２
０aの光出力が減少して受光部２０bに流れる電流が減少
し、受光部２０bのコレクタ−エミッタ間の電圧が上昇
するときに制御パルス信号ＶG1のパルス幅を広げる動作
をする。
ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の
両端に接続される負荷１６に供給される直流出力電圧Ｖ
Oに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御
パルス信号ＶG1のパルス幅を制御することによりＭＯＳ
-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路
１７が設けられている。定電圧制御回路１７は、出力電
圧値を規定する基準電圧ＶR1を発生する基準電源１８
と、直流出力電圧ＶO及び基準電源１８の基準電圧ＶR1
を比較してその差分に応じた電圧を出力する誤差増幅器
１９と、誤差増幅器１９の出力により駆動される発光部
２０a及び発光部２０aの光出力に応じて自身に流れる電
流を制御する受光部２０bからなるフォトカプラ２０
と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パル
ス信号ＶG1のパルス幅をフォトカプラ２０の受光部２０
bに流れる電流に応じて制御するＰＷＭ変調回路２１と
から構成されている。ＰＷＭ変調回路２１は、フォトカ
プラ２０の発光部２０aの光出力が増加して受光部２０b
に流れる電流が増加し、受光部２０bのコレクタ−エミ
ッタ間の電圧が低下するときに制御パルス信号ＶG1のパ
ルス幅を狭める動作をし、フォトカプラ２０の発光部２
０aの光出力が減少して受光部２０bに流れる電流が減少
し、受光部２０bのコレクタ−エミッタ間の電圧が上昇
するときに制御パルス信号ＶG1のパルス幅を広げる動作
をする。
【０００４】図４に示す同期整流型ＤＣ−ＤＣコンバー
タの主回路の動作は次の通りである。定電圧制御回路１
７内のＰＷＭ変調回路２１から制御パルス信号ＶG1が付
与され、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態にな
ると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧Ｖ
DS1が直流電源１の直流入力電圧Ｅに略等しくなる。こ
のとき、トランス２の２次巻線２bに逆起電力が発生し
て２次側回路に電流Ｉ1が流れ、電流Ｉ1の最大値からＶ
S／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bの
インダクタンス）の比率で徐々に減少して行く。２次側
回路に流れる電流Ｉ1により、同期整流制御回路１５内
の抵抗６、７及び抵抗９、１０のそれぞれの接続点に電
圧Ｖ1、Ｖ2が発生し、これらの電圧Ｖ1、Ｖ2がコンパレ
ータ１３の反転入力端子及び非反転入力端子にそれぞれ
入力される。このときの電圧Ｖ1、Ｖ2の関係はＶ1＜Ｖ2
であるので、コンパレータ１３からドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与
される同期整流制御信号ＶG 2は高レベルとなる。これに
より、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、
トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ
４及び平滑コンデンサ５を介して負荷１６に直流出力が
供給される。２次側回路に流れる電流Ｉ1が略０とな
り、コンパレータ１３の反転入力端子及び非反転入力端
子にそれぞれ入力される電圧Ｖ1、Ｖ2の関係がＶ1＞Ｖ2
になると、コンパレータ１３からドライブ回路１４を介
して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与さ
れる同期整流制御信号ＶG2が高レベルから低レベルとな
る。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状
態からオフ状態となり、同期整流用ＭＯＳ-ＦＥＴ４の
オン期間中に充電された平滑コンデンサ５の電荷が負荷
１６に供給される。また、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３
がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３の
ドレイン−ソース間の電圧ＶDS1が略０Ｖとなり、直流
電源１からトランス２にエネルギが蓄積される。
タの主回路の動作は次の通りである。定電圧制御回路１
７内のＰＷＭ変調回路２１から制御パルス信号ＶG1が付
与され、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態にな
ると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧Ｖ
DS1が直流電源１の直流入力電圧Ｅに略等しくなる。こ
のとき、トランス２の２次巻線２bに逆起電力が発生し
て２次側回路に電流Ｉ1が流れ、電流Ｉ1の最大値からＶ
S／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bの
インダクタンス）の比率で徐々に減少して行く。２次側
回路に流れる電流Ｉ1により、同期整流制御回路１５内
の抵抗６、７及び抵抗９、１０のそれぞれの接続点に電
圧Ｖ1、Ｖ2が発生し、これらの電圧Ｖ1、Ｖ2がコンパレ
ータ１３の反転入力端子及び非反転入力端子にそれぞれ
入力される。このときの電圧Ｖ1、Ｖ2の関係はＶ1＜Ｖ2
であるので、コンパレータ１３からドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与
される同期整流制御信号ＶG 2は高レベルとなる。これに
より、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、
トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ
４及び平滑コンデンサ５を介して負荷１６に直流出力が
供給される。２次側回路に流れる電流Ｉ1が略０とな
り、コンパレータ１３の反転入力端子及び非反転入力端
子にそれぞれ入力される電圧Ｖ1、Ｖ2の関係がＶ1＞Ｖ2
になると、コンパレータ１３からドライブ回路１４を介
して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与さ
れる同期整流制御信号ＶG2が高レベルから低レベルとな
る。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状
態からオフ状態となり、同期整流用ＭＯＳ-ＦＥＴ４の
オン期間中に充電された平滑コンデンサ５の電荷が負荷
１６に供給される。また、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３
がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３の
ドレイン−ソース間の電圧ＶDS1が略０Ｖとなり、直流
電源１からトランス２にエネルギが蓄積される。
【０００５】また、図４に示す同期整流型ＤＣ−ＤＣコ
ンバータの定電圧制御動作は次の通りである。例えば、
負荷１６が軽負荷状態となり直流出力電圧ＶOが上昇す
ると、誤差増幅器１９の出力電圧が増加してフォトカプ
ラ２０の発光部２０aの光出力が増加する。これに従っ
て、フォトカプラ２０の受光部２０bに流れる電流が増
加し、受光部２０bのコレクタ−エミッタ間の電圧が低
下する。これにより、ＰＷＭ変調回路２１からＭＯＳ-
ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が
短くなるので直流出力電圧ＶOが低下する。前記とは逆
に、負荷１６が過負荷状態となり直流出力電圧ＶOが低
下すると、誤差増幅器１９の出力電圧が減少してフォト
カプラ２０の発光部２０aの光出力が減少する。これに
従って、フォトカプラ２０の受光部２０bに流れる電流
が減少し、受光部２０bのコレクタ−エミッタ間の電圧
が上昇する。これにより、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期
間が長くなるので直流出力電圧ＶOが上昇する。以上の
動作により、図４に示す同期整流型ＤＣ−ＤＣコンバー
タの直流出力電圧ＶOが一定値に制御され、負荷１６に
定電圧の直流出力が供給される。
ンバータの定電圧制御動作は次の通りである。例えば、
負荷１６が軽負荷状態となり直流出力電圧ＶOが上昇す
ると、誤差増幅器１９の出力電圧が増加してフォトカプ
ラ２０の発光部２０aの光出力が増加する。これに従っ
て、フォトカプラ２０の受光部２０bに流れる電流が増
加し、受光部２０bのコレクタ−エミッタ間の電圧が低
下する。これにより、ＰＷＭ変調回路２１からＭＯＳ-
ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が
短くなるので直流出力電圧ＶOが低下する。前記とは逆
に、負荷１６が過負荷状態となり直流出力電圧ＶOが低
下すると、誤差増幅器１９の出力電圧が減少してフォト
カプラ２０の発光部２０aの光出力が減少する。これに
従って、フォトカプラ２０の受光部２０bに流れる電流
が減少し、受光部２０bのコレクタ−エミッタ間の電圧
が上昇する。これにより、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期
間が長くなるので直流出力電圧ＶOが上昇する。以上の
動作により、図４に示す同期整流型ＤＣ−ＤＣコンバー
タの直流出力電圧ＶOが一定値に制御され、負荷１６に
定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】ところで、図４に示す
従来の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-
ＦＥＴ３のオン・オフ動作に同期して同期整流用ＭＯＳ
-ＦＥＴ４をオフ又はオンさせることにより２次側回路
の整流動作を行うため、同期整流用ＭＯＳ-ＦＥＴ４の
オン・オフ動作によるスイッチング損失とドライブ回路
１４での電力損失を合わせたドライブ損失が発生する。
例えば、共振型ＤＣ−ＤＣコンバータのような１次側の
スイッチング素子のスイッチング周波数を増加（減少）
させて負荷に供給する直流出力電圧を低下（上昇）させ
る出力制御方式のＤＣ−ＤＣコンバータにおいて２次側
回路を図４と同様な同期整流回路とした場合、軽負荷時
又は無負荷時等において１次側のスイッチング素子のス
イッチング周波数が更に増加してオン・オフ動作が頻繁
に行われるため、同期整流回路を構成する同期整流用ス
イッチング素子のスイッチング損失とドライブ回路での
電力損失を合わせたドライブ損失も更に増加する。この
ため、負荷待機時等において同期整流回路のドライブ損
失が極めて大きくなる問題点が発生する。したがって、
図４に示す同期整流型ＤＣ−ＤＣコンバータについても
前記と同様に、軽負荷時又は無負荷時等においてＭＯＳ
-ＦＥＴ３のオン・オフ動作に同期して同期整流用ＭＯ
Ｓ-ＦＥＴ４が頻繁にオフ又はオンされるので、同期整
流用ＭＯＳ-ＦＥＴ４のスイッチング損失とドライブ回
路１４での電力損失を合わせたドライブ損失が発生し、
効率が著しく低下する欠点があった。
従来の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-
ＦＥＴ３のオン・オフ動作に同期して同期整流用ＭＯＳ
-ＦＥＴ４をオフ又はオンさせることにより２次側回路
の整流動作を行うため、同期整流用ＭＯＳ-ＦＥＴ４の
オン・オフ動作によるスイッチング損失とドライブ回路
１４での電力損失を合わせたドライブ損失が発生する。
例えば、共振型ＤＣ−ＤＣコンバータのような１次側の
スイッチング素子のスイッチング周波数を増加（減少）
させて負荷に供給する直流出力電圧を低下（上昇）させ
る出力制御方式のＤＣ−ＤＣコンバータにおいて２次側
回路を図４と同様な同期整流回路とした場合、軽負荷時
又は無負荷時等において１次側のスイッチング素子のス
イッチング周波数が更に増加してオン・オフ動作が頻繁
に行われるため、同期整流回路を構成する同期整流用ス
イッチング素子のスイッチング損失とドライブ回路での
電力損失を合わせたドライブ損失も更に増加する。この
ため、負荷待機時等において同期整流回路のドライブ損
失が極めて大きくなる問題点が発生する。したがって、
図４に示す同期整流型ＤＣ−ＤＣコンバータについても
前記と同様に、軽負荷時又は無負荷時等においてＭＯＳ
-ＦＥＴ３のオン・オフ動作に同期して同期整流用ＭＯ
Ｓ-ＦＥＴ４が頻繁にオフ又はオンされるので、同期整
流用ＭＯＳ-ＦＥＴ４のスイッチング損失とドライブ回
路１４での電力損失を合わせたドライブ損失が発生し、
効率が著しく低下する欠点があった。
【０００７】そこで、本発明は軽負荷時又は無負荷時等
における同期整流回路のドライブ損失を略ゼロにして効
率を向上できる同期整流型ＤＣ−ＤＣコンバータを提供
することを目的とする。
における同期整流回路のドライブ損失を略ゼロにして効
率を向上できる同期整流型ＤＣ−ＤＣコンバータを提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明による同期整流型
ＤＣ−ＤＣコンバータは、直流電源の両端に直列に接続
されたトランスの１次巻線及び主スイッチング素子と、
前記トランスの２次巻線と直列に接続された同期整流用
スイッチング素子と、前記２次巻線及び前記同期整流用
スイッチング素子の直列回路の両端に接続された平滑回
路とを備え、前記主スイッチング素子のオン・オフ動作
により前記同期整流用スイッチング素子に流れる電流の
電圧降下を検出しかつ該検出値に応じて前記同期整流用
スイッチング素子をオン・オフ制御すると共に、前記平
滑回路の出力電圧に応じて前記主スイッチング素子をオ
ン・オフ制御することにより、前記トランスの２次巻線
から前記平滑回路を介して負荷に定電圧の直流出力を供
給する。この同期整流型ＤＣ−ＤＣコンバータでは、前
記同期整流用スイッチング素子と並列に接続される整流
素子と、前記負荷に流れる電流を該電流に対応する電圧
として検出する出力電流検出手段と、該出力電流検出手
段の検出電圧が基準値未満のときは前記同期整流用スイ
ッチング素子をオフ状態としかつ前記出力電流検出手段
の検出電圧が前記基準値以上のときに前記同期整流用ス
イッチング素子をオン・オフ制御する比較手段とを備
え、前記出力電流検出手段の検出電圧が基準値未満のと
きは前記整流素子を介して整流動作を行い、前記出力電
流検出手段の検出電圧が前記基準値以上のときに前記同
期整流用スイッチング素子のオン・オフ動作により前記
整流動作を行う。軽負荷時又は無負荷時等で負荷に流れ
る電流が極めて少なく、出力電流検出手段の検出電圧が
基準値未満のときは、比較手段により同期整流用スイッ
チング素子がオフ状態となり、同期整流用スイッチング
素子と並列に接続された整流素子により整流動作が行わ
れる。そして、出力電流検出手段の検出電圧が基準値以
上になると、比較手段により同期整流用スイッチング素
子がオン・オフ制御され整流動作が行われる。これによ
り、軽負荷時又は無負荷時等で出力電流検出手段の検出
電圧が基準値未満のときは同期整流用スイッチング素子
が動作しないため、同期整流用スイッチング素子のドラ
イブ損失が略ゼロとなる。また、このときに整流素子に
流れる電流は極僅かであるため、整流素子の順方向電圧
降下による電力損失は極めて少ない。したがって、軽負
荷時又は無負荷時等において同期整流回路のドライブ損
失を略ゼロにして効率を向上することができる。本発明
の実施形態では、前記整流素子が前記同期整流用スイッ
チング素子に内蔵されている。この場合は、同期整流用
スイッチング素子と並列に整流素子を外付けする必要が
ないので、部品点数を削減できる。
ＤＣ−ＤＣコンバータは、直流電源の両端に直列に接続
されたトランスの１次巻線及び主スイッチング素子と、
前記トランスの２次巻線と直列に接続された同期整流用
スイッチング素子と、前記２次巻線及び前記同期整流用
スイッチング素子の直列回路の両端に接続された平滑回
路とを備え、前記主スイッチング素子のオン・オフ動作
により前記同期整流用スイッチング素子に流れる電流の
電圧降下を検出しかつ該検出値に応じて前記同期整流用
スイッチング素子をオン・オフ制御すると共に、前記平
滑回路の出力電圧に応じて前記主スイッチング素子をオ
ン・オフ制御することにより、前記トランスの２次巻線
から前記平滑回路を介して負荷に定電圧の直流出力を供
給する。この同期整流型ＤＣ−ＤＣコンバータでは、前
記同期整流用スイッチング素子と並列に接続される整流
素子と、前記負荷に流れる電流を該電流に対応する電圧
として検出する出力電流検出手段と、該出力電流検出手
段の検出電圧が基準値未満のときは前記同期整流用スイ
ッチング素子をオフ状態としかつ前記出力電流検出手段
の検出電圧が前記基準値以上のときに前記同期整流用ス
イッチング素子をオン・オフ制御する比較手段とを備
え、前記出力電流検出手段の検出電圧が基準値未満のと
きは前記整流素子を介して整流動作を行い、前記出力電
流検出手段の検出電圧が前記基準値以上のときに前記同
期整流用スイッチング素子のオン・オフ動作により前記
整流動作を行う。軽負荷時又は無負荷時等で負荷に流れ
る電流が極めて少なく、出力電流検出手段の検出電圧が
基準値未満のときは、比較手段により同期整流用スイッ
チング素子がオフ状態となり、同期整流用スイッチング
素子と並列に接続された整流素子により整流動作が行わ
れる。そして、出力電流検出手段の検出電圧が基準値以
上になると、比較手段により同期整流用スイッチング素
子がオン・オフ制御され整流動作が行われる。これによ
り、軽負荷時又は無負荷時等で出力電流検出手段の検出
電圧が基準値未満のときは同期整流用スイッチング素子
が動作しないため、同期整流用スイッチング素子のドラ
イブ損失が略ゼロとなる。また、このときに整流素子に
流れる電流は極僅かであるため、整流素子の順方向電圧
降下による電力損失は極めて少ない。したがって、軽負
荷時又は無負荷時等において同期整流回路のドライブ損
失を略ゼロにして効率を向上することができる。本発明
の実施形態では、前記整流素子が前記同期整流用スイッ
チング素子に内蔵されている。この場合は、同期整流用
スイッチング素子と並列に整流素子を外付けする必要が
ないので、部品点数を削減できる。
【０００９】
【発明の実施の形態】以下、本発明による同期整流型Ｄ
Ｃ−ＤＣコンバータの一実施形態を図１に基づいて説明
する。但し、図１では図４に示す箇所と同一の部分には
同一の符号を付し、その説明を省略する。本実施形態の
同期整流型ＤＣ−ＤＣコンバータは、図１に示すよう
に、負荷１６に流れる出力電流ＩOを出力電流ＩOに対応
する電圧ＶAとして検出する出力電流検出手段としての
電流検出用抵抗２２を図４に示す平滑コンデンサ５と負
荷１６との間に接続し、負荷１６に流れる出力電流ＩO
に対応する電圧ＶAの基準値を規定する基準電圧ＶR2を
発生する基準電源２３と、電流検出用抵抗２２の検出電
圧ＶAを基準電源２３の基準電圧ＶR2と比較して電流検
出用抵抗２２の検出電圧ＶAが基準電圧ＶR2以上となる
ときに高レベル信号ＶBを出力するコンパレータ２４
と、コンパレータ１３の比較出力信号Ｖ3及びコンパレ
ータ２４の比較出力信号ＶBの論理積信号Ｖ4をドライブ
回路１４に出力するＡＮＤゲート２５とから成る比較手
段としての比較回路２６を図４に示す同期整流制御回路
１５内に追加し、図４に示す同期整流用ＭＯＳ-ＦＥＴ
４のドレイン−ソース端子間に並列に接続される整流素
子として同期整流用ＭＯＳ-ＦＥＴ４内に存在する寄生
ダイオード４aを使用したものである。その他の回路構
成は、図４に示す同期整流型ＤＣ−ＤＣコンバータと略
同一である。
Ｃ−ＤＣコンバータの一実施形態を図１に基づいて説明
する。但し、図１では図４に示す箇所と同一の部分には
同一の符号を付し、その説明を省略する。本実施形態の
同期整流型ＤＣ−ＤＣコンバータは、図１に示すよう
に、負荷１６に流れる出力電流ＩOを出力電流ＩOに対応
する電圧ＶAとして検出する出力電流検出手段としての
電流検出用抵抗２２を図４に示す平滑コンデンサ５と負
荷１６との間に接続し、負荷１６に流れる出力電流ＩO
に対応する電圧ＶAの基準値を規定する基準電圧ＶR2を
発生する基準電源２３と、電流検出用抵抗２２の検出電
圧ＶAを基準電源２３の基準電圧ＶR2と比較して電流検
出用抵抗２２の検出電圧ＶAが基準電圧ＶR2以上となる
ときに高レベル信号ＶBを出力するコンパレータ２４
と、コンパレータ１３の比較出力信号Ｖ3及びコンパレ
ータ２４の比較出力信号ＶBの論理積信号Ｖ4をドライブ
回路１４に出力するＡＮＤゲート２５とから成る比較手
段としての比較回路２６を図４に示す同期整流制御回路
１５内に追加し、図４に示す同期整流用ＭＯＳ-ＦＥＴ
４のドレイン−ソース端子間に並列に接続される整流素
子として同期整流用ＭＯＳ-ＦＥＴ４内に存在する寄生
ダイオード４aを使用したものである。その他の回路構
成は、図４に示す同期整流型ＤＣ−ＤＣコンバータと略
同一である。
【００１０】次に、図１に示す同期整流型ＤＣ−ＤＣコ
ンバータの主回路の動作について説明する。負荷１６が
軽負荷状態又は無負荷状態となり、負荷１６に流れる電
流Ｉ Oが減少すると、電流検出用抵抗２２により検出さ
れる電圧ＶAが低下する。電流検出用抵抗２２の検出電
圧ＶAは比較回路２６内のコンパレータ２４の非反転入
力端子に入力され、これと同時に反転入力端子に入力さ
れる基準電源２３の基準電圧ＶR2と比較される。このと
きの電流検出用抵抗２２の検出電圧ＶAは基準電源２３
の基準電圧ＶR2よりも低いため、コンパレータ２４の比
較出力端子から出力される信号ＶBは低レベルとなる。
コンパレータ２４からの低レベル信号ＶBはコンパレー
タ１３の比較出力信号Ｖ3と共にＡＮＤゲート２５に入
力され、これらの論理積信号Ｖ4がＡＮＤゲート２５か
らドライブ回路１４に出力される。このとき、ＡＮＤゲ
ート２５から出力される論理積信号Ｖ4は低レベルとな
るから、同期整流制御回路１５からドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与
される同期整流制御信号ＶG2は低レベルとなる。したが
って、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、
このときの２次側回路の整流動作は同期整流用ＭＯＳ-
ＦＥＴ４内の寄生ダイオード４aを介して行われる。負
荷１６が通常状態となり、電流検出用抵抗２２により検
出される電圧ＶAが基準電源２３の基準電圧ＶR2以上に
なると、コンパレータ２４の比較出力端子から出力され
る信号ＶBが高レベルとなる。この高レベル信号ＶBはコ
ンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲート
２５に入力され、これらの論理積信号Ｖ4がＡＮＤゲー
ト２５からドライブ回路１４に出力される。このとき、
ＡＮＤゲート２４から出力される論理積信号Ｖ4はコン
パレータ１３からの比較出力信号Ｖ3に等しくなるか
ら、同期整流制御回路１５からドライブ回路１４を介し
て同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に同期整流
制御信号ＶG2が付与され、同期整流用ＭＯＳ-ＦＥＴ４
がオン・オフ制御される。したがって、このときの２次
側回路の整流動作は先述の図４の場合と略同様に同期整
流用ＭＯＳ-ＦＥＴ４のオン・オフ動作により行われ
る。なお、図１に示す同期整流型ＤＣ−ＤＣコンバータ
の定電圧制御動作は先述の図４に示す場合と略同様であ
るので説明は省略する。
ンバータの主回路の動作について説明する。負荷１６が
軽負荷状態又は無負荷状態となり、負荷１６に流れる電
流Ｉ Oが減少すると、電流検出用抵抗２２により検出さ
れる電圧ＶAが低下する。電流検出用抵抗２２の検出電
圧ＶAは比較回路２６内のコンパレータ２４の非反転入
力端子に入力され、これと同時に反転入力端子に入力さ
れる基準電源２３の基準電圧ＶR2と比較される。このと
きの電流検出用抵抗２２の検出電圧ＶAは基準電源２３
の基準電圧ＶR2よりも低いため、コンパレータ２４の比
較出力端子から出力される信号ＶBは低レベルとなる。
コンパレータ２４からの低レベル信号ＶBはコンパレー
タ１３の比較出力信号Ｖ3と共にＡＮＤゲート２５に入
力され、これらの論理積信号Ｖ4がＡＮＤゲート２５か
らドライブ回路１４に出力される。このとき、ＡＮＤゲ
ート２５から出力される論理積信号Ｖ4は低レベルとな
るから、同期整流制御回路１５からドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与
される同期整流制御信号ＶG2は低レベルとなる。したが
って、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、
このときの２次側回路の整流動作は同期整流用ＭＯＳ-
ＦＥＴ４内の寄生ダイオード４aを介して行われる。負
荷１６が通常状態となり、電流検出用抵抗２２により検
出される電圧ＶAが基準電源２３の基準電圧ＶR2以上に
なると、コンパレータ２４の比較出力端子から出力され
る信号ＶBが高レベルとなる。この高レベル信号ＶBはコ
ンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲート
２５に入力され、これらの論理積信号Ｖ4がＡＮＤゲー
ト２５からドライブ回路１４に出力される。このとき、
ＡＮＤゲート２４から出力される論理積信号Ｖ4はコン
パレータ１３からの比較出力信号Ｖ3に等しくなるか
ら、同期整流制御回路１５からドライブ回路１４を介し
て同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に同期整流
制御信号ＶG2が付与され、同期整流用ＭＯＳ-ＦＥＴ４
がオン・オフ制御される。したがって、このときの２次
側回路の整流動作は先述の図４の場合と略同様に同期整
流用ＭＯＳ-ＦＥＴ４のオン・オフ動作により行われ
る。なお、図１に示す同期整流型ＤＣ−ＤＣコンバータ
の定電圧制御動作は先述の図４に示す場合と略同様であ
るので説明は省略する。
【００１１】本実施形態の同期整流型ＤＣ−ＤＣコンバ
ータでは、負荷１６が軽負荷状態又は無負荷状態で負荷
１６に流れる出力電流ＩOが極めて少なく、電流検出用
抵抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2
より低いときは、比較回路２６の出力信号により同期整
流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整流用ＭＯ
Ｓ-ＦＥＴ４内の寄生ダイオード４aにより整流動作が行
われる。負荷１６が通常状態となり、電流検出用抵抗２
２の検出電圧ＶAが基準電源２３の基準電圧ＶR 2以上に
なると、比較回路２６の出力信号により同期整流用ＭＯ
Ｓ-ＦＥＴ４がオン・オフ制御され整流動作が行われ
る。これにより、軽負荷時又は無負荷時等で電流検出用
抵抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2
より低いときは同期整流用ＭＯＳ-ＦＥＴ４が動作しな
いため、同期整流用ＭＯＳ-ＦＥＴ４のスイッチング損
失とドライブ回路１４における電力損失を合わせたドラ
イブ損失は略ゼロとなる。また、このときに同期整流用
ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aに流れる電流は
極僅かであるため、寄生ダイオード４aの順方向電圧降
下による電力損失は極めて少ない。したがって、軽負荷
時又は無負荷時等において同期整流回路のドライブ損失
を略ゼロにして効率を向上することができる。更に、本
実施形態では、同期整流用ＭＯＳ-ＦＥＴ４のドレイン
−ソース端子間に並列に接続される整流素子として同期
整流用ＭＯＳ-ＦＥＴ４に内蔵された寄生ダイオード４a
を使用したので、同期整流用ＭＯＳ-ＦＥＴ４のドレイ
ン−ソース端子間に整流ダイオード等を外付けする必要
がなく、そのため部品点数を削減できる利点がある。
ータでは、負荷１６が軽負荷状態又は無負荷状態で負荷
１６に流れる出力電流ＩOが極めて少なく、電流検出用
抵抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2
より低いときは、比較回路２６の出力信号により同期整
流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整流用ＭＯ
Ｓ-ＦＥＴ４内の寄生ダイオード４aにより整流動作が行
われる。負荷１６が通常状態となり、電流検出用抵抗２
２の検出電圧ＶAが基準電源２３の基準電圧ＶR 2以上に
なると、比較回路２６の出力信号により同期整流用ＭＯ
Ｓ-ＦＥＴ４がオン・オフ制御され整流動作が行われ
る。これにより、軽負荷時又は無負荷時等で電流検出用
抵抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2
より低いときは同期整流用ＭＯＳ-ＦＥＴ４が動作しな
いため、同期整流用ＭＯＳ-ＦＥＴ４のスイッチング損
失とドライブ回路１４における電力損失を合わせたドラ
イブ損失は略ゼロとなる。また、このときに同期整流用
ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aに流れる電流は
極僅かであるため、寄生ダイオード４aの順方向電圧降
下による電力損失は極めて少ない。したがって、軽負荷
時又は無負荷時等において同期整流回路のドライブ損失
を略ゼロにして効率を向上することができる。更に、本
実施形態では、同期整流用ＭＯＳ-ＦＥＴ４のドレイン
−ソース端子間に並列に接続される整流素子として同期
整流用ＭＯＳ-ＦＥＴ４に内蔵された寄生ダイオード４a
を使用したので、同期整流用ＭＯＳ-ＦＥＴ４のドレイ
ン−ソース端子間に整流ダイオード等を外付けする必要
がなく、そのため部品点数を削減できる利点がある。
【００１２】図１に示す実施形態の同期整流型ＤＣ−Ｄ
Ｃコンバータは変更が可能である。例えば、図２に示す
実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に
示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパ
レータ２４の比較出力端子を直列抵抗２７を介してコン
パレータ１３の反転入力端子に接続し、コンパレータ２
４の非反転入力端子に基準電源２３を接続し、コンパレ
ータ２４の反転入力端子と平滑コンデンサ５の一端とを
接続してＡＮＤゲート２５を省略したものである。即
ち、図２に示す実施形態では、基準電源２３及びコンパ
レータ２４及び直列抵抗２７により比較回路２６が構成
されている。その他の回路構成は、図１に示す同期整流
型ＤＣ−ＤＣコンバータと略同一である。
Ｃコンバータは変更が可能である。例えば、図２に示す
実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に
示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパ
レータ２４の比較出力端子を直列抵抗２７を介してコン
パレータ１３の反転入力端子に接続し、コンパレータ２
４の非反転入力端子に基準電源２３を接続し、コンパレ
ータ２４の反転入力端子と平滑コンデンサ５の一端とを
接続してＡＮＤゲート２５を省略したものである。即
ち、図２に示す実施形態では、基準電源２３及びコンパ
レータ２４及び直列抵抗２７により比較回路２６が構成
されている。その他の回路構成は、図１に示す同期整流
型ＤＣ−ＤＣコンバータと略同一である。
【００１３】図２に示す同期整流型ＤＣ−ＤＣコンバー
タでは、負荷１６が軽負荷状態又は無負荷状態で負荷１
６に流れる出力電流ＩOが極めて少なく、電流検出用抵
抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2よ
り低いときは、比較回路２６内のコンパレータ２４から
高レベル信号ＶBが出力され、直列抵抗２７を介してコ
ンパレータ１３の反転入力端子に入力される。このと
き、コンパレータ１３から出力される信号Ｖ3が低レベ
ルとなるので、ドライブ回路１４を介して同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2は低レベルとなる。このため、同期整流用ＭＯ
Ｓ-ＦＥＴ４はオフ状態であり、このときの２次側回路
の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイ
オード４aを介して行われる。負荷１６が通常状態とな
り、電流検出用抵抗２２の検出電圧Ｖ Aが基準電源２３
の基準電圧ＶR2以上になると、比較回路２６内のコンパ
レータ２４から低レベル信号ＶBが出力される。このと
き、コンパレータ１３の反転入力端子に抵抗６、７の接
続点の電圧Ｖ1が入力されると共にコンパレータ２４か
ら直列抵抗２７を介して低レベル信号ＶBが入力され、
非反転入力端子に抵抗９、１０の接続点の電圧Ｖ2が入
力されるので、コンパレータ１３の比較出力端子から先
述の図４の場合と略同様の信号Ｖ3が出力される。この
ため、ドライブ回路１４を介して同期整流用ＭＯＳ-Ｆ
ＥＴ４のゲート端子に図４の場合と略同様の同期整流制
御信号ＶG2が付与されて同期整流用ＭＯＳ-ＦＥＴ４が
オン・オフ制御され、２次側回路の整流動作が行われ
る。したがって、図２に示す実施形態の同期整流型ＤＣ
−ＤＣコンバータにおいても図１に示す場合と略同様の
効果が得られる。特に、図２に示す実施形態ではＡＮＤ
ゲート等の論理回路が不要となるので、図１に示す実施
形態に比較して部品コストを低減できる利点がある。
タでは、負荷１６が軽負荷状態又は無負荷状態で負荷１
６に流れる出力電流ＩOが極めて少なく、電流検出用抵
抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2よ
り低いときは、比較回路２６内のコンパレータ２４から
高レベル信号ＶBが出力され、直列抵抗２７を介してコ
ンパレータ１３の反転入力端子に入力される。このと
き、コンパレータ１３から出力される信号Ｖ3が低レベ
ルとなるので、ドライブ回路１４を介して同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2は低レベルとなる。このため、同期整流用ＭＯ
Ｓ-ＦＥＴ４はオフ状態であり、このときの２次側回路
の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイ
オード４aを介して行われる。負荷１６が通常状態とな
り、電流検出用抵抗２２の検出電圧Ｖ Aが基準電源２３
の基準電圧ＶR2以上になると、比較回路２６内のコンパ
レータ２４から低レベル信号ＶBが出力される。このと
き、コンパレータ１３の反転入力端子に抵抗６、７の接
続点の電圧Ｖ1が入力されると共にコンパレータ２４か
ら直列抵抗２７を介して低レベル信号ＶBが入力され、
非反転入力端子に抵抗９、１０の接続点の電圧Ｖ2が入
力されるので、コンパレータ１３の比較出力端子から先
述の図４の場合と略同様の信号Ｖ3が出力される。この
ため、ドライブ回路１４を介して同期整流用ＭＯＳ-Ｆ
ＥＴ４のゲート端子に図４の場合と略同様の同期整流制
御信号ＶG2が付与されて同期整流用ＭＯＳ-ＦＥＴ４が
オン・オフ制御され、２次側回路の整流動作が行われ
る。したがって、図２に示す実施形態の同期整流型ＤＣ
−ＤＣコンバータにおいても図１に示す場合と略同様の
効果が得られる。特に、図２に示す実施形態ではＡＮＤ
ゲート等の論理回路が不要となるので、図１に示す実施
形態に比較して部品コストを低減できる利点がある。
【００１４】また、図３に示す実施形態の同期整流型Ｄ
Ｃ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−Ｄ
Ｃコンバータにおいて、コンパレータ２４の比較出力端
子を直列抵抗２７を介してトランジスタ２８のベース端
子に接続し、トランジスタ２８のエミッタ端子を同期整
流用ＭＯＳ-ＦＥＴ４のソース端子と平滑コンデンサ５
との接続点に接続し、トランジスタ２８のコレクタ端子
をコンパレータ１３の比較出力端子に接続し、コンパレ
ータ２４の非反転入力端子に基準電源２３を接続し、コ
ンパレータ２４の反転入力端子と平滑コンデンサ５の一
端とを接続してＡＮＤゲート２５を省略したものであ
る。即ち、図３に示す実施形態では、基準電源２３及び
コンパレータ２４及び直列抵抗２７及びトランジスタ２
８により比較回路２６が構成されている。その他の回路
構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと
略同一である。
Ｃ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−Ｄ
Ｃコンバータにおいて、コンパレータ２４の比較出力端
子を直列抵抗２７を介してトランジスタ２８のベース端
子に接続し、トランジスタ２８のエミッタ端子を同期整
流用ＭＯＳ-ＦＥＴ４のソース端子と平滑コンデンサ５
との接続点に接続し、トランジスタ２８のコレクタ端子
をコンパレータ１３の比較出力端子に接続し、コンパレ
ータ２４の非反転入力端子に基準電源２３を接続し、コ
ンパレータ２４の反転入力端子と平滑コンデンサ５の一
端とを接続してＡＮＤゲート２５を省略したものであ
る。即ち、図３に示す実施形態では、基準電源２３及び
コンパレータ２４及び直列抵抗２７及びトランジスタ２
８により比較回路２６が構成されている。その他の回路
構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと
略同一である。
【００１５】図３に示す同期整流型ＤＣ−ＤＣコンバー
タでは、負荷１６が軽負荷状態又は無負荷状態で負荷１
６に流れる出力電流ＩOが極めて少なく、電流検出用抵
抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2よ
り低いときは、コンパレータ２４から直列抵抗２７を介
してトランジスタ２８のベース端子に高レベル信号Ｖ B
が出力される。このとき、トランジスタ２８がオン状態
となり、トランジスタ２８のコレクタ端子からコンパレ
ータ１３の比較出力端子に出力される信号ＶCが低レベ
ルとなるので、ドライブ回路１４を介して同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2は低レベルとなる。このため、同期整流用ＭＯ
Ｓ-ＦＥＴ４はオフ状態であり、このときの２次側回路
の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイ
オード４aを介して行われる。負荷１６が通常状態とな
り、電流検出用抵抗２２の検出電圧ＶAが基準電源２３
の基準電圧ＶR2以上になると、コンパレータ２４から直
列抵抗２７を介してトランジスタ２８のベース端子に低
レベル信号ＶBが出力される。このとき、トランジスタ
２８がオフ状態となるので、トランジスタ２８のコレク
タ端子からは何も出力されない。このため、コンパレー
タ１３の比較出力端子からドライブ回路１４を介して同
期整流用ＭＯＳ-ＦＥＴ４のゲート端子に先述の図４の
場合と略同様の同期整流制御信号ＶG2が付与されて同期
整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、２次側
回路の整流動作が行われる。したがって、図３に示す実
施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図
１に示す場合と略同様の効果が得られる。特に、図３に
示す実施形態ではＡＮＤゲート等の論理回路が不要とな
るので、図２に示す実施形態と同様に図１に示す実施形
態に比較して部品コストを低減できる利点がある。更
に、図３に示す実施形態では比較回路２６内のトランジ
スタ２８のオン又はオフによりコンパレータ１３の出力
信号Ｖ3を低レベル信号又は通常時と略同様の信号の何
れかに切り替えるので、図２に示す実施形態に比較して
動作が確実である利点がある。
タでは、負荷１６が軽負荷状態又は無負荷状態で負荷１
６に流れる出力電流ＩOが極めて少なく、電流検出用抵
抗２２の検出電圧ＶAが基準電源２３の基準電圧ＶR2よ
り低いときは、コンパレータ２４から直列抵抗２７を介
してトランジスタ２８のベース端子に高レベル信号Ｖ B
が出力される。このとき、トランジスタ２８がオン状態
となり、トランジスタ２８のコレクタ端子からコンパレ
ータ１３の比較出力端子に出力される信号ＶCが低レベ
ルとなるので、ドライブ回路１４を介して同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2は低レベルとなる。このため、同期整流用ＭＯ
Ｓ-ＦＥＴ４はオフ状態であり、このときの２次側回路
の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイ
オード４aを介して行われる。負荷１６が通常状態とな
り、電流検出用抵抗２２の検出電圧ＶAが基準電源２３
の基準電圧ＶR2以上になると、コンパレータ２４から直
列抵抗２７を介してトランジスタ２８のベース端子に低
レベル信号ＶBが出力される。このとき、トランジスタ
２８がオフ状態となるので、トランジスタ２８のコレク
タ端子からは何も出力されない。このため、コンパレー
タ１３の比較出力端子からドライブ回路１４を介して同
期整流用ＭＯＳ-ＦＥＴ４のゲート端子に先述の図４の
場合と略同様の同期整流制御信号ＶG2が付与されて同期
整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、２次側
回路の整流動作が行われる。したがって、図３に示す実
施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図
１に示す場合と略同様の効果が得られる。特に、図３に
示す実施形態ではＡＮＤゲート等の論理回路が不要とな
るので、図２に示す実施形態と同様に図１に示す実施形
態に比較して部品コストを低減できる利点がある。更
に、図３に示す実施形態では比較回路２６内のトランジ
スタ２８のオン又はオフによりコンパレータ１３の出力
信号Ｖ3を低レベル信号又は通常時と略同様の信号の何
れかに切り替えるので、図２に示す実施形態に比較して
動作が確実である利点がある。
【００１６】本発明の実施態様は前記の各実施形態に限
定されず、更に種々の変更が可能である。例えば、上記
の各実施形態では同期整流用ＭＯＳ-ＦＥＴ４のドレイ
ン−ソース端子間に並列に接続される整流素子として同
期整流用ＭＯＳ-ＦＥＴ４に内蔵の寄生ダイオード４aを
使用した形態を示したが、寄生ダイオード４aの効果が
期待できない場合には同期整流用ＭＯＳ-ＦＥＴ４のド
レイン−ソース端子間に通常の整流用ダイオードを並列
に接続すればよい。また、上記の各実施形態では同期整
流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧
制御方式として、制御パルス信号の周波数を一定にして
パルス幅を制御するＰＷＭ（パルス幅変調）方式を採用
したが、制御パルス信号のオン期間を一定にしてオフ期
間を制御するＰＦＭ（パルス周波数変調）方式を採用す
ることも可能である。この場合、上記の実施形態におけ
るＰＷＭ変調回路２１の代わりに、フォトカプラ２０の
発光部２０aの光出力が増加して受光部２０bに流れる電
流が増加し、受光部２０bのコレクタ−エミッタ間の電
圧が低下するときに制御パルス信号出力のオフ期間を広
げる動作をし、フォトカプラ２０の発光部２０aの光出
力が減少して受光部２０bに流れる電流が減少し、受光
部２０bのコレクタ−エミッタ間の電圧が上昇するとき
に制御パルス信号出力のオフ期間を狭める動作をするＰ
ＦＭ変調回路を使用すればよい。更に、上記の各実施形
態ではフライバック型の同期整流型ＤＣ−ＤＣコンバー
タに本発明を適用した形態を示したが、フォワード型又
は共振型の同期整流型ＤＣ−ＤＣコンバータにも本発明
を適用することが可能である。
定されず、更に種々の変更が可能である。例えば、上記
の各実施形態では同期整流用ＭＯＳ-ＦＥＴ４のドレイ
ン−ソース端子間に並列に接続される整流素子として同
期整流用ＭＯＳ-ＦＥＴ４に内蔵の寄生ダイオード４aを
使用した形態を示したが、寄生ダイオード４aの効果が
期待できない場合には同期整流用ＭＯＳ-ＦＥＴ４のド
レイン−ソース端子間に通常の整流用ダイオードを並列
に接続すればよい。また、上記の各実施形態では同期整
流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧
制御方式として、制御パルス信号の周波数を一定にして
パルス幅を制御するＰＷＭ（パルス幅変調）方式を採用
したが、制御パルス信号のオン期間を一定にしてオフ期
間を制御するＰＦＭ（パルス周波数変調）方式を採用す
ることも可能である。この場合、上記の実施形態におけ
るＰＷＭ変調回路２１の代わりに、フォトカプラ２０の
発光部２０aの光出力が増加して受光部２０bに流れる電
流が増加し、受光部２０bのコレクタ−エミッタ間の電
圧が低下するときに制御パルス信号出力のオフ期間を広
げる動作をし、フォトカプラ２０の発光部２０aの光出
力が減少して受光部２０bに流れる電流が減少し、受光
部２０bのコレクタ−エミッタ間の電圧が上昇するとき
に制御パルス信号出力のオフ期間を狭める動作をするＰ
ＦＭ変調回路を使用すればよい。更に、上記の各実施形
態ではフライバック型の同期整流型ＤＣ−ＤＣコンバー
タに本発明を適用した形態を示したが、フォワード型又
は共振型の同期整流型ＤＣ−ＤＣコンバータにも本発明
を適用することが可能である。
【００１７】
【発明の効果】本発明によれば、軽負荷時又は無負荷時
等において同期整流用スイッチング素子がオフ状態とな
るので、軽負荷時又は無負荷時等における同期整流回路
のドライブ損失を略ゼロにすることができる。したがっ
て、負荷待機時（例えば、プリンタ装置の印刷待機時
等）において同期整流回路のドライブ損失を略ゼロにし
て同期整流型ＤＣ−ＤＣコンバータの変換効率を著しく
向上することが可能となる。特に、共振型のＤＣ−ＤＣ
コンバータのように負荷が軽くなるとスイッチング周波
数が増加する出力制御方式のＤＣ−ＤＣコンバータに適
用した場合には、本発明の効果が顕著である。
等において同期整流用スイッチング素子がオフ状態とな
るので、軽負荷時又は無負荷時等における同期整流回路
のドライブ損失を略ゼロにすることができる。したがっ
て、負荷待機時（例えば、プリンタ装置の印刷待機時
等）において同期整流回路のドライブ損失を略ゼロにし
て同期整流型ＤＣ−ＤＣコンバータの変換効率を著しく
向上することが可能となる。特に、共振型のＤＣ−ＤＣ
コンバータのように負荷が軽くなるとスイッチング周波
数が増加する出力制御方式のＤＣ−ＤＣコンバータに適
用した場合には、本発明の効果が顕著である。
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバー
タの一実施形態を示す電気回路図
タの一実施形態を示す電気回路図
【図２】 図１の変更実施形態を示す電気回路図
【図３】 図１のもう一つの変更実施形態を示す電気回
路図
路図
【図４】 従来の同期整流型ＤＣ−ＤＣコンバータを示
す電気回路図
す電気回路図
１．．．直流電源、２．．．トランス、２a．．．１次
巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主
スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥ
Ｔ（同期整流用スイッチング素子）、４a．．．寄生ダ
イオード（整流素子）、５．．．平滑コンデンサ（平滑
回路）、６，７．．．抵抗、８．．．ダイオード、９，
１０．．．抵抗、１１．．．ダイオード、１２．．．抵
抗、１３．．．コンパレータ、１４．．．ドライブ回
路、１５．．．同期整流制御回路、１６．．．負荷、１
７．．．定電圧制御回路、１８．．．基準電源、１
９．．．誤差増幅器、２０．．．フォトカプラ、２０
a．．．発光部、２０b．．．受光部、２１．．．ＰＷＭ
変調回路、２２．．．電流検出用抵抗（出力電流検出手
段）、２３．．．基準電源、２４．．．コンパレータ、
２５．．．ＡＮＤゲート、２６．．．比較回路（比較手
段）、２７．．．直列抵抗、２８．．．トランジスタ
巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主
スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥ
Ｔ（同期整流用スイッチング素子）、４a．．．寄生ダ
イオード（整流素子）、５．．．平滑コンデンサ（平滑
回路）、６，７．．．抵抗、８．．．ダイオード、９，
１０．．．抵抗、１１．．．ダイオード、１２．．．抵
抗、１３．．．コンパレータ、１４．．．ドライブ回
路、１５．．．同期整流制御回路、１６．．．負荷、１
７．．．定電圧制御回路、１８．．．基準電源、１
９．．．誤差増幅器、２０．．．フォトカプラ、２０
a．．．発光部、２０b．．．受光部、２１．．．ＰＷＭ
変調回路、２２．．．電流検出用抵抗（出力電流検出手
段）、２３．．．基準電源、２４．．．コンパレータ、
２５．．．ＡＮＤゲート、２６．．．比較回路（比較手
段）、２７．．．直列抵抗、２８．．．トランジスタ
Claims (2)
- 【請求項１】 直流電源の両端に直列に接続されたトラ
ンスの１次巻線及び主スイッチング素子と、前記トラン
スの２次巻線と直列に接続された同期整流用スイッチン
グ素子と、前記２次巻線及び前記同期整流用スイッチン
グ素子の直列回路の両端に接続された平滑回路とを備
え、前記主スイッチング素子のオン・オフ動作により前
記同期整流用スイッチング素子に流れる電流の電圧降下
を検出しかつ該検出値に応じて前記同期整流用スイッチ
ング素子をオン・オフ制御すると共に、前記平滑回路の
出力電圧に応じて前記主スイッチング素子をオン・オフ
制御することにより、前記トランスの２次巻線から前記
平滑回路を介して負荷に定電圧の直流出力を供給する同
期整流型ＤＣ−ＤＣコンバータにおいて、 前記同期整流用スイッチング素子と並列に接続される整
流素子と、前記負荷に流れる電流を該電流に対応する電
圧として検出する出力電流検出手段と、該出力電流検出
手段の検出電圧が基準値未満のときは前記同期整流用ス
イッチング素子をオフ状態としかつ前記出力電流検出手
段の検出電圧が前記基準値以上のときに前記同期整流用
スイッチング素子をオン・オフ制御する比較手段とを備
え、前記出力電流検出手段の検出電圧が基準値未満のと
きは前記整流素子を介して整流動作を行い、前記出力電
流検出手段の検出電圧が前記基準値以上のときに前記同
期整流用スイッチング素子のオン・オフ動作により前記
整流動作を行うことを特徴とする同期整流型ＤＣ−ＤＣ
コンバータ。 - 【請求項２】 前記整流素子が前記同期整流用スイッチ
ング素子に内蔵された「請求項１」に記載の同期整流型
ＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051598A JP3341825B2 (ja) | 1998-07-06 | 1998-07-06 | 同期整流型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051598A JP3341825B2 (ja) | 1998-07-06 | 1998-07-06 | 同期整流型ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000023456A true JP2000023456A (ja) | 2000-01-21 |
| JP3341825B2 JP3341825B2 (ja) | 2002-11-05 |
Family
ID=16259383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051598A Expired - Fee Related JP3341825B2 (ja) | 1998-07-06 | 1998-07-06 | 同期整流型ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341825B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711035B2 (en) | 2001-03-23 | 2004-03-23 | Densei-Lambda Kabushiki Kaisha | Switching power supply |
| WO2005034324A1 (ja) * | 2003-09-30 | 2005-04-14 | Sanken Electric Co., Ltd. | スイッチング電源装置 |
| JP2006353095A (ja) * | 2006-07-31 | 2006-12-28 | Fujitsu Ltd | 電源装置及びその制御回路並びに制御方法 |
| JP2009273329A (ja) * | 2008-05-12 | 2009-11-19 | Mitsumi Electric Co Ltd | スイッチング電源装置 |
| JP2010166729A (ja) * | 2009-01-16 | 2010-07-29 | Nichicon Corp | スイッチング電源装置 |
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| JP2011103717A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | 共振型コンバータ |
| JP2011152030A (ja) * | 2009-12-21 | 2011-08-04 | Canon Inc | 電源装置及び画像形成装置 |
| JP2012070559A (ja) * | 2010-09-24 | 2012-04-05 | Denso Corp | 車両用回転電機 |
| JP2012120399A (ja) * | 2010-12-03 | 2012-06-21 | Tamura Seisakusho Co Ltd | スイッチング電源装置 |
| US8767424B2 (en) | 2007-12-20 | 2014-07-01 | Panasonic Corporation | Power conversion apparatus which performs power conversion with synchronous rectification |
| JP2014138501A (ja) * | 2013-01-17 | 2014-07-28 | Canon Inc | 電源装置及び画像形成装置 |
-
1998
- 1998-07-06 JP JP19051598A patent/JP3341825B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100420136C (zh) * | 2003-09-30 | 2008-09-17 | 三垦电气株式会社 | 开关电源装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3341825B2 (ja) | 2002-11-05 |
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