JP4210803B2 - 同期整流型ｄｃ−ｄｃコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は同期整流型ＤＣ−ＤＣコンバータ、特に同期整流用スイッチング素子を最適に制御して効率の向上を図った同期整流型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
低出力電圧のＤＣ−ＤＣコンバータの出力整流回路には従来から一般にショットキ・バリア・ダイオード（ＳＢＤ）等のダイオード整流器が使用されているが、ダイオード整流器のオフセット電圧のために導通時の電力損失が大きくなり、効率低下の原因となっている。このため、出力整流回路に導通時の電気抵抗が低くかつオフセット電圧のないＭＯＳ-ＦＥＴ等のスイッチング素子を同期整流器として使用して、効率の改善を図った同期整流型ＤＣ−ＤＣコンバータが提案されている。例えば、図３に示す同期整流型ＤＣ−ＤＣコンバータは、バッテリ又はコンデンサ入力型整流回路等の直流電源１と、直流電源１の両端に直列接続されたトランス２の１次巻線２a及び主スイッチング素子としてのＭＯＳ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁気結合される２次巻線２bと直列に接続された同期整流用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-ＦＥＴ４の直列回路の両端に接続された平滑回路としての平滑コンデンサ５とを備えている。図３において、４aは同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース間に存在する寄生ダイオードを示し、等価的に同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される。トランス２の２次巻線２bの両端には抵抗６〜９が接続され、抵抗６、７の接続点がダイオード１０を介して同期整流用ＭＯＳ-ＦＥＴ４のドレイン端子に接続され、抵抗８、９の接続点がダイオード１１を介して同期整流用ＭＯＳ-ＦＥＴ４のソース端子に接続されている。抵抗６、７の接続点の電圧Ｖ1及び抵抗８、９の接続点の電圧Ｖ2はそれぞれコンパレータ１２の反転入力端子及び非反転入力端子に入力されて比較され、コンパレータ１２の比較出力端子からパルス信号が出力される。コンパレータ１２の出力信号はプルアップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に同期整流制御信号ＶG2として付与され、同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗６〜９及びダイオード１０、１１及びコンパレータ１２及びプルアップ用抵抗１３は同期整流用ＭＯＳ-ＦＥＴ４の同期整流制御回路１４を構成する。
【０００３】
また、平滑コンデンサ５の両端とＭＯＳ-ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の両端に接続される負荷１５に供給される直流出力電圧ＶOに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅を制御することによりＭＯＳ-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路１６が設けられている。定電圧制御回路１６は、出力電圧値を規定する基準電圧ＶRを発生する基準電源１７と、直流出力電圧ＶO及び基準電源１７の基準電圧ＶRを比較してその差分に応じた電圧を出力する誤差増幅器１８と、誤差増幅器１８の出力により駆動される発光部１９a及び発光部１９aの光出力に応じて自身に流れる電流を制御する受光部１９bからなるフォトカプラ１９と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅をフォトカプラ１９の受光部１９bに流れる電流に応じて制御するＰＷＭ変調回路２０とから構成されている。ＰＷＭ変調回路２０は、フォトカプラ１９の発光部１９aの光出力が増加して受光部１９bに流れる電流が増加し、受光部１９bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号ＶG1のパルス幅を狭める動作をし、フォトカプラ１９の発光部１９aの光出力が減少して受光部１９bに流れる電流が減少し、受光部１９bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号ＶG1のパルス幅を広げる動作をする。
【０００４】
図３に示す同期整流型ＤＣ−ＤＣコンバータの主回路の動作は次の通りである。定電圧制御回路１６内のＰＷＭ変調回路２０から図４(Ｂ)に示す制御パルス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すように直流電源１の直流入力電圧Ｅに等しくなる。このとき、トランス２の２次巻線２bに逆起電力が発生して同期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが順バイアスされ、２次側回路に図４(Ｃ)に示す電流Ｉ0が流れてその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々に減少して行く。２次側回路に流れる電流Ｉ0により、同期整流制御回路１４内の抵抗６、７及び抵抗８、９のそれぞれの接続点に図４(Ｄ)に示す電圧Ｖ1、Ｖ2が発生し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2において同電位となる。図４(Ｄ)に示す各電圧Ｖ1、Ｖ2は、コンパレータ１２の反転入力端子及び非反転入力端子にそれぞれ入力され、時刻ｔ1においてコンパレータ１２からプルアップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が図４(Ｅ)に示すように高レベルとなる。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデンサ５を介して負荷１５に直流出力が供給される。
時刻ｔ3において、図４(Ｃ)に示すように２次側回路に流れる電流Ｉ0が０になり、コンパレータ１２の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2が図４(Ｄ)に示すようになると、コンパレータ１２からプルアップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が図４(Ｅ)に示すように高レベルから低レベルとなり、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態となる。このとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充電された平滑コンデンサ５の電荷が負荷１５に供給される。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すように直流入力電圧Ｅから減少して行き、時刻ｔ4において図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すように０Ｖとなる。
【０００５】
また、図３に示す同期整流型ＤＣ−ＤＣコンバータの定電圧制御動作は次の通りである。例えば、負荷１５が軽負荷状態となり直流出力電圧ＶOが上昇すると、誤差増幅器１８の出力電圧が増加してフォトカプラ１９の発光部１９aの光出力が増加する。これに従って、フォトカプラ１９の受光部１９bに流れる電流が増加し、受光部１９bのコレクタ−エミッタ間の電圧が低下する。これにより、ＰＷＭ変調回路２０からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が短くなるので直流出力電圧ＶOが低下する。前記とは逆に、負荷１５が過負荷状態となり直流出力電圧ＶOが低下すると、誤差増幅器１８の出力電圧が減少してフォトカプラ１９の発光部１９aの光出力が減少する。これに従って、フォトカプラ１９の受光部１９bに流れる電流が減少し、受光部１９bのコレクタ−エミッタ間の電圧が上昇する。これにより、ＰＷＭ変調回路２０からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期間が長くなるので直流出力電圧ＶOが上昇する。以上の動作により、図３に示す同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOが一定値に制御され、負荷１５に定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】
ところで、図３に示す従来の同期整流型ＤＣ−ＤＣコンバータでは、同期整流用ＭＯＳ-ＦＥＴ４に流れる電流に対応する電圧降下を同期整流制御回路１４内のコンパレータ１２の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の差として検出し、コンパレータ１２からプルアップ用抵抗１３を介して出力される同期整流制御信号ＶG2により同期整流用ＭＯＳ-ＦＥＴ４をオン・オフ制御している。このため、コンパレータ１２の入出力特性が理想的な場合は特に問題ないが、実際に使用されるコンパレータには応答遅れがあるため、同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与する同期整流制御信号ＶG2の立ち上がり及び立ち下がりにそれぞれ遅れ時間ｔ1−ｔ0＝Δｔ1、ｔ3−ｔ2＝Δｔ2が生ずる。同期整流制御信号ＶG2の立ち下がりに遅れ時間Δｔ2が生ずると、２次側回路に流れる電流Ｉ0の極性が反転して２次側から１次側に回生電流が流れるが、この場合はコンパレータ１２の閾値電圧を低く調整することにより比較的容易に解消できる。また、このときに同期整流用ＭＯＳ-ＦＥＴ４に流れる電流値も０に極めて近いため、回生電流による影響は少ない。しかしながら、同期整流制御信号ＶG2の立ち上がりに遅れ時間Δｔ1が生じると、オフ状態にある同期整流用ＭＯＳ-ＦＥＴ４のオン状態に切り換わる時間が遅れ、同期整流方式の効果が最も顕著に表れる２次側回路に流れる電流Ｉ0（図４(Ｃ)）の下がり勾配のピーク部分が無効となる。したがって、同期整流制御回路１４内のコンパレータ１２の応答遅れにより、同期整流用ＭＯＳ-ＦＥＴ４のオン開始の時間が遅れて無効電力を生じ、同期整流型ＤＣ−ＤＣコンバータの効率が低下する欠点があった。
【０００７】
そこで、本発明は同期整流用スイッチング素子を最適に制御して効率を向上できる同期整流型ＤＣ−ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による同期整流型ＤＣ−ＤＣコンバータは、直流電源(1)の両端に直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の２次巻線(2b)に直列に接続されて主スイッチング素子(3)のオン・オフ動作によりオン・オフ制御される同期整流用スイッチング素子(4)と、２次巻線(2b)及び同期整流用スイッチング素子(4)の直列回路の両端に接続された平滑回路(5)とを備え、平滑回路(5)の出力電圧に応じて主スイッチング素子(3)をオン・オフ制御することにより、トランス(2)の２次巻線(2b)から平滑回路を介して負荷(15)に定電圧の直流出力が供給される。この同期整流型ＤＣ−ＤＣコンバータでは、同期整流用スイッチング素子(4)に並列に接続されてトランス(2)の２次巻線(2b)に発生する電圧を検出電圧として検出して、この検出電圧により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)をオフ状態からオン状態に切り換える電圧検出用抵抗(22)と、同期整流用スイッチング素子(4)に流れる電流による電圧降下を検出値として検出して、この検出値により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)をオン状態からオフ状態に切り換えるコンパレータ(12)を設けた同期整流制御回路(14)とが設けられる。
主スイッチング素子(3)のオン・オフ動作によりトランス(2)の２次巻線(2b)に発生する電圧を電圧検出用抵抗(22)により検出し、電圧検出用抵抗(22)の検出電圧により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)がオフ状態からオン状態に切り換えられる。また、同期整流用スイッチング素子(4)がオン状態のときに、コンパレータ(12)は、同期整流用スイッチング素子(4)に流れる電流による電圧降下を検出値として検出して、この検出値により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)がオン状態からオフ状態に切り換えられる。このように、主スイッチング素子(3)のターンオフ時に同期整流用スイッチング素子(4)を瞬時にオン状態に切り換えられるので、同期整流用スイッチング素子(4)のオン開始時間の遅れにより無効電力を発生せずに、同期整流用スイッチング素子(4)を最適に制御して同期整流型ＤＣ−ＤＣコンバータの効率を向上することができる。
【０００９】
本発明の実施形態では、同期整流用スイッチング素子(4)、電圧検出用抵抗(22)及び同期整流制御回路(14)が集積回路体に形成されて、前記トランス(2)の２次巻線(2b)と前記平滑回路(5)との間に接続される。したがって、同期整流用スイッチング素子(4)及び電圧検出用抵抗(22)及び同期整流制御回路(14)をハイブリッドＩＣ（混成集積回路）又はインテリジェントＩＣ（インテリジェント集積回路）等の集積回路体に形成して既存のＤＣ−ＤＣコンバータのトランスの２次巻線と平滑回路との間に接続することにより、高効率の同期整流型ＤＣ−ＤＣコンバータを容易に構成することができる。
【００１０】
【発明の実施の形態】
以下、本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を図１及び図２に基づいて説明する。但し、図１では図３に示す箇所と同一の部分には同一の符号を付し、その説明を省略する。
本実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示すように、図５に示す同期整流型ＤＣ−ＤＣコンバータにおいて、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に電圧検出手段としての電圧検出用抵抗２１、２２を接続し、同期整流制御回路１４内のコンパレータ１２の比較出力端子と同期整流用ＭＯＳ-ＦＥＴ４のゲート端子との間にＮＯＴゲート２３、ダイオード２４、抵抗２５、コンデンサ２６、ＮＯＲゲート２７及びＯＲゲート２８から構成される制御信号形成回路２９を接続し、電圧検出用抵抗２１、２２の接続点を制御信号形成回路２９内のＮＯＲゲート２７の一方の入力端子に接続し、抵抗６、７の接続点の接続先をコンパレータ１２の非反転入力端子に変更し、抵抗８、９の接続点の接続先をコンパレータ１２の反転入力端子に変更したものである。また、本実施形態における同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９は、破線Ａ、Ｂ、Ｃで包囲された部分を３端子とするハイブリッドＩＣ又はインテリジェントＩＣとして形成されている。その他の回路構成は、図３の同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１１】
次に、図１に示す同期整流型ＤＣ−ＤＣコンバータの主回路の動作について説明する。定電圧制御回路１６内のＰＷＭ変調回路２０から図２(Ｂ)に示す制御パルス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に示すように直流電源１の直流入力電圧Ｅに等しくなる。このとき、トランス２の２次巻線２bに逆起電力が発生して同期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが順バイアスされ、２次側回路に図２(Ｃ)に示す電流Ｉ0が流れてその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々に減少して行く。２次側回路に流れる電流Ｉ0により、同期整流制御回路１４内の抵抗６、７及び抵抗８、９のそれぞれの接続点に図２(Ｄ)に示す電圧Ｖ1、Ｖ2が発生し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2において同電位となる。一方、トランス２の２次巻線２bに発生する電圧は、図２(Ｅ)に示す電圧検出用抵抗２１、２２の接続点の電圧Ｖ3として検出される。図２(Ｄ)に示す各電圧Ｖ1、Ｖ2は、コンパレータ１２の非反転入力端子及び反転入力端子にそれぞれ入力され、比較出力端子から図２(Ｆ)に示す時刻ｔ0からΔｔ1＝ｔ1−ｔ0だけ遅れたパルス信号Ｖ4が出力される。コンパレータ１２の比較出力端子から出力されるパルス信号Ｖ4は、制御信号形成回路２９内のＮＯＴゲート２３により反転されて図２(Ｇ)に示す反転パルス信号−Ｖ4となり、更にこの反転パルス信号−Ｖ4はダイオード２４、抵抗２５及びコンデンサ２６により図２(Ｈ)に示すような立ち下がり部分が緩やかな信号Ｖ5となる。図２(Ｈ)に示す信号Ｖ5は図２(Ｅ)に示す電圧Ｖ3と共にＮＯＲゲート２７に入力され、ＮＯＲゲート２７から図２(Ｉ)に示す否定論理和信号Ｖ6が出力される。ＮＯＲゲート２７から出力される否定論理和信号Ｖ6は図２(Ｇ)に示す反転パルス信号−Ｖ4と共にＯＲゲート２８に入力され、ＯＲゲート２８からそれらの論理和信号が出力される。ＯＲゲート２８から出力される論理和信号は、同期整流制御信号ＶG2として同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与され、図２(Ｊ)に示すように時刻ｔ0において高レベルとなる。これにより、時刻ｔ0において同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデンサ５を介して負荷１５に直流出力が供給される。
【００１２】
時刻ｔ3において、図２(Ｃ)に示すように２次側回路に流れる電流Ｉ0が０になり、コンパレータ１２の非反転入力端子及び反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2が図２(Ｄ)に示すようになると、コンパレータ１２から出力されるパルス信号Ｖ4が図２(Ｆ)に示すように低レベルから高レベルとなる。これと同時に、電圧検出用抵抗２１、２２の接続点における電圧Ｖ3が図２(Ｅ)に示すように低レベルから高レベルとなる。このときの反転パルス信号−Ｖ4、ＮＯＲゲート２７に入力される信号Ｖ5及びＮＯＲゲート２７から出力される否定論理和信号Ｖ6の電圧波形をそれぞれ図２(Ｇ)、(Ｈ)及び(Ｉ)に示す。これにより、同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が図２(Ｊ)に示すように高レベルから低レベルとなり、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態となる。このとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充電された平滑コンデンサ５の電荷が負荷１５に供給される。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に示すように直流入力電圧Ｅから減少して行き、時刻ｔ4において図２(Ｂ)に示すようにＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に示すように０Ｖとなる。なお、図１に示す同期整流型ＤＣ−ＤＣコンバータの定電圧制御動作は先述の図３に示す場合と略同様であるので説明は省略する。
【００１３】
図１に示す実施形態の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になるときにトランス２の２次巻線２bに発生する電圧を電圧検出用抵抗２１、２２の接続点に発生する電圧Ｖ3として検出し、この検出信号の電圧レベルが切り替わる時点（ｔ0）で同期整流制御信号ＶG2を低レベルから高レベルにすることにより、同期整流用ＭＯＳ-ＦＥＴ４をオフ状態からオン状態に切り換える。また、同期整流用ＭＯＳ-ＦＥＴ４に流れる電流の電圧降下を同期整流制御回路１４内のコンパレータ１２の非反転入力端子及び反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の差として検出し、これによりコンパレータ１２から出力されるパルス信号（Ｖ4）の電圧レベルが切り替わる時点（ｔ3）で同期整流制御信号ＶG2を高レベルから低レベルにすることにより、同期整流用ＭＯＳ-ＦＥＴ４をオン状態からオフ状態に切り換える。したがって、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になるときに同期整流用ＭＯＳ-ＦＥＴ４を瞬時にオン状態にすることができるので、コンパレータ１２の応答遅れにより無効電力を生じることがなく、同期整流用ＭＯＳ-ＦＥＴ４を最適に制御して同期整流型ＤＣ−ＤＣコンバータの効率を向上することが可能となる。また、同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９を３端子構成のハイブリッドＩＣ又はインテリジェントＩＣとして形成したので、既存のフライバック型ＤＣ−ＤＣコンバータのトランスの２次巻線と平滑コンデンサとの間に組み込むことにより、容易に高効率の同期整流型ＤＣ−ＤＣコンバータを構成することが可能となる。
【００１４】
本発明の実施態様は前記の実施形態に限定されず、種々の変更が可能である。例えば、上記の実施形態では同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧制御方式として、制御パルス信号の周波数を一定にしてパルス幅を制御するＰＷＭ（パルス幅変調）方式を採用したが、制御パルス信号のオン期間を一定にしてオフ期間を制御するＰＦＭ（パルス周波数変調）方式を採用することも可能である。この場合、上記の実施形態におけるＰＷＭ変調回路２０の代わりに、フォトカプラ１９の発光部１９aの光出力が増加して受光部１９bに流れる電流が増加し、受光部１９bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号出力のオフ期間を広げる動作をし、フォトカプラ１９の発光部１９aの光出力が減少して受光部１９bに流れる電流が減少し、受光部１９bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号出力のオフ期間を狭める動作をするＰＦＭ変調回路を使用すればよい。また、上記の実施形態ではフライバック型の同期整流型ＤＣ−ＤＣコンバータに本発明を適用した形態を示したが、フォワード型の同期整流型ＤＣ−ＤＣコンバータにも本発明を適用することが可能である。更に、上記の実施形態では同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９を３端子構成のハイブリッドＩＣ又はインテリジェントＩＣとして形成した形態を示したが、同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９はディスクリート回路としてそれぞれ別個に形成することも可能であることは云うまでもない。
【００１５】
【発明の効果】
本発明によれば、同期整流用スイッチング素子を最適に制御することができるため、同期整流回路の性能を最大限に引き出して同期整流型ＤＣ−ＤＣコンバータの効率を著しく向上することが可能となる。また、同期整流回路を１個のハイブリッドＩＣ又はインテリジェントＩＣとして形成した場合は、容易に既存のＤＣ−ＤＣコンバータに組み込むことができるので、その汎用性は極めて高く、容易に高効率の同期整流型ＤＣ−ＤＣコンバータを構成することが可能となる。
【図面の簡単な説明】
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を示す電気回路図
【図２】 図１の回路の各部の電圧及び電流を示す波形図
【図３】 従来の同期整流型ＤＣ−ＤＣコンバータを示す電気回路図
【図４】 図３の回路の各部の電圧及び電流を示す波形図
【符号の説明】
１．．．直流電源、２．．．トランス、２a．．．１次巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥＴ（同期整流用スイッチング素子）、４a．．．寄生ダイオード、５．．．平滑コンデンサ、６，７，８，９．．．抵抗、１０，１１．．．ダイオード、１２．．．コンパレータ、１３．．．プルアップ用抵抗、１４．．．同期整流制御回路、１５．．．負荷、１６．．．定電圧制御回路、１７．．．基準電源、１８．．．誤差増幅器、１９．．．フォトカプラ、１９a．．．発光部、１９b．．．受光部、２０．．．ＰＷＭ変調回路、２１，２２．．．電圧検出用抵抗（電圧検出手段）、２３．．．ＮＯＴゲート、２４．．．ダイオード、２５．．．抵抗、２６．．．コンデンサ、２７．．．ＮＯＲゲート、２８．．．ＯＲゲート、２９．．．制御信号形成回路
【発明の属する技術分野】
本発明は同期整流型ＤＣ−ＤＣコンバータ、特に同期整流用スイッチング素子を最適に制御して効率の向上を図った同期整流型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
低出力電圧のＤＣ−ＤＣコンバータの出力整流回路には従来から一般にショットキ・バリア・ダイオード（ＳＢＤ）等のダイオード整流器が使用されているが、ダイオード整流器のオフセット電圧のために導通時の電力損失が大きくなり、効率低下の原因となっている。このため、出力整流回路に導通時の電気抵抗が低くかつオフセット電圧のないＭＯＳ-ＦＥＴ等のスイッチング素子を同期整流器として使用して、効率の改善を図った同期整流型ＤＣ−ＤＣコンバータが提案されている。例えば、図３に示す同期整流型ＤＣ−ＤＣコンバータは、バッテリ又はコンデンサ入力型整流回路等の直流電源１と、直流電源１の両端に直列接続されたトランス２の１次巻線２a及び主スイッチング素子としてのＭＯＳ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁気結合される２次巻線２bと直列に接続された同期整流用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-ＦＥＴ４の直列回路の両端に接続された平滑回路としての平滑コンデンサ５とを備えている。図３において、４aは同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース間に存在する寄生ダイオードを示し、等価的に同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される。トランス２の２次巻線２bの両端には抵抗６〜９が接続され、抵抗６、７の接続点がダイオード１０を介して同期整流用ＭＯＳ-ＦＥＴ４のドレイン端子に接続され、抵抗８、９の接続点がダイオード１１を介して同期整流用ＭＯＳ-ＦＥＴ４のソース端子に接続されている。抵抗６、７の接続点の電圧Ｖ1及び抵抗８、９の接続点の電圧Ｖ2はそれぞれコンパレータ１２の反転入力端子及び非反転入力端子に入力されて比較され、コンパレータ１２の比較出力端子からパルス信号が出力される。コンパレータ１２の出力信号はプルアップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に同期整流制御信号ＶG2として付与され、同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗６〜９及びダイオード１０、１１及びコンパレータ１２及びプルアップ用抵抗１３は同期整流用ＭＯＳ-ＦＥＴ４の同期整流制御回路１４を構成する。
【０００３】
また、平滑コンデンサ５の両端とＭＯＳ-ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の両端に接続される負荷１５に供給される直流出力電圧ＶOに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅を制御することによりＭＯＳ-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路１６が設けられている。定電圧制御回路１６は、出力電圧値を規定する基準電圧ＶRを発生する基準電源１７と、直流出力電圧ＶO及び基準電源１７の基準電圧ＶRを比較してその差分に応じた電圧を出力する誤差増幅器１８と、誤差増幅器１８の出力により駆動される発光部１９a及び発光部１９aの光出力に応じて自身に流れる電流を制御する受光部１９bからなるフォトカプラ１９と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅をフォトカプラ１９の受光部１９bに流れる電流に応じて制御するＰＷＭ変調回路２０とから構成されている。ＰＷＭ変調回路２０は、フォトカプラ１９の発光部１９aの光出力が増加して受光部１９bに流れる電流が増加し、受光部１９bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号ＶG1のパルス幅を狭める動作をし、フォトカプラ１９の発光部１９aの光出力が減少して受光部１９bに流れる電流が減少し、受光部１９bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号ＶG1のパルス幅を広げる動作をする。
【０００４】
図３に示す同期整流型ＤＣ−ＤＣコンバータの主回路の動作は次の通りである。定電圧制御回路１６内のＰＷＭ変調回路２０から図４(Ｂ)に示す制御パルス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すように直流電源１の直流入力電圧Ｅに等しくなる。このとき、トランス２の２次巻線２bに逆起電力が発生して同期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが順バイアスされ、２次側回路に図４(Ｃ)に示す電流Ｉ0が流れてその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々に減少して行く。２次側回路に流れる電流Ｉ0により、同期整流制御回路１４内の抵抗６、７及び抵抗８、９のそれぞれの接続点に図４(Ｄ)に示す電圧Ｖ1、Ｖ2が発生し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2において同電位となる。図４(Ｄ)に示す各電圧Ｖ1、Ｖ2は、コンパレータ１２の反転入力端子及び非反転入力端子にそれぞれ入力され、時刻ｔ1においてコンパレータ１２からプルアップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が図４(Ｅ)に示すように高レベルとなる。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデンサ５を介して負荷１５に直流出力が供給される。
時刻ｔ3において、図４(Ｃ)に示すように２次側回路に流れる電流Ｉ0が０になり、コンパレータ１２の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2が図４(Ｄ)に示すようになると、コンパレータ１２からプルアップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が図４(Ｅ)に示すように高レベルから低レベルとなり、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態となる。このとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充電された平滑コンデンサ５の電荷が負荷１５に供給される。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すように直流入力電圧Ｅから減少して行き、時刻ｔ4において図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すように０Ｖとなる。
【０００５】
また、図３に示す同期整流型ＤＣ−ＤＣコンバータの定電圧制御動作は次の通りである。例えば、負荷１５が軽負荷状態となり直流出力電圧ＶOが上昇すると、誤差増幅器１８の出力電圧が増加してフォトカプラ１９の発光部１９aの光出力が増加する。これに従って、フォトカプラ１９の受光部１９bに流れる電流が増加し、受光部１９bのコレクタ−エミッタ間の電圧が低下する。これにより、ＰＷＭ変調回路２０からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が短くなるので直流出力電圧ＶOが低下する。前記とは逆に、負荷１５が過負荷状態となり直流出力電圧ＶOが低下すると、誤差増幅器１８の出力電圧が減少してフォトカプラ１９の発光部１９aの光出力が減少する。これに従って、フォトカプラ１９の受光部１９bに流れる電流が減少し、受光部１９bのコレクタ−エミッタ間の電圧が上昇する。これにより、ＰＷＭ変調回路２０からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期間が長くなるので直流出力電圧ＶOが上昇する。以上の動作により、図３に示す同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOが一定値に制御され、負荷１５に定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】
ところで、図３に示す従来の同期整流型ＤＣ−ＤＣコンバータでは、同期整流用ＭＯＳ-ＦＥＴ４に流れる電流に対応する電圧降下を同期整流制御回路１４内のコンパレータ１２の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の差として検出し、コンパレータ１２からプルアップ用抵抗１３を介して出力される同期整流制御信号ＶG2により同期整流用ＭＯＳ-ＦＥＴ４をオン・オフ制御している。このため、コンパレータ１２の入出力特性が理想的な場合は特に問題ないが、実際に使用されるコンパレータには応答遅れがあるため、同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与する同期整流制御信号ＶG2の立ち上がり及び立ち下がりにそれぞれ遅れ時間ｔ1−ｔ0＝Δｔ1、ｔ3−ｔ2＝Δｔ2が生ずる。同期整流制御信号ＶG2の立ち下がりに遅れ時間Δｔ2が生ずると、２次側回路に流れる電流Ｉ0の極性が反転して２次側から１次側に回生電流が流れるが、この場合はコンパレータ１２の閾値電圧を低く調整することにより比較的容易に解消できる。また、このときに同期整流用ＭＯＳ-ＦＥＴ４に流れる電流値も０に極めて近いため、回生電流による影響は少ない。しかしながら、同期整流制御信号ＶG2の立ち上がりに遅れ時間Δｔ1が生じると、オフ状態にある同期整流用ＭＯＳ-ＦＥＴ４のオン状態に切り換わる時間が遅れ、同期整流方式の効果が最も顕著に表れる２次側回路に流れる電流Ｉ0（図４(Ｃ)）の下がり勾配のピーク部分が無効となる。したがって、同期整流制御回路１４内のコンパレータ１２の応答遅れにより、同期整流用ＭＯＳ-ＦＥＴ４のオン開始の時間が遅れて無効電力を生じ、同期整流型ＤＣ−ＤＣコンバータの効率が低下する欠点があった。
【０００７】
そこで、本発明は同期整流用スイッチング素子を最適に制御して効率を向上できる同期整流型ＤＣ−ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による同期整流型ＤＣ−ＤＣコンバータは、直流電源(1)の両端に直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の２次巻線(2b)に直列に接続されて主スイッチング素子(3)のオン・オフ動作によりオン・オフ制御される同期整流用スイッチング素子(4)と、２次巻線(2b)及び同期整流用スイッチング素子(4)の直列回路の両端に接続された平滑回路(5)とを備え、平滑回路(5)の出力電圧に応じて主スイッチング素子(3)をオン・オフ制御することにより、トランス(2)の２次巻線(2b)から平滑回路を介して負荷(15)に定電圧の直流出力が供給される。この同期整流型ＤＣ−ＤＣコンバータでは、同期整流用スイッチング素子(4)に並列に接続されてトランス(2)の２次巻線(2b)に発生する電圧を検出電圧として検出して、この検出電圧により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)をオフ状態からオン状態に切り換える電圧検出用抵抗(22)と、同期整流用スイッチング素子(4)に流れる電流による電圧降下を検出値として検出して、この検出値により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)をオン状態からオフ状態に切り換えるコンパレータ(12)を設けた同期整流制御回路(14)とが設けられる。
主スイッチング素子(3)のオン・オフ動作によりトランス(2)の２次巻線(2b)に発生する電圧を電圧検出用抵抗(22)により検出し、電圧検出用抵抗(22)の検出電圧により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)がオフ状態からオン状態に切り換えられる。また、同期整流用スイッチング素子(4)がオン状態のときに、コンパレータ(12)は、同期整流用スイッチング素子(4)に流れる電流による電圧降下を検出値として検出して、この検出値により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)がオン状態からオフ状態に切り換えられる。このように、主スイッチング素子(3)のターンオフ時に同期整流用スイッチング素子(4)を瞬時にオン状態に切り換えられるので、同期整流用スイッチング素子(4)のオン開始時間の遅れにより無効電力を発生せずに、同期整流用スイッチング素子(4)を最適に制御して同期整流型ＤＣ−ＤＣコンバータの効率を向上することができる。
【０００９】
本発明の実施形態では、同期整流用スイッチング素子(4)、電圧検出用抵抗(22)及び同期整流制御回路(14)が集積回路体に形成されて、前記トランス(2)の２次巻線(2b)と前記平滑回路(5)との間に接続される。したがって、同期整流用スイッチング素子(4)及び電圧検出用抵抗(22)及び同期整流制御回路(14)をハイブリッドＩＣ（混成集積回路）又はインテリジェントＩＣ（インテリジェント集積回路）等の集積回路体に形成して既存のＤＣ−ＤＣコンバータのトランスの２次巻線と平滑回路との間に接続することにより、高効率の同期整流型ＤＣ−ＤＣコンバータを容易に構成することができる。
【００１０】
【発明の実施の形態】
以下、本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を図１及び図２に基づいて説明する。但し、図１では図３に示す箇所と同一の部分には同一の符号を付し、その説明を省略する。
本実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示すように、図５に示す同期整流型ＤＣ−ＤＣコンバータにおいて、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に電圧検出手段としての電圧検出用抵抗２１、２２を接続し、同期整流制御回路１４内のコンパレータ１２の比較出力端子と同期整流用ＭＯＳ-ＦＥＴ４のゲート端子との間にＮＯＴゲート２３、ダイオード２４、抵抗２５、コンデンサ２６、ＮＯＲゲート２７及びＯＲゲート２８から構成される制御信号形成回路２９を接続し、電圧検出用抵抗２１、２２の接続点を制御信号形成回路２９内のＮＯＲゲート２７の一方の入力端子に接続し、抵抗６、７の接続点の接続先をコンパレータ１２の非反転入力端子に変更し、抵抗８、９の接続点の接続先をコンパレータ１２の反転入力端子に変更したものである。また、本実施形態における同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９は、破線Ａ、Ｂ、Ｃで包囲された部分を３端子とするハイブリッドＩＣ又はインテリジェントＩＣとして形成されている。その他の回路構成は、図３の同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１１】
次に、図１に示す同期整流型ＤＣ−ＤＣコンバータの主回路の動作について説明する。定電圧制御回路１６内のＰＷＭ変調回路２０から図２(Ｂ)に示す制御パルス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に示すように直流電源１の直流入力電圧Ｅに等しくなる。このとき、トランス２の２次巻線２bに逆起電力が発生して同期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが順バイアスされ、２次側回路に図２(Ｃ)に示す電流Ｉ0が流れてその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々に減少して行く。２次側回路に流れる電流Ｉ0により、同期整流制御回路１４内の抵抗６、７及び抵抗８、９のそれぞれの接続点に図２(Ｄ)に示す電圧Ｖ1、Ｖ2が発生し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2において同電位となる。一方、トランス２の２次巻線２bに発生する電圧は、図２(Ｅ)に示す電圧検出用抵抗２１、２２の接続点の電圧Ｖ3として検出される。図２(Ｄ)に示す各電圧Ｖ1、Ｖ2は、コンパレータ１２の非反転入力端子及び反転入力端子にそれぞれ入力され、比較出力端子から図２(Ｆ)に示す時刻ｔ0からΔｔ1＝ｔ1−ｔ0だけ遅れたパルス信号Ｖ4が出力される。コンパレータ１２の比較出力端子から出力されるパルス信号Ｖ4は、制御信号形成回路２９内のＮＯＴゲート２３により反転されて図２(Ｇ)に示す反転パルス信号−Ｖ4となり、更にこの反転パルス信号−Ｖ4はダイオード２４、抵抗２５及びコンデンサ２６により図２(Ｈ)に示すような立ち下がり部分が緩やかな信号Ｖ5となる。図２(Ｈ)に示す信号Ｖ5は図２(Ｅ)に示す電圧Ｖ3と共にＮＯＲゲート２７に入力され、ＮＯＲゲート２７から図２(Ｉ)に示す否定論理和信号Ｖ6が出力される。ＮＯＲゲート２７から出力される否定論理和信号Ｖ6は図２(Ｇ)に示す反転パルス信号−Ｖ4と共にＯＲゲート２８に入力され、ＯＲゲート２８からそれらの論理和信号が出力される。ＯＲゲート２８から出力される論理和信号は、同期整流制御信号ＶG2として同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与され、図２(Ｊ)に示すように時刻ｔ0において高レベルとなる。これにより、時刻ｔ0において同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデンサ５を介して負荷１５に直流出力が供給される。
【００１２】
時刻ｔ3において、図２(Ｃ)に示すように２次側回路に流れる電流Ｉ0が０になり、コンパレータ１２の非反転入力端子及び反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2が図２(Ｄ)に示すようになると、コンパレータ１２から出力されるパルス信号Ｖ4が図２(Ｆ)に示すように低レベルから高レベルとなる。これと同時に、電圧検出用抵抗２１、２２の接続点における電圧Ｖ3が図２(Ｅ)に示すように低レベルから高レベルとなる。このときの反転パルス信号−Ｖ4、ＮＯＲゲート２７に入力される信号Ｖ5及びＮＯＲゲート２７から出力される否定論理和信号Ｖ6の電圧波形をそれぞれ図２(Ｇ)、(Ｈ)及び(Ｉ)に示す。これにより、同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が図２(Ｊ)に示すように高レベルから低レベルとなり、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態となる。このとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充電された平滑コンデンサ５の電荷が負荷１５に供給される。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に示すように直流入力電圧Ｅから減少して行き、時刻ｔ4において図２(Ｂ)に示すようにＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に示すように０Ｖとなる。なお、図１に示す同期整流型ＤＣ−ＤＣコンバータの定電圧制御動作は先述の図３に示す場合と略同様であるので説明は省略する。
【００１３】
図１に示す実施形態の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になるときにトランス２の２次巻線２bに発生する電圧を電圧検出用抵抗２１、２２の接続点に発生する電圧Ｖ3として検出し、この検出信号の電圧レベルが切り替わる時点（ｔ0）で同期整流制御信号ＶG2を低レベルから高レベルにすることにより、同期整流用ＭＯＳ-ＦＥＴ４をオフ状態からオン状態に切り換える。また、同期整流用ＭＯＳ-ＦＥＴ４に流れる電流の電圧降下を同期整流制御回路１４内のコンパレータ１２の非反転入力端子及び反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の差として検出し、これによりコンパレータ１２から出力されるパルス信号（Ｖ4）の電圧レベルが切り替わる時点（ｔ3）で同期整流制御信号ＶG2を高レベルから低レベルにすることにより、同期整流用ＭＯＳ-ＦＥＴ４をオン状態からオフ状態に切り換える。したがって、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になるときに同期整流用ＭＯＳ-ＦＥＴ４を瞬時にオン状態にすることができるので、コンパレータ１２の応答遅れにより無効電力を生じることがなく、同期整流用ＭＯＳ-ＦＥＴ４を最適に制御して同期整流型ＤＣ−ＤＣコンバータの効率を向上することが可能となる。また、同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９を３端子構成のハイブリッドＩＣ又はインテリジェントＩＣとして形成したので、既存のフライバック型ＤＣ−ＤＣコンバータのトランスの２次巻線と平滑コンデンサとの間に組み込むことにより、容易に高効率の同期整流型ＤＣ−ＤＣコンバータを構成することが可能となる。
【００１４】
本発明の実施態様は前記の実施形態に限定されず、種々の変更が可能である。例えば、上記の実施形態では同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧制御方式として、制御パルス信号の周波数を一定にしてパルス幅を制御するＰＷＭ（パルス幅変調）方式を採用したが、制御パルス信号のオン期間を一定にしてオフ期間を制御するＰＦＭ（パルス周波数変調）方式を採用することも可能である。この場合、上記の実施形態におけるＰＷＭ変調回路２０の代わりに、フォトカプラ１９の発光部１９aの光出力が増加して受光部１９bに流れる電流が増加し、受光部１９bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号出力のオフ期間を広げる動作をし、フォトカプラ１９の発光部１９aの光出力が減少して受光部１９bに流れる電流が減少し、受光部１９bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号出力のオフ期間を狭める動作をするＰＦＭ変調回路を使用すればよい。また、上記の実施形態ではフライバック型の同期整流型ＤＣ−ＤＣコンバータに本発明を適用した形態を示したが、フォワード型の同期整流型ＤＣ−ＤＣコンバータにも本発明を適用することが可能である。更に、上記の実施形態では同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９を３端子構成のハイブリッドＩＣ又はインテリジェントＩＣとして形成した形態を示したが、同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２１、２２及び制御信号形成回路２９はディスクリート回路としてそれぞれ別個に形成することも可能であることは云うまでもない。
【００１５】
【発明の効果】
本発明によれば、同期整流用スイッチング素子を最適に制御することができるため、同期整流回路の性能を最大限に引き出して同期整流型ＤＣ−ＤＣコンバータの効率を著しく向上することが可能となる。また、同期整流回路を１個のハイブリッドＩＣ又はインテリジェントＩＣとして形成した場合は、容易に既存のＤＣ−ＤＣコンバータに組み込むことができるので、その汎用性は極めて高く、容易に高効率の同期整流型ＤＣ−ＤＣコンバータを構成することが可能となる。
【図面の簡単な説明】
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を示す電気回路図
【図２】 図１の回路の各部の電圧及び電流を示す波形図
【図３】 従来の同期整流型ＤＣ−ＤＣコンバータを示す電気回路図
【図４】 図３の回路の各部の電圧及び電流を示す波形図
【符号の説明】
１．．．直流電源、２．．．トランス、２a．．．１次巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥＴ（同期整流用スイッチング素子）、４a．．．寄生ダイオード、５．．．平滑コンデンサ、６，７，８，９．．．抵抗、１０，１１．．．ダイオード、１２．．．コンパレータ、１３．．．プルアップ用抵抗、１４．．．同期整流制御回路、１５．．．負荷、１６．．．定電圧制御回路、１７．．．基準電源、１８．．．誤差増幅器、１９．．．フォトカプラ、１９a．．．発光部、１９b．．．受光部、２０．．．ＰＷＭ変調回路、２１，２２．．．電圧検出用抵抗（電圧検出手段）、２３．．．ＮＯＴゲート、２４．．．ダイオード、２５．．．抵抗、２６．．．コンデンサ、２７．．．ＮＯＲゲート、２８．．．ＯＲゲート、２９．．．制御信号形成回路
Claims (2)
- 直流電源の両端に直列に接続されたトランスの１次巻線及び主スイッチング素子と、前記トランスの２次巻線に直列に接続されて前記主スイッチング素子のオン・オフ動作によりオン・オフ制御される同期整流用スイッチング素子と、前記２次巻線及び前記同期整流用スイッチング素子の直列回路の両端に接続された平滑回路とを備え、前記平滑回路の出力電圧に応じて前記主スイッチング素子をオン・オフ制御することにより、前記トランスの２次巻線から前記平滑回路を介して負荷に定電圧の直流出力を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記同期整流用スイッチング素子に並列に接続されて前記トランスの２次巻線に発生する電圧を検出電圧として検出して、該検出電圧により制御信号形成回路を介して前記同期整流用スイッチング素子をオフ状態からオン状態に切り換える電圧検出用抵抗と、
前記同期整流用スイッチング素子に流れる電流による電圧降下を検出値として検出して、該検出値により制御信号形成回路を介して前記同期整流用スイッチング素子をオン状態からオフ状態に切り換えるコンパレータを設けた同期整流制御回路とを備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータ。 - 前記同期整流用スイッチング素子、前記電圧検出用抵抗及び前記同期整流制御回路を集積回路体に形成して、前記トランスの２次巻線と前記平滑回路との間に接続した請求項１に記載の同期整流型ＤＣ−ＤＣコンバータ。
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