JP4210803B2 - 同期整流型dc−dcコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は同期整流型DC−DCコンバータ、特に同期整流用スイッチング素子を最適に制御して効率の向上を図った同期整流型DC−DCコンバータに関するものである。
【0002】
【従来の技術】
低出力電圧のDC−DCコンバータの出力整流回路には従来から一般にショットキ・バリア・ダイオード(SBD)等のダイオード整流器が使用されているが、ダイオード整流器のオフセット電圧のために導通時の電力損失が大きくなり、効率低下の原因となっている。このため、出力整流回路に導通時の電気抵抗が低くかつオフセット電圧のないMOS-FET等のスイッチング素子を同期整流器として使用して、効率の改善を図った同期整流型DC−DCコンバータが提案されている。例えば、図3に示す同期整流型DC−DCコンバータは、バッテリ又はコンデンサ入力型整流回路等の直流電源1と、直流電源1の両端に直列接続されたトランス2の1次巻線2a及び主スイッチング素子としてのMOS-FET3と、トランス2の1次巻線2aと逆極性で磁気結合される2次巻線2bと直列に接続された同期整流用スイッチング素子としての同期整流用MOS-FET4と、トランス2の2次巻線2b及び同期整流用MOS-FET4の直列回路の両端に接続された平滑回路としての平滑コンデンサ5とを備えている。図3において、4aは同期整流用MOS-FET4のドレイン−ソース間に存在する寄生ダイオードを示し、等価的に同期整流用MOS-FET4のドレイン−ソース端子間に並列に接続される。トランス2の2次巻線2bの両端には抵抗6〜9が接続され、抵抗6、7の接続点がダイオード10を介して同期整流用MOS-FET4のドレイン端子に接続され、抵抗8、9の接続点がダイオード11を介して同期整流用MOS-FET4のソース端子に接続されている。抵抗6、7の接続点の電圧V1及び抵抗8、9の接続点の電圧V2はそれぞれコンパレータ12の反転入力端子及び非反転入力端子に入力されて比較され、コンパレータ12の比較出力端子からパルス信号が出力される。コンパレータ12の出力信号はプルアップ用抵抗13を介して同期整流用MOS-FET4のゲート端子に同期整流制御信号VG2として付与され、同期整流用MOS-FET4がオン・オフ動作される。即ち、抵抗6〜9及びダイオード10、11及びコンパレータ12及びプルアップ用抵抗13は同期整流用MOS-FET4の同期整流制御回路14を構成する。
【0003】
また、平滑コンデンサ5の両端とMOS-FET3のゲート端子との間には、平滑コンデンサ5の両端に接続される負荷15に供給される直流出力電圧VOに応じてMOS-FET3のゲート端子に付与する制御パルス信号VG1のパルス幅を制御することによりMOS-FET3のオン・オフ期間を制御する定電圧制御回路16が設けられている。定電圧制御回路16は、出力電圧値を規定する基準電圧VRを発生する基準電源17と、直流出力電圧VO及び基準電源17の基準電圧VRを比較してその差分に応じた電圧を出力する誤差増幅器18と、誤差増幅器18の出力により駆動される発光部19a及び発光部19aの光出力に応じて自身に流れる電流を制御する受光部19bからなるフォトカプラ19と、MOS-FET3のゲート端子に付与する制御パルス信号VG1のパルス幅をフォトカプラ19の受光部19bに流れる電流に応じて制御するPWM変調回路20とから構成されている。PWM変調回路20は、フォトカプラ19の発光部19aの光出力が増加して受光部19bに流れる電流が増加し、受光部19bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号VG1のパルス幅を狭める動作をし、フォトカプラ19の発光部19aの光出力が減少して受光部19bに流れる電流が減少し、受光部19bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号VG1のパルス幅を広げる動作をする。
【0004】
図3に示す同期整流型DC−DCコンバータの主回路の動作は次の通りである。定電圧制御回路16内のPWM変調回路20から図4(B)に示す制御パルス信号VG1が付与され、時刻t0においてMOS-FET3がオン状態からオフ状態になると、MOS-FET3のドレイン−ソース間の電圧VDS1が図4(A)に示すように直流電源1の直流入力電圧Eに等しくなる。このとき、トランス2の2次巻線2bに逆起電力が発生して同期整流用MOS-FET4の寄生ダイオード4aが順バイアスされ、2次側回路に図4(C)に示す電流I0が流れてその最大値I0PからVS/LS(VS:2次巻線2bの電圧、LS:2次巻線2bのインダクタンス)の比率で徐々に減少して行く。2次側回路に流れる電流I0により、同期整流制御回路14内の抵抗6、7及び抵抗8、9のそれぞれの接続点に図4(D)に示す電圧V1、V2が発生し、これらの各電圧V1、V2は時刻t2において同電位となる。図4(D)に示す各電圧V1、V2は、コンパレータ12の反転入力端子及び非反転入力端子にそれぞれ入力され、時刻t1においてコンパレータ12からプルアップ用抵抗13を介して同期整流用MOS-FET4のゲート端子に付与される同期整流制御信号VG2が図4(E)に示すように高レベルとなる。これにより、同期整流用MOS-FET4がオン状態となり、トランス2の2次巻線2bから同期整流用MOS-FET4及び平滑コンデンサ5を介して負荷15に直流出力が供給される。
時刻t3において、図4(C)に示すように2次側回路に流れる電流I0が0になり、コンパレータ12の反転入力端子及び非反転入力端子にそれぞれ入力される電圧V1、V2が図4(D)に示すようになると、コンパレータ12からプルアップ用抵抗13を介して同期整流用MOS-FET4のゲート端子に付与される同期整流制御信号VG2が図4(E)に示すように高レベルから低レベルとなり、同期整流用MOS-FET4がオフ状態となる。このとき、同期整流用MOS-FET4のオン期間中に充電された平滑コンデンサ5の電荷が負荷15に供給される。また、MOS-FET3のドレイン−ソース間の電圧VDS1が図4(A)に示すように直流入力電圧Eから減少して行き、時刻t4において図4(B)に示すようにMOS-FET3のゲート端子に付与される制御パルス信号VG1が低レベルから高レベルとなり、MOS-FET3がオフ状態からオン状態となると、MOS-FET3のドレイン−ソース間の電圧VDS1が図4(A)に示すように0Vとなる。
【0005】
また、図3に示す同期整流型DC−DCコンバータの定電圧制御動作は次の通りである。例えば、負荷15が軽負荷状態となり直流出力電圧VOが上昇すると、誤差増幅器18の出力電圧が増加してフォトカプラ19の発光部19aの光出力が増加する。これに従って、フォトカプラ19の受光部19bに流れる電流が増加し、受光部19bのコレクタ−エミッタ間の電圧が低下する。これにより、PWM変調回路20からMOS-FET3のゲート端子に付与される制御パルス信号VG1のパルス幅が狭くなり、MOS-FET3のオン期間が短くなるので直流出力電圧VOが低下する。前記とは逆に、負荷15が過負荷状態となり直流出力電圧VOが低下すると、誤差増幅器18の出力電圧が減少してフォトカプラ19の発光部19aの光出力が減少する。これに従って、フォトカプラ19の受光部19bに流れる電流が減少し、受光部19bのコレクタ−エミッタ間の電圧が上昇する。これにより、PWM変調回路20からMOS-FET3のゲート端子に付与される制御パルス信号VG1のパルス幅が広くなり、MOS-FET3のオン期間が長くなるので直流出力電圧VOが上昇する。以上の動作により、図3に示す同期整流型DC−DCコンバータの直流出力電圧VOが一定値に制御され、負荷15に定電圧の直流出力が供給される。
【0006】
【発明が解決しようとする課題】
ところで、図3に示す従来の同期整流型DC−DCコンバータでは、同期整流用MOS-FET4に流れる電流に対応する電圧降下を同期整流制御回路14内のコンパレータ12の反転入力端子及び非反転入力端子にそれぞれ入力される電圧V1、V2の差として検出し、コンパレータ12からプルアップ用抵抗13を介して出力される同期整流制御信号VG2により同期整流用MOS-FET4をオン・オフ制御している。このため、コンパレータ12の入出力特性が理想的な場合は特に問題ないが、実際に使用されるコンパレータには応答遅れがあるため、同期整流用MOS-FET4のゲート端子に付与する同期整流制御信号VG2の立ち上がり及び立ち下がりにそれぞれ遅れ時間t1−t0=Δt1、t3−t2=Δt2が生ずる。同期整流制御信号VG2の立ち下がりに遅れ時間Δt2が生ずると、2次側回路に流れる電流I0の極性が反転して2次側から1次側に回生電流が流れるが、この場合はコンパレータ12の閾値電圧を低く調整することにより比較的容易に解消できる。また、このときに同期整流用MOS-FET4に流れる電流値も0に極めて近いため、回生電流による影響は少ない。しかしながら、同期整流制御信号VG2の立ち上がりに遅れ時間Δt1が生じると、オフ状態にある同期整流用MOS-FET4のオン状態に切り換わる時間が遅れ、同期整流方式の効果が最も顕著に表れる2次側回路に流れる電流I0(図4(C))の下がり勾配のピーク部分が無効となる。したがって、同期整流制御回路14内のコンパレータ12の応答遅れにより、同期整流用MOS-FET4のオン開始の時間が遅れて無効電力を生じ、同期整流型DC−DCコンバータの効率が低下する欠点があった。
【0007】
そこで、本発明は同期整流用スイッチング素子を最適に制御して効率を向上できる同期整流型DC−DCコンバータを提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明による同期整流型DC−DCコンバータは、直流電源(1)の両端に直列に接続されたトランス(2)の1次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の2次巻線(2b)に直列に接続されて主スイッチング素子(3)のオン・オフ動作によりオン・オフ制御される同期整流用スイッチング素子(4)と、2次巻線(2b)及び同期整流用スイッチング素子(4)の直列回路の両端に接続された平滑回路(5)とを備え、平滑回路(5)の出力電圧に応じて主スイッチング素子(3)をオン・オフ制御することにより、トランス(2)の2次巻線(2b)から平滑回路を介して負荷(15)に定電圧の直流出力が供給される。この同期整流型DC−DCコンバータでは、同期整流用スイッチング素子(4)に並列に接続されてトランス(2)の2次巻線(2b)に発生する電圧を検出電圧として検出して、この検出電圧により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)をオフ状態からオン状態に切り換える電圧検出用抵抗(22)と、同期整流用スイッチング素子(4)に流れる電流による電圧降下を検出値として検出して、この検出値により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)をオン状態からオフ状態に切り換えるコンパレータ(12)を設けた同期整流制御回路(14)とが設けられる。
主スイッチング素子(3)のオン・オフ動作によりトランス(2)の2次巻線(2b)に発生する電圧を電圧検出用抵抗(22)により検出し、電圧検出用抵抗(22)の検出電圧により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)がオフ状態からオン状態に切り換えられる。また、同期整流用スイッチング素子(4)がオン状態のときに、コンパレータ(12)は、同期整流用スイッチング素子(4)に流れる電流による電圧降下を検出値として検出して、この検出値により制御信号形成回路(29)を介して同期整流用スイッチング素子(4)がオン状態からオフ状態に切り換えられる。このように、主スイッチング素子(3)のターンオフ時に同期整流用スイッチング素子(4)を瞬時にオン状態に切り換えられるので、同期整流用スイッチング素子(4)のオン開始時間の遅れにより無効電力を発生せずに、同期整流用スイッチング素子(4)を最適に制御して同期整流型DC−DCコンバータの効率を向上することができる。
【0009】
本発明の実施形態では、同期整流用スイッチング素子(4)、電圧検出用抵抗(22)及び同期整流制御回路(14)が集積回路体に形成されて、前記トランス(2)の2次巻線(2b)と前記平滑回路(5)との間に接続される。したがって、同期整流用スイッチング素子(4)及び電圧検出用抵抗(22)及び同期整流制御回路(14)をハイブリッドIC(混成集積回路)又はインテリジェントIC(インテリジェント集積回路)等の集積回路体に形成して既存のDC−DCコンバータのトランスの2次巻線と平滑回路との間に接続することにより、高効率の同期整流型DC−DCコンバータを容易に構成することができる。
【0010】
【発明の実施の形態】
以下、本発明による同期整流型DC−DCコンバータの一実施形態を図1及び図2に基づいて説明する。但し、図1では図3に示す箇所と同一の部分には同一の符号を付し、その説明を省略する。
本実施形態の同期整流型DC−DCコンバータは、図1に示すように、図5に示す同期整流型DC−DCコンバータにおいて、同期整流用MOS-FET4のドレイン−ソース端子間に電圧検出手段としての電圧検出用抵抗21、22を接続し、同期整流制御回路14内のコンパレータ12の比較出力端子と同期整流用MOS-FET4のゲート端子との間にNOTゲート23、ダイオード24、抵抗25、コンデンサ26、NORゲート27及びORゲート28から構成される制御信号形成回路29を接続し、電圧検出用抵抗21、22の接続点を制御信号形成回路29内のNORゲート27の一方の入力端子に接続し、抵抗6、7の接続点の接続先をコンパレータ12の非反転入力端子に変更し、抵抗8、9の接続点の接続先をコンパレータ12の反転入力端子に変更したものである。また、本実施形態における同期整流用MOS-FET4、同期整流制御回路14、電圧検出用抵抗21、22及び制御信号形成回路29は、破線A、B、Cで包囲された部分を3端子とするハイブリッドIC又はインテリジェントICとして形成されている。その他の回路構成は、図3の同期整流型DC−DCコンバータと略同一である。
【0011】
次に、図1に示す同期整流型DC−DCコンバータの主回路の動作について説明する。定電圧制御回路16内のPWM変調回路20から図2(B)に示す制御パルス信号VG1が付与され、時刻t0においてMOS-FET3がオン状態からオフ状態になると、MOS-FET3のドレイン−ソース間の電圧VDS1が図2(A)に示すように直流電源1の直流入力電圧Eに等しくなる。このとき、トランス2の2次巻線2bに逆起電力が発生して同期整流用MOS-FET4の寄生ダイオード4aが順バイアスされ、2次側回路に図2(C)に示す電流I0が流れてその最大値I0PからVS/LS(VS:2次巻線2bの電圧、LS:2次巻線2bのインダクタンス)の比率で徐々に減少して行く。2次側回路に流れる電流I0により、同期整流制御回路14内の抵抗6、7及び抵抗8、9のそれぞれの接続点に図2(D)に示す電圧V1、V2が発生し、これらの各電圧V1、V2は時刻t2において同電位となる。一方、トランス2の2次巻線2bに発生する電圧は、図2(E)に示す電圧検出用抵抗21、22の接続点の電圧V3として検出される。図2(D)に示す各電圧V1、V2は、コンパレータ12の非反転入力端子及び反転入力端子にそれぞれ入力され、比較出力端子から図2(F)に示す時刻t0からΔt1=t1−t0だけ遅れたパルス信号V4が出力される。コンパレータ12の比較出力端子から出力されるパルス信号V4は、制御信号形成回路29内のNOTゲート23により反転されて図2(G)に示す反転パルス信号−V4となり、更にこの反転パルス信号−V4はダイオード24、抵抗25及びコンデンサ26により図2(H)に示すような立ち下がり部分が緩やかな信号V5となる。図2(H)に示す信号V5は図2(E)に示す電圧V3と共にNORゲート27に入力され、NORゲート27から図2(I)に示す否定論理和信号V6が出力される。NORゲート27から出力される否定論理和信号V6は図2(G)に示す反転パルス信号−V4と共にORゲート28に入力され、ORゲート28からそれらの論理和信号が出力される。ORゲート28から出力される論理和信号は、同期整流制御信号VG2として同期整流用MOS-FET4のゲート端子に付与され、図2(J)に示すように時刻t0において高レベルとなる。これにより、時刻t0において同期整流用MOS-FET4がオン状態となり、トランス2の2次巻線2bから同期整流用MOS-FET4及び平滑コンデンサ5を介して負荷15に直流出力が供給される。
【0012】
時刻t3において、図2(C)に示すように2次側回路に流れる電流I0が0になり、コンパレータ12の非反転入力端子及び反転入力端子にそれぞれ入力される電圧V1、V2が図2(D)に示すようになると、コンパレータ12から出力されるパルス信号V4が図2(F)に示すように低レベルから高レベルとなる。これと同時に、電圧検出用抵抗21、22の接続点における電圧V3が図2(E)に示すように低レベルから高レベルとなる。このときの反転パルス信号−V4、NORゲート27に入力される信号V5及びNORゲート27から出力される否定論理和信号V6の電圧波形をそれぞれ図2(G)、(H)及び(I)に示す。これにより、同期整流用MOS-FET4のゲート端子に付与される同期整流制御信号VG2が図2(J)に示すように高レベルから低レベルとなり、同期整流用MOS-FET4がオフ状態となる。このとき、同期整流用MOS-FET4のオン期間中に充電された平滑コンデンサ5の電荷が負荷15に供給される。また、MOS-FET3のドレイン−ソース間の電圧VDS1が図2(A)に示すように直流入力電圧Eから減少して行き、時刻t4において図2(B)に示すようにMOS-FET3のゲート端子に付与される制御パルス信号VG1が低レベルから高レベルとなり、MOS-FET3がオフ状態からオン状態となると、MOS-FET3のドレイン−ソース間の電圧VDS1が図2(A)に示すように0Vとなる。なお、図1に示す同期整流型DC−DCコンバータの定電圧制御動作は先述の図3に示す場合と略同様であるので説明は省略する。
【0013】
図1に示す実施形態の同期整流型DC−DCコンバータでは、MOS-FET3がオン状態からオフ状態になるときにトランス2の2次巻線2bに発生する電圧を電圧検出用抵抗21、22の接続点に発生する電圧V3として検出し、この検出信号の電圧レベルが切り替わる時点(t0)で同期整流制御信号VG2を低レベルから高レベルにすることにより、同期整流用MOS-FET4をオフ状態からオン状態に切り換える。また、同期整流用MOS-FET4に流れる電流の電圧降下を同期整流制御回路14内のコンパレータ12の非反転入力端子及び反転入力端子にそれぞれ入力される電圧V1、V2の差として検出し、これによりコンパレータ12から出力されるパルス信号(V4)の電圧レベルが切り替わる時点(t3)で同期整流制御信号VG2を高レベルから低レベルにすることにより、同期整流用MOS-FET4をオン状態からオフ状態に切り換える。したがって、MOS-FET3がオン状態からオフ状態になるときに同期整流用MOS-FET4を瞬時にオン状態にすることができるので、コンパレータ12の応答遅れにより無効電力を生じることがなく、同期整流用MOS-FET4を最適に制御して同期整流型DC−DCコンバータの効率を向上することが可能となる。また、同期整流用MOS-FET4、同期整流制御回路14、電圧検出用抵抗21、22及び制御信号形成回路29を3端子構成のハイブリッドIC又はインテリジェントICとして形成したので、既存のフライバック型DC−DCコンバータのトランスの2次巻線と平滑コンデンサとの間に組み込むことにより、容易に高効率の同期整流型DC−DCコンバータを構成することが可能となる。
【0014】
本発明の実施態様は前記の実施形態に限定されず、種々の変更が可能である。例えば、上記の実施形態では同期整流型DC−DCコンバータの直流出力電圧VOの定電圧制御方式として、制御パルス信号の周波数を一定にしてパルス幅を制御するPWM(パルス幅変調)方式を採用したが、制御パルス信号のオン期間を一定にしてオフ期間を制御するPFM(パルス周波数変調)方式を採用することも可能である。この場合、上記の実施形態におけるPWM変調回路20の代わりに、フォトカプラ19の発光部19aの光出力が増加して受光部19bに流れる電流が増加し、受光部19bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号出力のオフ期間を広げる動作をし、フォトカプラ19の発光部19aの光出力が減少して受光部19bに流れる電流が減少し、受光部19bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号出力のオフ期間を狭める動作をするPFM変調回路を使用すればよい。また、上記の実施形態ではフライバック型の同期整流型DC−DCコンバータに本発明を適用した形態を示したが、フォワード型の同期整流型DC−DCコンバータにも本発明を適用することが可能である。更に、上記の実施形態では同期整流用MOS-FET4、同期整流制御回路14、電圧検出用抵抗21、22及び制御信号形成回路29を3端子構成のハイブリッドIC又はインテリジェントICとして形成した形態を示したが、同期整流用MOS-FET4、同期整流制御回路14、電圧検出用抵抗21、22及び制御信号形成回路29はディスクリート回路としてそれぞれ別個に形成することも可能であることは云うまでもない。
【0015】
【発明の効果】
本発明によれば、同期整流用スイッチング素子を最適に制御することができるため、同期整流回路の性能を最大限に引き出して同期整流型DC−DCコンバータの効率を著しく向上することが可能となる。また、同期整流回路を1個のハイブリッドIC又はインテリジェントICとして形成した場合は、容易に既存のDC−DCコンバータに組み込むことができるので、その汎用性は極めて高く、容易に高効率の同期整流型DC−DCコンバータを構成することが可能となる。
【図面の簡単な説明】
【図1】 本発明による同期整流型DC−DCコンバータの一実施形態を示す電気回路図
【図2】 図1の回路の各部の電圧及び電流を示す波形図
【図3】 従来の同期整流型DC−DCコンバータを示す電気回路図
【図4】 図3の回路の各部の電圧及び電流を示す波形図
【符号の説明】
1...直流電源、2...トランス、2a...1次巻線、2b...2次巻線、3...MOS-FET(主スイッチング素子)、4...同期整流用MOS-FET(同期整流用スイッチング素子)、4a...寄生ダイオード、5...平滑コンデンサ、6,7,8,9...抵抗、10,11...ダイオード、12...コンパレータ、13...プルアップ用抵抗、14...同期整流制御回路、15...負荷、16...定電圧制御回路、17...基準電源、18...誤差増幅器、19...フォトカプラ、19a...発光部、19b...受光部、20...PWM変調回路、21,22...電圧検出用抵抗(電圧検出手段)、23...NOTゲート、24...ダイオード、25...抵抗、26...コンデンサ、27...NORゲート、28...ORゲート、29...制御信号形成回路
Claims (2)
- 直流電源の両端に直列に接続されたトランスの1次巻線及び主スイッチング素子と、前記トランスの2次巻線に直列に接続されて前記主スイッチング素子のオン・オフ動作によりオン・オフ制御される同期整流用スイッチング素子と、前記2次巻線及び前記同期整流用スイッチング素子の直列回路の両端に接続された平滑回路とを備え、前記平滑回路の出力電圧に応じて前記主スイッチング素子をオン・オフ制御することにより、前記トランスの2次巻線から前記平滑回路を介して負荷に定電圧の直流出力を供給する同期整流型DC−DCコンバータにおいて、
前記同期整流用スイッチング素子に並列に接続されて前記トランスの2次巻線に発生する電圧を検出電圧として検出して、該検出電圧により制御信号形成回路を介して前記同期整流用スイッチング素子をオフ状態からオン状態に切り換える電圧検出用抵抗と、
前記同期整流用スイッチング素子に流れる電流による電圧降下を検出値として検出して、該検出値により制御信号形成回路を介して前記同期整流用スイッチング素子をオン状態からオフ状態に切り換えるコンパレータを設けた同期整流制御回路とを備えることを特徴とする同期整流型DC−DCコンバータ。 - 前記同期整流用スイッチング素子、前記電圧検出用抵抗及び前記同期整流制御回路を集積回路体に形成して、前記トランスの2次巻線と前記平滑回路との間に接続した請求項1に記載の同期整流型DC−DCコンバータ。
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