JP2004312913A

JP2004312913A - 降圧型ｄｃ−ｄｃコンバータ

Info

Publication number: JP2004312913A
Application number: JP2003105021A
Authority: JP
Inventors: Yukihiro Nishikawa; 幸廣西川
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-04-09
Filing date: 2003-04-09
Publication date: 2004-11-04

Abstract

【課題】同期整流用ＭＯＳＦＥＴのボディダイオードの導通期間を短縮し、導通損失を低減させて電力変換効率を向上させる。
【解決手段】同期整流式の降圧型ＤＣ−ＤＣコンバータにおいて、ハイサイド側ＭＯＳＦＥＴ２及びローサイド側ＭＯＳＦＥＴ３に対するゲート信号を出力する制御回路２２ｂが、平滑コンデンサ５の両端電圧を一定に制御するためのパルス幅制御信号ａの反転論理信号ｄとＭＯＳＦＥＴ３の両端電圧の反転論理信号との論理積信号をＭＯＳＦＥＴ３のゲート信号として出力するためのＮＯＴ回路１３，１９、ＡＮＤ回路２１、ローサイドドライバ１７と、ＭＯＳＦＥＴ３のゲート電圧の反転論理信号と前記パルス幅制御信号ａとの論理積信号をＭＯＳＦＥＴ２のゲート信号として出力するためのＮＯＴ回路１８、ＡＮＤ回路２０、ハイサイドドライバ１６と、を備える。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、直流電源電圧をそれよりも低い直流電圧に変換する同期整流式の降圧型ＤＣ−ＤＣコンバータに関し、詳しくは、主スイッチング素子のオフに伴う還流期間の導通損失を低減するようにした降圧型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
後述する特許文献１に記載されているように、電圧が変動する直流電源から定電圧の直流電圧を生成するＤＣ／ＤＣコンバータ等において、例えば供給電流が大きい重負荷時に主スイッチング素子がオフした際の還流ダイオードによる導通損失を低減して効率の向上を図った同期整流回路が既に知られている。
この従来技術では、還流ダイオードに並列に同期整流素子としてＭＯＳＦＥＴ等の半導体スイッチング素子を用いることで損失を低減しており、図３にその類似回路を示す。
【０００３】
図３に示す回路は、直流電源１、その両端に直列接続されたｎチャネル形のＭＯＳＦＥＴ２，３、平滑リアクトル４、平滑コンデンサ５からなる降圧型ＤＣ−ＤＣコンバータと、分圧用の抵抗７，８、基準電圧源９、誤差増幅器１０、キャリア発生器１１、コンパレータ１２、ＮＯＴ回路１３、オンディレイ回路１４，１５、ハイサイドドライバ１６、ローサイドドライバ１７からなる制御回路２２ａとによって構成されている。ここで、ＭＯＳＦＥＴ２は直流電源１の高電位（正極）側に接続されるためハイサイド側のＭＯＳＦＥＴ（主スイッチング素子）といい、ＭＯＳＦＥＴ３は直流電源１の低電位（負極）側に接続されるためローサイド側のＭＯＳＦＥＴ（同期整流素子）というものとする。
なお、６はＤＣ−ＤＣコンバータに接続された負荷である。
【０００４】
図４は、図３に示した回路の動作を示す波形図である。
図３の制御回路２２ａは、平滑コンデンサ５の両端電圧を抵抗７，８により分圧した電圧と出力電圧指令値である基準電圧源９の基準電圧との誤差を誤差増幅器１０により増幅し、この増幅した信号とキャリアとの大小関係をコンパレータ１２により比較して、主スイッチング素子であるＭＯＳＦＥＴ２のパルス幅制御信号ａを生成する。
【０００５】
また、ＮＯＴ回路１３によりパルス幅制御信号ａの反転論理信号ｄを生成し、この信号ｄがＭＯＳＦＥＴ３の同期整流信号となる。更に、ＭＯＳＦＥＴ２，３が同時にオンして大きな貫通電流が流れるのを防止するため、信号ａ，ｄをそれぞれオンディレイ回路１４，１５に入力して信号ｂ，ｃに変換し、図４に示す如く信号ｂ，ｃ間にデッドタイムｔ_ｄを設けながらＭＯＳＦＥＴ２，３を交互にオンオフさせている。
なお、図３のハイサイドドライバ１６は、オンディレイ回路１４の出力信号ｂを増幅してＭＯＳＦＥＴ２に対するゲート信号を出力し、ローサイドドライバ１７は、オンディレイ回路１５の出力信号ｃを増幅してＭＯＳＦＥＴ３に対するゲート信号を出力するものである。
【０００６】
図４において、Ｖ_２，Ｉ_２はＭＯＳＦＥＴ２の両端電圧及び電流、Ｖ_３，Ｉ_３はＭＯＳＦＥＴ３の両端電圧及び電流であり、ＭＯＳＦＥＴ２の電流Ｉ_２とＭＯＳＦＥＴ３の電流Ｉ_３を交互に流すことにより平滑リアクトル４を介して平滑コンデンサ５が充電され、負荷６には出力電圧指令値に一致したほぼ一定の電圧が供給される。また、図４において、ｔ_２はＭＯＳＦＥＴ３のチャネル導通モード、ｔ_１，ｔ_３はボディダイオード（ドレイン・ソース間に構成される内蔵ダイオード）の導通モードを示す。
【０００７】
この従来技術によれば、ＭＯＳＦＥＴ２がオフした時に平滑リアクトル４の蓄積エネルギーはＭＯＳＦＥＴ３を介して放出されるため、還流期間の導通損失が低減されることになる。
【０００８】
上記の従来技術では、前述したように、ＭＯＳＦＥＴ２，３の同時オンを防止するためにデッドタイムｔ_ｄ（ｔ_ｄ１，ｔ_ｄ２）を設け、ＭＯＳＦＥＴ２，３に対して交互にゲート信号ｂ，ｃを与えている。ここで、デッドタイムｔ_ｄは固定時間であり、あらゆる動作条件で同時オンによる貫通電流が流れないように、余裕時間を考慮して比較的長めに設定されている。
このため、図４のボディダイオード導通モードｔ_１，ｔ_３も時間的に長くなり、ボディダイオードの導通損失によってＭＯＳＦＥＴ本来の導通損失低減作用が十分に果たされない傾向があった。
【０００９】
なお、他の従来技術として、同期整流用のスイッチング電源回路において、スイッチング周期が変更された場合にデッドタイムの長さを自動的に調整するようにした発明が、特許文献２に記載されている。
【００１０】
【特許文献１】
特開平９−２６１９５０号公報（段落［０００８］、図２、図３）
【特許文献２】
特開平６−２２５５２２号公報（段落［０００８］，［０００９］，［００１６］〜［００１８］、図１）
【００１１】
【発明が解決しようとする課題】
特許文献２に記載された従来技術は、スイッチング周期に比例させてデッドタイムの長さを自動調整するものであり、還流期間の導通損失を低減させる観点からデッドタイムやボディダイオードの導通期間を調整するものではない。
そこで本発明は、同期整流式の降圧型ＤＣ−ＤＣコンバータにおいて、主スイッチング素子のＭＯＳＦＥＴをオフした還流期間における同期整流用ＭＯＳＦＥＴのボディダイオードの導通期間を短縮し、特許文献１に比べ導通損失を一層低減させてＤＣ−ＤＣコンバータの電力変換効率を向上させることを解決課題とするものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、直流電源に対し並列に、主スイッチング素子としてのハイサイド側ＭＯＳＦＥＴと同期整流素子としてのローサイド側ＭＯＳＦＥＴとの直列回路を接続し、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間に平滑リアクトルと平滑コンデンサとを直列に接続すると共に、ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴを交互にオンオフさせることにより前記直流電源の電圧を降圧して前記平滑コンデンサの両端に接続された負荷に一定電圧を供給する同期整流式の降圧型ＤＣ−ＤＣコンバータにおいて、
ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴに対するゲート信号を出力する制御回路が、
平滑コンデンサの両端の電圧を一定に制御するためのパルス幅制御信号の反転論理信号とローサイド側ＭＯＳＦＥＴの両端電圧の反転論理信号との論理積信号をローサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、
ローサイド側ＭＯＳＦＥＴのゲート電圧の反転論理信号と前記パルス幅制御信号との論理積信号をハイサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、を備えたものである。
【００１３】
請求項２に記載した発明は、請求項１記載の降圧型ＤＣ−ＤＣコンバータにおいて、
前記制御回路が、
ローサイド側ＭＯＳＦＥＴの両端電圧が第１のしきい値を下回った時にローサイド側ＭＯＳＦＥＴのゲート電圧を立ち上げる手段と、ローサイド側ＭＯＳＦＥＴのゲート電圧が第２のしきい値を下回った時にハイサイド側ＭＯＳＦＥＴのゲート電圧を立ち上げる手段と、を備え、
ローサイド側ＭＯＳＦＥＴのゲート電圧が立ち上がった後にハイサイド側ＭＯＳＦＥＴがオフしてからローサイド側ＭＯＳＦＥＴがオンするまでの期間、及び、ハイサイド側ＭＯＳＦＥＴのゲート電圧が立ち上がってローサイド側ＭＯＳＦＥＴがオフしてからハイサイド側ＭＯＳＦＥＴがオンするまでの期間に、ローサイド側ＭＯＳＦＥＴのボディダイオードを導通させるものである。
【００１４】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。
図１はこの実施形態の構成を示す回路であり、ＤＣ−ＤＣコンバータの主回路の構成は図３と同一であるため説明を省略し、以下では制御回路２２ｂの構成を中心にして説明する。
【００１５】
図１の制御回路２２ｂにおいて、図３と同様に、７，８は平滑コンデンサ５の両端に互いに直列接続された分圧用の抵抗、９は基準電圧源、１０は抵抗７，８の分圧値及び基準電圧が図示の符号で入力される誤差増幅器、１１はキャリア発生器、１２は誤差増幅器１０の出力信号とキャリアとを比較するコンパレータであり、このコンパレータ１２からはパルス幅制御信号ａが出力される。
【００１６】
一方、１８はローサイド側ＭＯＳＦＥＴ３のゲート電圧が入力されるＮＯＴ回路、１９はＭＯＳＦＥＴ３の両端電圧が入力されるＮＯＴ回路である。また、２０はコンパレータ１２から出力されるパルス幅制御信号ａとＮＯＴ回路１８の出力信号との論理積を得るＡＮＤ回路、２１はＮＯＴ回路１３の出力信号ｄ（パルス幅制御信号ａの反転論理信号）とＮＯＴ回路１９の出力信号との論理積を得るＡＮＤ回路である。
更に、１６はＡＮＤ回路２０の出力信号を増幅してＭＯＳＦＥＴ２のゲート信号を得るハイサイドドライバ、１７はＡＮＤ回路２１の出力信号を増幅してＭＯＳＦＥＴ３のゲート信号を得るローサイドドライバである。
【００１７】
次に、この実施形態の動作を、図２の波形図の各期間１〜７ごとに順を追って説明する。
（１）期間１
まず、ＭＯＳＦＥＴ２のパルス幅を決定するコンパレータ１２からのパルス幅制御信号ａが立ち下がるタイミング、つまり、ＭＯＳＦＥＴ２がオンからオフに移行する際の動作を説明する。
期間１以前の期間７では、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３は零であり、ＮＯＴ回路１８の出力信号は“Ｈｉｇｈ”レベルである。また、コンパレータ１２のパルス幅制御信号ａは期間１以後、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになるため、ＡＮＤ回路２０の出力信号は“Ｌｏｗ”レベルとなり、ハイサイドドライバ１６によりＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２は低下し始める。これにより、ＭＯＳＦＥＴ２の両端電圧Ｖ_２は上昇し始めると共に、ＭＯＳＦＥＴ３の両端電圧Ｖ_３が下降し始める。
【００１８】
（２）期間２
ＭＯＳＦＥＴ３の両端電圧Ｖ_３がＮＯＴ回路１９の入力しきい値電圧Ｖ_{１９（ｔｈ）}（請求項２における第１のしきい値）を下回ると、ＮＯＴ回路１９の出力信号が“Ｈｉｇｈ”レベルとなる。このとき、ＮＯＴ回路１３の出力信号ｄは“Ｈｉｇｈ”レベルであるから、ＡＮＤ回路２１及びローサイドドライバ１７を介してＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３が零から上昇し始める。
【００１９】
（３）期間３
ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２がＭＯＳＦＥＴ２のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}を下回ると、ＭＯＳＦＥＴ２がオフし、その後、ＭＯＳＦＥＴ２の電流Ｉ_２は零まで低下する。また、この間、ＭＯＳＦＥＴ３の両端電圧Ｖ_３は零以下の負の値に低下し、ＭＯＳＦＥＴ３はボディダイオード導通モードとなる。なお、前述したＮＯＴ回路１９の入力しきい値電圧Ｖ_{１９（ｔｈ）}は、ＭＯＳＦＥＴ２のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}よりも大きい値に設定されている。
この期間３では、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３は更に上昇する。
【００２０】
（４）期間４
ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がＭＯＳＦＥＴ３のゲートしきい値電圧Ｖ_{Ｇ３（ｔｈ）}を越えると、ＭＯＳＦＥＴ３はチャネル導通モードとなり、ＭＯＳＦＥＴ３の両端電圧Ｖ_３が期間３よりも零に近くなる同期整流動作となる。
【００２１】
ここで、前述した期間３は、ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２がしきい値電圧Ｖ_{Ｇ２（ｔｈ）}を下回ってオフしてから、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がしきい値電圧Ｖ_{Ｇ３（ｔｈ）}を上回ってオンするまでの期間であり、いわゆるデッドタイムに相当する。このデッドタイムにより、ＭＯＳＦＥＴ２，３の同時オンによって大きな貫通電流が流れるのが防止される。
また、この期間３ではＭＯＳＦＥＴ３のソース電圧がドレイン電圧に対して正電位（両端電圧Ｖ_３が負）となり、ＭＯＳＦＥＴ３がボディダイオード導通モードとなって電流Ｉ_３が増加していく。
【００２２】
以下に、図２の期間３におけるボディダイオード導通モードを、図４の従来技術と比較しながら考察する。
図２では、ＮＯＴ回路１９の入力しきい値電圧Ｖ_{１９（ｔｈ）}をＭＯＳＦＥＴ２のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}よりも大きい値に設定してあり、パルス幅制御信号ａが“Ｌｏｗ”レベルになってからＭＯＳＦＥＴ３の両端電圧Ｖ_３がしきい値電圧Ｖ_{１９（ｔｈ）}を下回ってＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３が立ち上がるまでの時間（期間１）は短い。このため、パルス幅制御信号ａが“Ｌｏｗ”レベルになってからＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がＭＯＳＦＥＴ３のゲートしきい値電圧Ｖ_{Ｇ３（ｔｈ）}を越えてオンするまで（期間３の終期）の時間を、図４のデッドタイムｔ_ｄ２に比べて短くすることができる。
一方、パルス幅制御信号ａが“Ｌｏｗ”レベルになってからＭＯＳＦＥＴ３の両端電圧Ｖ_３が零になるまで（期間２の終期）の時間は、回路定数を等しくすれば図２，図４で同等であるため、結果として、図２のボディダイオード導通モード（期間３）を図４のボディダイオード導通モードｔ_１よりも短くすることができる。
【００２３】
（５）期間５
コンパレータ１２のパルス幅制御信号ａが立ち上がることにより、この期間が開始する。パルス幅制御信号ａの立ち上がりによってＮＯＴ回路１３の出力信号ｄは立ち下がり、ＡＮＤ回路２１の出力信号は“Ｌｏｗ”レベルになる。
従って、ローサイドドライバ１７によりＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３は下降し始める。
【００２４】
（６）期間６
ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がゲートしきい値電圧Ｖ_{Ｇ３（ｔｈ）}を下回ると、ＭＯＳＦＥＴ３のチャネル導通モードが終了すると共に、ＭＯＳＦＥＴ３の両端電圧Ｖ_３は期間５よりも負側に大きくなってボディダイオード導通モードとなる
また、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がＮＯＴ回路１８の入力しきい値電圧Ｖ_{１８（ｔｈ）}（請求項２における第２のしきい値であり、前記しきい値電圧Ｖ_{Ｇ３（ｔｈ）}に等しいか、もしくはＶ_{Ｇ３（ｔｈ）}よりも若干小さい値）を下回ると、ＮＯＴ回路１８の出力信号は“Ｈｉｇｈ”レベルとなり、ＡＮＤ回路２０及びハイサイドドライバ１６を介してＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２は上昇し始める。なお、前述したＮＯＴ回路１８の入力しきい値電圧Ｖ_{１８（ｔｈ）}は、ＭＯＳＦＥＴ２のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}よりも大きい値に設定されている。
【００２５】
（７）期間７
ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２がゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}を越えるとＭＯＳＦＥＴ２がターンオンする。同時に、ＭＯＳＦＥＴ３のボディダイオードが逆回復し、オフ状態となる。
【００２６】
ここで、前述した期間６は、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がしきい値電圧Ｖ_{Ｇ３（ｔｈ）}を下回ってオフしてから、ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２がしきい値電圧Ｖ_{Ｇ２（ｔｈ）}を上回ってオンするまでの期間であり、いわゆるデッドタイムに相当する。このデッドタイムにより、期間３と同様にＭＯＳＦＥＴ２，３の同時オンが防止される。
【００２７】
以下に、図２の期間６におけるボディダイオード導通モードを、図４の従来技術と比較しながら考察する。
図２では、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がＮＯＴ回路１８のしきい値電圧Ｖ_{１８（ｔｈ）}を下回ると、ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２が立ち上がる。
ここでは、ＮＯＴ回路１９の入力しきい値電圧Ｖ_{１９（ｔｈ）}をＭＯＳＦＥＴ２のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}よりも大きい値に設定してあり、ＭＯＳＦＥＴ３のゲート電圧Ｖ_Ｇ３がしきい値電圧Ｖ_{Ｇ３（ｔｈ）}を下回ってオフしてから（ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２が立ち上がってから）ＭＯＳＦＥＴ２のゲート電圧Ｖ_Ｇ２がしきい値電圧Ｖ_{Ｇ２（ｔｈ）}を上回ってオンするまでの時間（期間６）を、図４のデッドタイムｔ_ｄ１に比べて短くすることができる。この期間６はボディダイオード導通モードに相当し、図４のボディダイオード導通モードｔ_３よりも短くすることができる。
【００２８】
このように、本実施形態では、ボディダイオード導通モードとなる期間３，６を図４のｔ_１，ｔ_３よりも短縮することができ、還流期間におけるＭＯＳＦＥＴの導通損失を従来よりも少なくすることが可能である。
【００２９】
なお、図２から明らかなように、この実施形態ではボディダイオード導通モード（期間３，６）の長さがＭＯＳＦＥＴ２，３のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}，Ｖ_{Ｇ３（ｔｈ）}に左右されることになり、これらのしきい値は製造条件や使用時の周囲温度によってばらつくことが予想されるが、これらの変動要因を考慮しながらＮＯＴ回路１８，１９の入力しきい値電圧Ｖ_{１８（ｔｈ）}，Ｖ_{１９（ｔｈ）}をＭＯＳＦＥＴ２のゲートしきい値電圧Ｖ_{Ｇ２（ｔｈ）}よりも十分大きい値に設定することにより、デッドタイム内のボディダイオード導通期間を従来よりも短縮することができる。
【００３０】
【発明の効果】
以上のように本発明によれば、主スイッチング素子であるハイサイド側のＭＯＳＦＥＴのオフ時における還流期間に、ローサイド側のＭＯＳＦＥＴのボディダイオードの導通期間が短縮されるため、従来よりも導通損失の低減が可能となり、結果的に降圧型ＤＣ−ＤＣコンバータの電力変換効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す回路図である。
【図２】図１の動作を示す波形図である。
【図３】従来技術を示す回路図である。
【図４】図３の動作を示す波形図である、
【符号の説明】
１：直流電源
２，３：ＭＯＳＦＥＴ
４：平滑リアクトル
５：平滑コンデンサ
６：負荷
７，８：抵抗
９：基準電圧源
１０：誤差増幅器
１１：キャリア発生器
１２：コンパレータ
１３，１８，１９：ＮＯＴ回路
１４，１５：オンディレイ生成回路
１６：ハイサイドドライバ
１７：ローサイドドライバ
２０，２１：ＡＮＤ回路
２２ａ，２２ｂ：制御回路

Claims

直流電源に対し並列に、主スイッチング素子としてのハイサイド側ＭＯＳＦＥＴと同期整流素子としてのローサイド側ＭＯＳＦＥＴとの直列回路を接続し、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間に平滑リアクトルと平滑コンデンサとを直列に接続すると共に、ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴを交互にオンオフさせることにより前記直流電源の電圧を降圧して前記平滑コンデンサの両端に接続された負荷に一定電圧を供給する同期整流式の降圧型ＤＣ−ＤＣコンバータにおいて、
ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴに対するゲート信号を出力する制御回路が、
平滑コンデンサの両端の電圧を一定に制御するためのパルス幅制御信号の反転論理信号とローサイド側ＭＯＳＦＥＴの両端電圧の反転論理信号との論理積信号をローサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、
ローサイド側ＭＯＳＦＥＴのゲート電圧の反転論理信号と前記パルス幅制御信号との論理積信号をハイサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、
を備えたことを特徴とする降圧型ＤＣ−ＤＣコンバータ。
請求項１記載の降圧型ＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
ローサイド側ＭＯＳＦＥＴの両端電圧が第１のしきい値を下回った時にローサイド側ＭＯＳＦＥＴのゲート電圧を立ち上げる手段と、
ローサイド側ＭＯＳＦＥＴのゲート電圧が第２のしきい値を下回った時にハイサイド側ＭＯＳＦＥＴのゲート電圧を立ち上げる手段と、
を備え、
ローサイド側ＭＯＳＦＥＴのゲート電圧が立ち上がった後にハイサイド側ＭＯＳＦＥＴがオフしてからローサイド側ＭＯＳＦＥＴがオンするまでの期間、及び、ハイサイド側ＭＯＳＦＥＴのゲート電圧が立ち上がってローサイド側ＭＯＳＦＥＴがオフしてからハイサイド側ＭＯＳＦＥＴがオンするまでの期間に、ローサイド側ＭＯＳＦＥＴのボディダイオードを導通させることを特徴とする降圧型ＤＣ−ＤＣコンバータ。