WO2017073497A1 - 信号発生回路、電圧変換装置及びコンピュータプログラム - Google Patents

信号発生回路、電圧変換装置及びコンピュータプログラム Download PDF

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東　誠
武徳 阿部
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株式会社オートネットワーク技術研究所
住友電装株式会社
住友電気工業株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a generation unit that periodically generates a first signal having an on-time corresponding to a set value, a second signal that does not overlap the first signal, and a generation unit corresponding to a target value.
  • the present invention relates to a signal generation circuit, a voltage conversion device, and a computer program, each of which includes a control unit that sets a value that can be set in
  • the minimum increment that is, the minimum unit
  • a settable value a value that can be set in the PWM signal generation unit
  • the duty of the PWM signal is smoothed with respect to a change in the target value. Therefore, the output voltage changes stepwise.
  • the target value to be set in the PWM signal generation unit is calculated as the operation amount by the PWM control
  • the minimum increment of the settable value is larger than the minimum increment of the target value
  • the duty of the PWM signal cannot be smoothly changed with respect to the change of the target value and the load fluctuation, and an error occurs in the output voltage.
  • Patent Document 1 when calculating the on / off time of the PWM signal for each PWM control cycle, the on / off time is calculated by rounding down the remainder of the division with the voltage command value as the dividend. And a PWM inverter that outputs a PWM pulse based on the calculation result is disclosed.
  • the remainder generated by the above calculation corresponds to a voltage command value that is truncated without being reflected in the on / off time.
  • the remainder that is not reflected in the on / off time in the previous computation is newly added to the next computation by adding the rounded down remainder to the voltage command value in the computation after the next cycle. / It is reflected in the off time, and it is repeated that the remainder at that time is further reflected in the next calculation. For this reason, the average value of the on / off time set for the PWM signal generation unit can be brought close to the target on / off time to be originally set. That is, the minimum increment of the value set in the generation unit can be made smaller than the actual increment on average.
  • Patent Document 1 since an operation including division is performed for each PWM control period to determine the on / off time of the PWM signal, a large processing load is generated for each period.
  • the PWM signal since the above dead time is not taken into consideration, in order to ensure a certain dead time, the PWM signal is turned on for at least two switching elements included in the inverter converter unit. The time needs to be calculated separately. For this reason, an inexpensive microcomputer with low processing capability executes the above arithmetic processing and other processing such as communication in parallel and stably even when the change in the target value is relatively small. There was a possibility that it could not be done.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a first signal having an ON time corresponding to a set value and a second signal in which the ON period does not overlap with the first signal.
  • a signal generation circuit, a voltage conversion device, and a computer program capable of making a minimum increment of a value set in a generation unit that periodically generates a value substantially smaller than an actual increment with a relatively small processing load There is to do.
  • a signal generation circuit includes a generation unit that periodically generates a first signal having an on-time corresponding to a set value and a second signal that does not overlap with the first signal.
  • a control unit that sets a settable value that can be set in the generating unit for each period of the first signal according to a target value, and the generating unit is configured to perform the first and second operations on an external voltage conversion circuit.
  • the generation unit has the same off time of the second signal as the on time of the first signal.
  • the control unit can specify a settable value closest to the target value and a settable value closest to the second value every N cycles (N is a natural number of 2 or more) of the first signal. Specific part to be set, and two settings specified by the specific part And a determination unit for determining N settable values obtained by combining the two settable values based on the magnitudes of the target values, and turning off the second signal in the first cycle of the N cycles. And a setting unit that sets the time in the generation unit based on an addition value of a smaller settable value of the settable values determined by the determination unit and a predetermined value.
  • the predetermined value can be set more than a value for setting an off time of the second signal to a time when both the first and second signals should be turned off.
  • the value is larger by the minimum unit of the value.
  • the determining unit may determine the N settable values as M average values of M settable values (M is a natural number satisfying 2 ⁇ M ⁇ N). It is determined so as to be closest to the target value.
  • the determination unit determines the N settable values such that an average value of each settable value is closest to the target value. It is characterized by.
  • a signal generation circuit includes a storage unit that stores a correspondence relationship between a target value and N settable values, and the storage unit stores N settable values for each settable value. Is determined in advance so as to be closest to the corresponding target value, and the control unit stores N settable values corresponding to the target value from the storage unit. It reads out and sets to the said generation
  • a voltage conversion device includes the above-described signal generation circuit, a voltage conversion circuit that converts voltage by switching according to the duty of the first signal generated by the signal generation circuit, and the voltage conversion circuit
  • a voltage conversion device including a detection unit that detects a converted voltage, wherein the control unit included in the signal generation circuit includes a calculation unit that calculates the target value based on the voltage detected by the detection unit. It is characterized by.
  • a computer program includes a generator that periodically generates a first signal having an on-time corresponding to a set value, and a second signal that does not overlap with the first signal. And a control unit that sets a settable value that can be set in the generation unit for each period of the first signal according to the value of the first and second generation units with respect to an external voltage conversion circuit.
  • the control unit is configured to have an N period (N is 2) of the first signal.
  • a specifying unit for specifying the settable value closest to the target value and the second settable value, the two settable values specified by the specifying unit, and the magnitude of the target value Based on A determination unit that determines N settable values obtained by combining the two settable values, and a setting unit that determines the off time of the second signal in the first period of the N cycles by the determination unit. It is made to function as a setting part which sets to the said generation
  • control unit determines and sets a settable value that can be set in the generation unit according to the target value, and the generation unit has an on-time according to the set settable value.
  • the first signal and the first signal periodically generate a second signal that does not overlap the on period.
  • control unit specifies the settable value closest to the target value and the second settable value for each N cycles of the first signal generated by the generating unit, and specifies the two specified settable values.
  • N settable values are determined by combining two specified settable values based on the result of comparing the magnitude of the target value and the target value, and one generator is generated for each period of the first signal. Set to.
  • the control unit also sets a value for setting the OFF time of the second signal in the first cycle of N cycles, as a smaller settable value among settable values determined for the same N cycle, and an addition value of a predetermined value. And the calculated value is set in the generation unit. Accordingly, the ratio of the settable value closest to the target value and the settable value closest to the second value is appropriately determined for the N settable values determined by the control unit, and thus the average of the N settable values is determined. Value is finer-tuned than the smallest increment of the settable value. In addition, since the setting of the off time of the second signal only needs to be performed once every N cycles, the processing load on the control unit is reduced.
  • the predetermined value is used.
  • control unit determines the settable value closest to the target value as the first settable value, and can set from the first to the Mth (2 ⁇ M ⁇ N).
  • the determination of the Mth settable value is repeated N ⁇ 1 times so that the average value is closest to the target value. Thereby, in any period of N periods of the signal, the average value of the settable values set in the generation unit from the first period to the period becomes closest to the target value.
  • control unit determines N settable values so that the average value of all N settable values is closest to the target value.
  • the average value of the N settable values set in the generation unit is closest to the target value for the entire N period of the signal.
  • the correspondence between the N settable values determined in advance so that the average value is closest to the target value and the target value is stored in the storage unit.
  • the control unit reads N settable values to be set in the generation unit from the storage unit in correspondence with the target value.
  • N settable values to be determined according to the target value are read from the storage unit when the control unit executes control, and are sequentially set in the generation unit over N cycles.
  • the voltage conversion circuit converts the voltage by switching according to the duty of the first signal generated by the signal generation circuit described above, and the control unit of the signal generation circuit generates based on the converted voltage
  • the target value to be set for the part is calculated.
  • N settable values Is adjusted more finely than the smallest increment of the settable value.
  • the setting of the off time of the second signal only needs to be performed once every N cycles, the processing load on the control unit is reduced. Therefore, the minimum increment of the value set in the generator that periodically generates the first signal having the ON time corresponding to the set value and the second signal whose ON period does not overlap with the first signal is relatively It becomes possible to make it substantially smaller than the actual increment with a small processing load.
  • FIG. 10 is a timing diagram for explaining an operation in which an average on-time of a PWM signal is determined by setting values for N cycles. It is a timing diagram for explaining the relation between the ON time of the first signal, the OFF time of the second signal, and the dead time. It is explanatory drawing for demonstrating the method of determining N setting values in the signal generation circuit which concerns on Embodiment 1 of this invention.
  • FIG. 1 is a block diagram illustrating a configuration example of the voltage conversion device according to the first embodiment of the present invention
  • FIG. 2 illustrates a partial configuration example of the signal generation circuit according to the first embodiment of the present invention.
  • reference numeral 1 denotes a signal generating circuit.
  • the signal generating circuit 1 generates two PWM signals whose period is constant and whose on-time and off-time change, respectively, and supplies them to the voltage conversion circuit 2.
  • the voltage conversion circuit 2 converts the voltage of the external battery 3 and supplies it to the external load 4. Although the voltage conversion circuit 2 steps down the voltage of the battery 3 here, the voltage conversion circuit 2 may step up or step up or step down the voltage of the battery 3.
  • the signal generation circuit 1 is a microcomputer having a CPU (Central Processing Unit) 11.
  • the CPU 11 includes a ROM (Read Only Memory) 12 that stores information such as a program, a RAM (Random Access Memory) 13 that stores temporarily generated information, and an A / D converter 14 that converts an analog voltage into a digital value.
  • the interrupt controller 15 that arbitrates a plurality of interrupt requests and the generator 16 that generates two PWM signals are connected to each other by a bus.
  • the control unit 10 is obtained by removing the generation unit 16, but the generation unit 16 may be included in the control unit 10.
  • the interrupt controller 15 is configured to be able to accept a plurality of interrupt requests. When any interrupt request is accepted, the interrupt controller 15 gives a signal (so-called INT signal) for requesting an interrupt to the CPU 11. When an acknowledge signal (so-called INTA signal) is given, an interrupt vector corresponding to each interrupt request is sent to the bus. When the interrupt vector sent to the bus is read by the CPU 11, the CPU 11 executes an interrupt process corresponding to each interrupt request.
  • the voltage conversion circuit 2 includes an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor: hereinafter referred to simply as FET) 21 whose drain is connected to the positive terminal of the battery 3, the source of the FET 21, and the negative terminal of the battery 3.
  • the FET 22 for synchronous rectification whose drain and source are connected to each other, and a drive circuit 26 for supplying a drive signal to the gates of the FET 21 and the FET 22 based on the PWM signal supplied from the generator 16.
  • the FETs 21 and 22 are also referred to as a Hi-side FET and a Lo-side FET.
  • a load 4 is connected between the drain and source of the FET 22 via a series circuit of an inductor 23 and a resistor 24.
  • a capacitor 25 is connected to the load 4 in parallel. The voltage at the connection point between the resistor 24 and the capacitor 25 is supplied to the A / D converter 14.
  • a current detector 27 is connected to both ends of the resistor 24, and a detection voltage of the current detector 27 is applied to the A / D converter 14.
  • the ROM 12 includes a setting value storage table (corresponding to a storage unit) 121 that stores a plurality of setting values determined in advance in association with target values to be described later.
  • the set value storage table 121 is not used.
  • the RAM 13 includes a setting value storage area 131 in which a plurality of setting values to be set for the register buffer 161 included in the generation unit 16 are stored.
  • the set values stored in the set value storage area 131 are sequentially set in the register buffer 161 in an interrupt process described later, which is performed by the interrupt controller 15.
  • the generation unit 16 includes register buffers 161 and 162 in which set values of on-time and off-time, which will be described later, are set, and an on-time register 163 in which contents of the register buffers 161 and 162 are periodically loaded.
  • a second signal generator 166 that generates the signal.
  • a period in which the signal is on for the duration of the on time is referred to as an on period.
  • the generator 16 also includes a period register (not shown) for setting a period common to the first signal and the second signal, and a first off time (so-called dead time) common to the first signal and the second signal.
  • a dead time register (not shown) for setting a dead time prior to the ON period of one signal.
  • a predetermined value is set for each of the period register and the dead time register at the time of initialization by the CPU 11.
  • the first signal generator 165 and the second signal generator 166 give load signals for loading the contents of the register buffers 161 and 162 to the on-time register 163 and the off-time register 164, respectively.
  • the first signal and the second signal generated by the first signal generation unit 165 and the second signal generation unit 166 have an on time and an off time that are integer multiples of an internal clock (not shown), and the on periods are mutually different. It is a complementary PWM signal that does not overlap.
  • the PWM signal generated by the first signal generator 165 is supplied to the FET 21 (Hi-side FET) via the drive circuit 26 and is also supplied to the interrupt controller 15 as one of interrupt requests.
  • the PWM signal generated by the second signal generator 166 is given to the FET 22 (Lo side FET) via the drive circuit 26.
  • the CPU 11 of the signal generation circuit 1 controls the voltage supplied to the load 4 by, for example, a current mode control method that executes voltage loop control and current loop control in parallel.
  • the CPU 11 performs the target current in the subsequent current loop control based on the deviation obtained by subtracting the digital value obtained by converting the output voltage supplied to the load 4 by the A / D converter 14 from the target voltage value. Calculate the operation amount to be a value.
  • the voltage output from the voltage conversion circuit 2 is the control amount.
  • the CPU 11 In the current loop control, the CPU 11 generates, based on the deviation obtained by subtracting the digital value obtained by converting the detection voltage of the current detector 27 by the A / D converter 14 from the target current value from the previous voltage loop control.
  • the operation amount for is calculated.
  • the CPU 11 determines a settable value of the on-time that can be set in the first signal generating unit 165 of the generating unit 16 according to the calculated operation amount (hereinafter referred to as a target value).
  • the CPU 11 also calculates a settable value of the off time that can be set in the second signal generation unit 166 based on the settable value of the on time and the value set in the dead time register. Details will be described later.
  • the above-mentioned settable value refers to a value that is an integral multiple of the minimum unit (minimum increment) reflected in the change in the output PWM signal when set in the generator 16.
  • the first signal generation unit 165 and the second signal generation unit 166 have the same minimum unit of the settable value, and the on time and the off time set by the settable value have the same accuracy.
  • a settable value determined or calculated to be set in the generation unit 16 is simply referred to as a set value.
  • the generation unit 16 sets the determined on-time setting value and the calculated off-time setting value to set the first signal having the on-time corresponding to the determined setting value and the calculated setting value. And a second signal having an off-time corresponding to.
  • the current output from the voltage conversion circuit 2 is the control amount.
  • the control cycle of the voltage loop control and the current loop control is N times the PWM cycle (N is a natural number of 2 or more). It can be said that it is sufficient to go with a period of. Therefore, in the first embodiment, the set values of the ON time for N cycles for the generating unit 16 are determined collectively for every N cycles of the PWM cycle, stored in the set value storage area 131, and generated in the PWM cycle. The set value of the on time is set in the generation unit 16 by the interrupt process.
  • N 4 for simplicity, but the present invention is not limited to this, and N may be 2, 3 or 5 or more.
  • the set values for N cycles do not necessarily need to be set in the generator 16 for each cycle, and should be set only when the set value of the on-time of the first signal changes between a certain cycle and the next cycle. Also good.
  • the first signal generation unit 165 generates a first signal having an on time corresponding to the contents of the register buffer 161
  • the mechanism in which the second signal generating unit 166 generates the second signal having the off time according to the contents of the register buffer 162 is the same as in the case of FIG. 3 below by replacing the on time with the off time. The description is omitted. However, the second signal is different from the first signal in that the contents of the register buffer 162 are set only once during N cycles (details will be described later).
  • FIG. 3 is a timing diagram for explaining an operation in which the generator 16 generates the first signal.
  • the five timing charts shown in FIG. 3 all have the same time axis as the horizontal axis, and the vertical axis is executed according to the signal level of the first signal (PWM signal) and the PWM signal from the top of the figure.
  • PWM signal the signal level of the first signal
  • the period and the fourth period, and the period from time t14 to t21 is the fourth period in the previous N period.
  • the timing when the PWM signal rises coincides with the start time of each cycle. However, for the sake of simplicity, the above dead time is not shown in FIG.
  • the falling edge when the signal level in each cycle of the PWM signal changes from H to L is accepted as an interrupt request to the interrupt controller 15 and the interrupt process is executed once.
  • the interrupt processing is executed when the on-time T14, T21, T22, T23, and T24 in each cycle has elapsed from time t14, t21, t22, t23, and t24, respectively.
  • the interrupt process in the fourth period is only the time for collectively determining the set values for the next N periods compared to the interrupt processes in the first period, the second period, and the third period.
  • the execution time becomes longer.
  • the determined setting values are stored in continuous storage areas from the first address to the fourth address in the setting value storage area 131 included in the RAM 13, respectively, in the first setting value, the second setting value, the third setting value, and the fourth setting value. Stored as a set value.
  • the first set value, the second set value, the third set value, and the fourth set value stored in the set value storage area 131 are the interrupt processing in the fourth period when each set value is stored, and the next Are sequentially read out by the interrupt processing in each of the first period, the second period, and the third period in the N period, and set in the register buffer 161.
  • the contents of the register buffer 161 are changed to the second set value, the third set value, the fourth set value, and the next N It is rewritten to the first set value for the period.
  • the first signal generator 165 sends the register buffer 161 to the on-time register 163.
  • a load signal is provided to load the contents of.
  • the contents of the on-time register 163 are the amount corresponding to the first period, the second period, the third period, and the fourth period. It is held at the set value. With these set values, the ON time of the PWM signal in each of the first period, the second period, the third period, and the fourth period is determined.
  • the setting value storage area 131 may be a double buffer so that writing and reading to the setting value storage area 131 do not compete. Specifically, four set values are determined and written in one set value storage area during the fourth, first, second, and third periods, and the subsequent fourth period, The following four set values are determined and written to the other set value storage area during the 1st cycle, the 2nd cycle, and the 3rd cycle, and from the set value storage area first in the interrupt process in each cycle The determined four set values may be read sequentially.
  • FIG. 4 is a timing diagram for explaining an operation in which an average on-time of the PWM signal is determined by setting values for N cycles.
  • the horizontal axis represents time
  • the vertical axis represents the signal level of the first signal (PWM signal).
  • FIG. 4 shows how the PWM signals in the first, second, third, and fourth periods of the PWM period change on / off for two consecutive N periods.
  • the PWM signal in each PWM cycle is on in the first half and off in the second half.
  • N 4 for simplicity
  • the period of the PWM signal generated by the generator 16 is 10 ⁇ s
  • the minimum unit (that is, the minimum increment) of the set value of the on time that can be set in the generator 16 is 1.
  • the minimum unit 1 corresponds to 0.01 ⁇ s of the on time of the PWM signal.
  • the ON time of the first signal generated by the generating unit 16 can be set with an accuracy of 0.01 ⁇ s.
  • the minimum unit of the target value calculated by the CPU 11 by the PID calculation is 0.01. Examples of the timing at which the calculation is performed and the timing at which the set value is set in the generation unit 16 are as illustrated in FIG.
  • the target value is 499.41 as an example as a result of the PID calculation in the previous N cycles at the timing shown in FIG.
  • the on time of the PWM signal becomes 4.99 ⁇ s.
  • the set value of the on time of the PWM signal is set to 500, the on time of the PWM signal is 5.00 ⁇ s.
  • the on-time of the PWM signal changes in units of 0.01 ⁇ s, and an error (here, the target on-time corresponding to the target value of 4.9940 ⁇ s) 0.004 ⁇ s or 0.006 ⁇ s) is large.
  • an on-time setting value that can obtain an on-time close to the target on-time corresponding to the target value is determined.
  • the target on-time corresponding to the target value (499.41) is 49941 ⁇ s
  • the first set value, the second set value, the third set value, and the fourth set value described above are set. Each is determined to be 499, 500, 499, and 500, for example.
  • the ON time of the PWM signal generated in the next N periods depending on each set value is 4.99 ⁇ s, 5.00 ⁇ s, 4.99 ⁇ s, and 5.00 ⁇ s, respectively, and the added value of the ON time is 19.98 ⁇ s. Therefore, the average on-time is 4.995 ⁇ s. Therefore, the error with respect to the target on-time of 4.9941 ⁇ s is suppressed to 0.0009 ⁇ s.
  • N 4 as in the first embodiment, the average on-time can be set with an accuracy of 0.0025 ⁇ s.
  • FIG. 5 is a timing diagram for explaining the relationship between the ON time of the first signal, the OFF time of the second signal, and the dead time.
  • the two timing charts shown in FIG. 5 both have the same time axis as the horizontal axis, and the vertical axis indicates the first signal and the second signal corresponding to the flow of time from the first period to the fourth period. Each signal level is shown.
  • the ON time of the first signal and the OFF time of the second signal have a minimum unit of setting value of 1, but a dead time register is used to set the dead time dt1 prior to the ON period of the first signal. It is assumed that the minimum unit of the set value set to 1 is also 1. Further, the accuracy of the on time and the off time set for each of the first signal and the second signal is the same, but the accuracy of the dead time dt1 is also the same as the accuracy of the on time and the off time.
  • FIG. 5 illustrates an example in which the on-time in the second period and the fourth period is longer than the on-time in the first period and the third period for the first signal.
  • the change in the set value of the ON time of the first signal within N periods is 1 at the maximum. Therefore, it can be said that the ON time in the second period and the fourth period of the first signal is longer than the ON time in the first period and the third period by an amount corresponding to the accuracy of the ON time.
  • dt21, dt22, dt21, and dt22 be dead times that continue during the ON period of the first signal from the first period to the fourth period, respectively.
  • the length of the dead time dt1 may be constant, and the length of the dead times dt21 and dt22 needs to be equal to or longer than the length of the dead time dt1. If the lengths of the dead times dt21 and dt22 are the same, as is apparent from FIG. 5, the off time of the second signal varies within N cycles in accordance with the variation of the on time of the first signal. As a result, the load on the CPU 11 for calculating the set value of the off time of the second signal increases.
  • the length of the dead time dt22 is set to the minimum necessary length (specifically, for example, the same length as the dead time dt1), and the length of the dead time dt21 is set to the dead time. It is allowed to be longer than the length of time dt22 by an amount corresponding to the accuracy of dead time.
  • the ON time of the first signal fluctuates by the same amount as the accuracy of the dead time in N cycles. The dead time following the ON period of one signal is automatically determined as either the dead time dt21 or the dead time dt22.
  • Set value of OFF time of second signal (Set value of smaller one of set values of ON time of first signal within N cycles) + (Value for setting the off period of the second signal to the same length as the dead time dt1) + (Value for setting the OFF period of the second signal to the same length as the dead time dt22) +1 ... 1 (1)
  • FIG. 6 is an explanatory diagram for explaining a method of determining N set values in the signal generation circuit 1 according to the first embodiment of the present invention.
  • “ ⁇ ” represents an average value of M (2 ⁇ M ⁇ N) set values. Since the average value has no meaning for the first set value, the number of “ ⁇ ” is one less than the number of “ ⁇ ”.
  • the first closest setting value Y and the second closest setting value Z are specified for the target value X.
  • Y that is smaller than X and not smaller than 1 ⁇ 2 or less than X is first identified, and Z is identified as Y + 1.
  • Z is identified as Y-1.
  • the M-th set value is sequentially determined so that the average value from the first set value to the M-th (2 ⁇ M ⁇ N) set value becomes a value closest to the target value X. Since the first set value is determined before the second set value in anticipation of the average value of the first and second set values being closest to the target value X, the first set value is always Y is determined.
  • Candidate values for the second set value are Y or Z.
  • the second set value it is determined which of the average values of the two candidate values of the first set value and the second set value is closer to X.
  • the first set value is Y and the two candidate values are Y or Z
  • Y is the average value of Y and Y
  • / 2 is compared to determine which is closer to X.
  • the second set value is determined to be Z.
  • the third set value it is determined which of the average values of the two candidate values of the first set value, the second set value, and the third set value is closer to X.
  • the first setting value is Y
  • Y and Y + 1 It is determined which of Y + 1/3, which is an average value of Y, and Y + 2/3, which is an average value of Y, Y + 1, and Y + 1, is closer to X.
  • the third setting value is determined to be Y.
  • the fourth set value which of the average values of the two candidate values of the first set value, the second set value, the third set value, and the fourth set value is closer to X Is determined.
  • the first setting value is Y
  • the third setting value is Y
  • the third set value is determined to be Z.
  • FIG. 7 is a flowchart showing a processing procedure of the CPU 11 that executes the PWM interrupt processing in the signal generation circuit 1 according to the first embodiment of the present invention
  • FIG. 8 shows setting value determination in the first embodiment of the present invention. It is a flowchart which shows the process sequence of CPU11 which concerns on this subroutine.
  • the initial value of the loop counter J is N.
  • the N setting values determined in the process of FIG. 8 are preferably stored sequentially at consecutive addresses in the setting value storage area 131.
  • the CPU 11 determines whether or not the loop counter J is N (here, 4) (S10). In the case (S10: YES), J is set to 1 (S11). Thereafter, the CPU 11 takes in an output voltage value obtained by converting the output voltage supplied to the load 4 by the A / D converter 14 (S12: corresponding to a detection unit), and performs voltage loop control based on the taken-in output voltage value. The calculation is executed (S13), and a target current value is calculated as the operation amount.
  • the CPU 11 captures an output current value obtained by converting the detection voltage of the current detector 27 by the A / D converter 14 (S14), and executes a calculation related to current loop control based on the captured output current value (S15). ), A target value X to be set in the generation unit 16 as an operation amount is calculated (corresponding to a calculation unit) and stored in the RAM 13. In order to omit the current loop control, steps S14 and S15 may not be executed.
  • the CPU 11 calls and executes a subroutine related to setting value determination (S16).
  • the CPU 11 calculates the setting value of the off time of the FET 22 (Lo side FET) by the equation (1) (S16a), and sets the calculated setting value in the register buffer 161 ( S16b: equivalent to a setting unit).
  • the CPU 11 reads the J-th set value among the N set values from the set-value storage area 131 (S17), sets the read J-th set value in the register buffer 161 (S18), and is interrupted. Return to routine.
  • step S10 the CPU 11 increments J by 1 (S19), and then moves the process to step S17 to set the Jth set value in the register buffer 161. .
  • the CPU 11 specifies the setting value Y closest to the target value X stored in the RAM 13 (S21: to the specifying unit). And the second setting value Z is identified (S22: corresponding to the identification unit), and the first setting value is determined to be Y (S23: corresponding to the determination unit). At this point, Z is specified as either Y + 1 or Y-1.
  • the CPU 11 sets the loop counter M to 1 (S24), and sets the total value S of the M set values to Y (S25).
  • the CPU 11 determines whether or not M is N (S26). If N is N (S26: YES), the CPU 11 returns to the called routine. When M is not N (S26: NO), the CPU 11 increments M by 1 (S27), and then calculates (S + Y) / M value Ay (S28) and (S + Z) / M value Az. Is calculated (S29). Ay and Az calculated here are two candidate values that can be an average value of M set values.
  • the CPU 11 determines whether or not
  • is equal to or smaller than
  • the CPU 11 determines the Mth set value as Y (S31: equivalent to a determination unit), and the total value of the M set values. After replacing S with S + Y (S32), the process proceeds to step S26.
  • (S30: NO) the CPU 11 determines the Mth set value as Z (S33: equivalent to a determination unit), and sums the M set values. After the value S is replaced with S + Z (S34), the process proceeds to step S26.
  • the setting value Z closest to the target value X and the setting value Z closest to the second are specified first, and the value of Z (Y + 1 or Y ⁇ 1) is stored in the RAM 13. It is not limited. For example, when determining the Mth set value, an average value from the first set value to the M ⁇ 1th set value is calculated, and the magnitude relationship between this average value and the target value X is determined. Alternatively, the set value Y closest to the target value X may be specified each time, and further, it may be specified whether the second closest set value Z is Y + 1 or Y-1.
  • FIG. 9 is a chart showing a list of N set values determined according to the target value in the signal generation circuit 1 according to the first embodiment of the present invention.
  • the target value is represented by a numerical value with two decimal places.
  • N set values will be listed and described with respect to typical target value ranges. For example, when the target value is in the range of 0.13 to 0.16, the first, second, third, and fourth set values are determined as 0, 0, 0, and 1, respectively.
  • the average value of the N set values is 0.25, and the average value of the on time of the PWM signal is 0.0025 ⁇ s.
  • the first, second, third and fourth set values are determined as 0, 1, 0 and 1, respectively, and N set values are set.
  • the average value of the PWM signal is 0.50, and the average value of the on-time of the PWM signal is 0.005 ⁇ s.
  • the first, second, third and fourth set values are determined as 1, 0, 1 and 0, respectively, and N set values are set.
  • the average value of the PWM signal is 0.50, and the average value of the on-time of the PWM signal is 0.005 ⁇ s.
  • the first, second, third, and fourth set values are determined as 1, 1, 1, and 1, respectively, and N set values are set.
  • the average value of the PWM signal is 1.00, and the average value of the on-time of the PWM signal is 0.010 ⁇ s.
  • N settings are set.
  • the value is also determined to be increased by 1.
  • the first, second, third, and fourth set values are 499, 500, 499, respectively.
  • the average value of the N set values is 499.50, and the average value of the on-time of the PWM signal is 49995 ⁇ s.
  • the CPU 11 functioning as the center of the control unit 10 can set the register buffer 161 of the generation unit 16 according to the target value X to be set to the generation unit 16. Determine and set the value.
  • the generation unit 16 periodically generates a first signal having an ON time corresponding to a set value set in the register buffer 161 and a second signal having a dead time between the first signal. .
  • N setting values are determined by combining Y and Z, and 1 is set for each period of the first signal.
  • One by one is set in the register buffer 161 of the generator 16.
  • the CPU 11 also calculates and calculates a value for setting the OFF time of the second signal in the first cycle of N cycles as an addition value of the smaller settable value determined for the same N cycle and a predetermined value.
  • the value is set in the register buffer 162 of the generation unit 16.
  • the ratio of the setting value Y closest to the target value X and the setting value Z closest to the second among the N setting values determined by the CPU 11 is appropriately determined, and thus the average value of the N setting values Is adjusted more finely than the minimum increment of the value that can be set in the register buffer 161 of the generation unit 16. Further, since the setting of the OFF time of the second signal is only once in N cycles, the processing load on the CPU 11 is reduced. Therefore, the minimum increment of the value set in the generator 16 that periodically generates the first signal having the ON time corresponding to the set value and the second signal that does not overlap the first signal is compared. It becomes possible to make it substantially smaller than the actual increment with a small processing load.
  • the on-time of the first signal is larger than the value for setting the off-time of the second signal to the same length as the dead time at which both the first and second signals should be turned off.
  • a value that is larger by the minimum unit of the settable values is set as the predetermined value.
  • the CPU 11 determines the setting value Y closest to the target value X as the first setting value, and from the first setting value to the Mth setting value (2 ⁇ M ⁇ N). The determination of the Mth set value is repeated N ⁇ 1 times so that the average value is closest to the target value X. Therefore, the average value of the set values set in the generating unit 16 from the first cycle to the cycle is set to the value closest to the target value X in any cycle of the N cycles of the PWM signal. Is possible.
  • the first embodiment is a mode in which the first set value and the Mth set value (2 ⁇ M ⁇ N) are sequentially determined, whereas the second embodiment has a target value among the M set values.
  • N setting values are determined collectively by calculating the number of setting values closest to the second. Since the configuration of the voltage conversion device in the second embodiment is the same as that shown in FIGS. 1 and 2 in the first embodiment, portions corresponding to those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Omitted.
  • FIG. 10 is an explanatory diagram for explaining a method of determining N set values in the signal generation circuit 1 according to the second embodiment of the present invention.
  • the target value X first, the closest setting value Y and the second closest setting value Z are specified.
  • Y smaller than X and not smaller than 1 ⁇ 2 or smaller than X is first identified, and Z is identified as Y + 1.
  • the average value of all the set values is Y.
  • the average value of all the setting values is 1 / N with respect to Y. (Or increase in the case of FIG. 10).
  • the average value of all the setting values increases (or decreases) by 1 / N (in the case of FIG. 10, it increases).
  • the number of set values determined as Z is determined from Y to Z.
  • the magnitude relationship between X and the value obtained by adding (or subtracting) by 1 / N in each direction may be determined each time. More specifically, when the magnitude relation between X and 1 / N added (or subtracted) K times and X is reversed, the value ya added (or subtracted) K times and K ⁇ 1 times It is possible to determine which is closer to X from the added (or subtracted) value yb, and the closer number of times (K or K ⁇ 1) may be the number of set values determined as Z.
  • the subtraction result xa becomes negative when 1 / N is repeatedly subtracted from the difference x between X and Y and subtracted K times.
  • the number of setting values determined to be Z may be determined depending on whether or not a value xc obtained by further subtracting 1 / 2N from a value xb obtained by subtracting 1 / N K-1 times from x becomes negative. .
  • the number of Z is determined to be 1. If xc is positive, the number of Z is determined to be 2.
  • 1 / 2N is first subtracted from the difference x between X and Y, and Z is determined depending on how many times 1 / N is subtracted from the subtraction result, and the subtraction result becomes negative. The number of values may be determined. If the subtraction result when 1 / 2N is subtracted is negative, the number of Z is determined as 0. If the subtraction result when 1 / N is subtracted K times is negative, the number of Z is determined as K. The This algorithm will be described in the flowchart described later. In the example of FIG. 10, since the subtraction result becomes negative when 1 / N is subtracted once from the result of subtracting 1 / 2N from x, the number of Z is determined to be 1.
  • FIG. 11 is a flowchart showing the processing procedure of the CPU 11 according to the set value determination subroutine in the second embodiment of the present invention.
  • the number K of set values in FIG. 11 and the difference x between X and Y are stored in the RAM 13. Since the processing procedure of the CPU 11 related to the PWM interrupt processing is the same as that shown in FIG. 7 in the first embodiment, illustration and description thereof are omitted.
  • the CPU 11 specifies the setting value Y closest to the target value X stored in the RAM 13 (S40: corresponding to the specifying unit) and the second A set value Z close to is specified (S41: corresponding to the specifying unit), and the number K of set values determined as Z is set to 0 (S42). Thereafter, the CPU 11 calculates a difference x between X and Y (S43), and newly sets a value obtained by subtracting 1 / 2N from the calculated x (S44).
  • the CPU 11 determines whether or not x is negative (S45), and if negative (S45: YES), moves the process to step S49 described later.
  • x is not negative (S45: NO)
  • the CPU 11 increments the value of K by 1 (S46), and newly sets a value obtained by subtracting 1 / N from x (S47).
  • the CPU 11 determines whether or not x is negative (S48). If not negative (S48: NO), the process proceeds to step S46.
  • x is negative (S48: YES)
  • the numbers of Y and Z included in the N set values are determined (corresponding to a determination unit).
  • the CPU 11 stores the NK setting values (value is determined as Y) and the K setting values (value is determined as Z) in the setting value storage area 131 (S49). Return to the specified routine.
  • steps S45 and S48 it is determined whether or not x is negative. However, an equal sign may be included in the determination to determine whether x is 0 or less.
  • FIG. 12 is a chart showing a list of N set values determined according to the target value in the signal generation circuit 1 according to the second embodiment of the present invention.
  • N setting values having different values are arranged so as to be approximately evenly distributed among the N arrangements.
  • the present invention is not limited to this, and the first setting value and the second setting value are not limited thereto.
  • the third set value and the fourth set value may be arranged in ascending or descending numerical order, or may be arranged in any order.
  • the target value and the N set values shown in FIG. 12 are not included in the chart with the same average value of the N set values compared to that shown in FIG. 9 in the first embodiment. Different. This is because the algorithm for determining the N setting values is different. Further, in FIG. 9, the arrangement order of the N set values is determined by the algorithm, whereas in FIG. 12, it is preferable for the PWM control for the voltage conversion circuit 2 (for example, the output noise is minimized). (Ii) The arrangement order of the N setting values can be appropriately determined.
  • the CPU 11 determines N set values so that the average value of all N set values is closest to the target value. Therefore, the average value of the N set values set in the generation unit 16 can be set to a value closest to the target value for the entire N period of the signal.
  • N setting values are sequentially determined every N cycles, while in the third embodiment, N setting values are stored in the setting value storage table 121 included in the ROM 12. In this mode, the information is read out every N cycles from the contents stored in advance. Since the configuration of the voltage conversion device in the third embodiment is the same as that shown in FIGS. 1 and 2 in the first embodiment, portions corresponding to those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Omitted. The contents of the set value storage table 121 are the same as those shown in FIG. 12 in the second embodiment.
  • the first setting value, the second setting value, the third setting value, and the fourth setting value read from the contents stored in the setting value storage table 121 are assigned in the fourth period when each setting value is read.
  • the register buffer 161 is sequentially set by the interrupt process and the interrupt process in the first period, the second period, and the third period in the next N period.
  • FIG. 13 is a flowchart showing a processing procedure of the CPU 11 that executes the PWM interrupt processing in the signal generation circuit 1 according to Embodiment 3 of the present invention.
  • the loop counter J and the target value X in FIG. 13 are stored in the RAM 13.
  • the initial value of the loop counter J is N.
  • steps S50 to S59 processes other than step S56 are the same as the processes from step S10 to S19 shown in FIG.
  • the CPU 11 determines whether or not the loop counter J is N (here, 4) (S50). In the case (S50: YES), J is set to 1 (S51). Thereafter, the CPU 11 performs a calculation related to the voltage loop control based on the output voltage and the current loop control based on the output current (S52 to S55).
  • the CPU 11 compares the contents of the set value storage table 121, that is, each range of the target value stored in the table, with the target value X calculated by the above-described calculation, and reads the set value of the on time. (S56). Specifically, as a result of the collation, N set values stored in the set value storage table 121 corresponding to the range including the target value X are read. The read N set values are preferably temporarily stored in consecutive addresses in the set value storage area 131 in the order stored in the set value storage table 121.
  • the CPU 11 calculates the set value of the off time of the FET 22 (Lo side FET) by the equation (1) (S56a) and sets it in the register buffer 161 (S56b: equivalent to the setting unit), and then sets the Jth set value.
  • the head addresses of the N setting values in the setting value storage table 121 are stored, and in step S57, the J-th setting value is read from the setting value storage table 121 according to the value of the loop counter J. It may be.
  • the correspondence relationship between the N set values determined in advance so that the average value is closest to the target value X and the range of the target value is as follows. It is stored in the set value storage table 121. The CPU 11 sequentially reads out N setting values to be set in the register buffer 161 of the generation unit 16 corresponding to the target value X from the setting value storage table 121 by interrupt processing. Therefore, N set values to be determined according to the target value X can be read from the set value storage table 121 when the CPU 11 executes the control and sequentially set in the generation unit 16 over N cycles.
  • the voltage conversion circuit 2 converts the voltage by switching according to the duty of the first signal generated by the signal generation circuit 1, and the PWM based on the converted voltage.
  • the CPU 11 of the signal generation circuit 1 calculates a target value to be set in the generation unit 16. Therefore, the signal generation circuit capable of making the minimum increment of the value set in the generator 16 that periodically generates the first and second signals substantially smaller than the actual increment with a relatively small processing load. 1 can be applied to the voltage converter to improve the accuracy of the output voltage.

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Abstract

設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及びコンピュータプログラムを提供する。ＣＰＵ（１１）は、発生部（１６）が発生する第１信号のＮ周期毎に、目標の値Ｘに最も近い設定値Ｙ及び２番目に近い設定値Ｚを特定し、特定したＹ及びＺの大きさとＸの大きさとを比較した結果に基づき、Ｙ及びＺを組み合わせることによって第１信号のＮ個の設定値を決定して、第１信号の周期毎に１つずつ発生部（１６）に設定し、Ｎ周期の第１周期における第２信号のオフ時間を設定するための値を、同じＮ周期について決定した設定可能値のうち小さい方の設定可能値及び所定値の加算値として算出し、算出した値を発生部（１６）に設定する。

Description

信号発生回路、電圧変換装置及びコンピュータプログラム
　本発明は、設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部と、目標の値に応じて発生部に設定可能な値を設定する制御部とを備える信号発生回路、電圧変換装置及びコンピュータプログラムに関する。
　従来、スイッチング素子をＰＷＭ信号で駆動することによって電圧を変換する電圧変換装置が広く利用されている。このＰＷＭ制御方式の電圧変換装置では、例えば電圧の目標値に基づいて電圧指令値を算出し、算出した電圧指令値に応じた値をＰＷＭ信号の発生部に設定することによって、設定された値に応じたデューティのＰＷＭ信号を発生する。このように、スイッチング素子を駆動するＰＷＭ信号のデューティを電圧の目標値に応じて変化させることにより、電圧の目標値に応じた出力電圧が得られる。
　ＰＷＭ信号により駆動されるスイッチング素子がブリッジ接続されている場合、又はスイッチングに伴ってインダクタンスを有する回路に還流する電流を同期整流する場合には、直列的に接続された２つのスイッチング素子が同時にオンするタイミングが生じないようにするために、一方のスイッチング素子がオフしてから他のスイッチング素子がオンするまでの間に、所謂デッドタイムが設けられる。
　ここで、ＰＷＭ信号の発生部に設定可能な値（以下、設定可能値という）の最小の増分（即ち最小単位）が比較的大きい場合は、目標値の変化に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧が階段状に変化することとなる。また例えば、ＰＷＭ制御による操作量としてＰＷＭ信号の発生部に設定すべき目標の値が算出される場合、目標の値の最小の増分よりも設定可能値の最小の増分の方が大きいときは、目標値の変化及び負荷変動に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧に誤差が生じる。
　これに対し、特許文献１には、ＰＷＭ信号のオン／オフ時間をＰＷＭ制御の周期毎に演算する際に、電圧指令値を被除数とする除算の剰余を切り捨てて演算することによってオン／オフ時間を算出し、算出結果に基づいてＰＷＭパルスを出力するＰＷＭインバータが開示されている。上記の演算で生じた剰余は、オン／オフ時間に反映されずに切り捨てられた電圧指令値に相当する。
　このＰＷＭインバータでは、切り捨てた剰余を次の周期以降の演算における電圧指令値に順次加算することにより、前回の演算でオン／オフ時間に反映されなかった剰余が次回の演算の際に新たなオン／オフ時間に反映され、その際の剰余が更に次の演算に反映されることが繰り返される。このため、ＰＷＭ信号の発生部に対して設定されるオン／オフ時間の平均値を、本来設定されるべき目標のオン／オフ時間に近づけることができる。つまり、発生部に設定される値の最小の増分を、平均的には実際の増分よりも小さくすることができる。
特開平３－９８４７０号公報
　しかしながら、特許文献１に開示された技術では、ＰＷＭ制御の周期毎に除算を含む演算を実行してＰＷＭ信号のオン／オフ時間を決定するため、周期毎に多大な処理負荷が発生する。また、特許文献１では、上述のデッドタイムが考慮されていないため、一定のデッドタイムが確保されるようにするためには、インバータ変換器部に含まれる少なくとも２つのスイッチング素子に対するＰＷＭ信号のオン時間を別々に算出する必要がある。このため、処理能力が低い安価なマイクロコンピュータでは、目標値の変化が比較的少ない場合であっても、上記の演算処理と通信等の他の処理とを並列的に、且つ安定的に実行することができない虞があった。
　本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及びコンピュータプログラムを提供することにある。
　本発明の一態様に係る信号発生回路は、設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部と、目標の値に応じて前記発生部に設定可能な設定可能値を前記第１信号の周期毎に設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対して前記第１及び第２信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路において、前記発生部は、前記第２信号のオフ時間を、前記第１信号のオン時間と同一の精度で設定可能であり、前記制御部は、前記第１信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定する特定部と、該特定部で特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を決定する決定部と、前記Ｎ周期の第１周期における前記第２信号のオフ時間を、前記決定部で決定した設定可能値のうち小さい方の設定可能値及び所定値の加算値により前記発生部に設定する設定部とを有することを特徴とする。
　本発明の一態様に係る信号発生回路は、前記所定値は、前記第２信号のオフ時間を前記第１及び第２信号が共にオフになるべき時間に設定するための値よりも前記設定可能値の最小単位だけ大きい値であることを特徴とする。
　本発明の一態様に係る信号発生回路は、前記決定部は、前記Ｎ個の設定可能値を、Ｍ個（Ｍは２≦Ｍ≦Ｎを満たす自然数）の設定可能値の平均的な値が前記目標の値に最も近くなるように決定することを特徴とする。
　本発明の一態様に係る信号発生回路は、前記決定部は、前記Ｎ個の設定可能値を、各設定可能値の平均的な値が、前記目標の値に最も近くなるように決定することを特徴とする。
　本発明の一態様に係る信号発生回路は、目標の値及びＮ個の設定可能値の対応関係を記憶する記憶部を備え、該記憶部は、Ｎ個の設定可能値を、各設定可能値の平均的な値が、対応する目標の値に最も近くなるように予め決定して記憶してあり、前記制御部は、前記目標の値に対応するＮ個の設定可能値を前記記憶部から読み出して前記発生部に設定することを特徴とする。
　本発明の一態様に係る電圧変換装置は、上述の信号発生回路と、該信号発生回路が発生した第１信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づいて前記目標の値を算出する算出部を備えることを特徴とする。
　本発明の一態様に係るコンピュータプログラムは、設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部と、目標の値に応じて前記発生部に設定可能な設定可能値を前記第１信号の周期毎に設定する制御部とを備え前記発生部は、外部の電圧変換回路に対して前記第１及び第２信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路における前記制御部で実行可能なコンピュータプログラムにおいて、前記制御部を、前記第１信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定する特定部、該特定部で特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を決定する決定部、並びに前記Ｎ周期の第１周期における前記第２信号のオフ時間を、前記決定部で決定した設定可能値のうち小さい方の設定可能値及び所定値の加算値により前記発生部に設定する設定部として機能させることを特徴とする。
　本態様にあっては、制御部は、目標の値に応じて発生部に設定可能な設定可能値を決定して設定し、発生部は、設定された設定可能値に応じたオン時間を有する第１信号と、該第１信号とはオン期間の重なりがない第２信号とを周期的に発生する。具体的に、制御部は、発生部が発生する第１信号のＮ周期毎に、目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定し、特定した２つの設定可能値の大きさと目標の値の大きさとを比較した結果に基づき、特定した２つの設定可能値を組み合わせることによりＮ個の設定可能値を決定して、第１信号の周期毎に１つずつ発生部に設定する。制御部は、また、Ｎ周期の第１周期における第２信号のオフ時間を設定するための値を、同じＮ周期について決定した設定可能値のうち小さい方の設定可能値及び所定値の加算値として算出し、算出した値を発生部に設定する。
　これにより、制御部が決定するＮ個の設定可能値について目標の値に最も近い設定可能値及び２番目に近い設定可能値の割合が適宜決定されるため、Ｎ個の設定可能値の平均的な値が、設定可能値の最小の増分よりもきめ細かく調整される。また、第２信号のオフ時間の設定がＮ周期に１回で済むため、制御部の処理負荷が低減される。
　本態様にあっては、第２信号のオフ時間を第１及び第２信号が共にオフになるべき時間に設定するための値よりも、第１信号の設定可能値の最小単位だけ大きい値を、上記の所定値とする。
　これにより、Ｎ周期内で第１信号のオン時間が変動した場合であっても、第１信号及び第２信号についてのデッドタイムが確保される。
　本態様にあっては、制御部は、目標の値に最も近い設定可能値を１個目の設定可能値と決定し、１個目からＭ個目（２≦Ｍ≦Ｎ）までの設定可能値の平均的な値が目標の値に最も近くなるように、Ｍ個目の設定可能値を決定することをＮ－１回だけ繰り返す。
　これにより、信号のＮ周期中のどの周期にあっても、第１周期からその周期までに発生部に設定された設定可能値の平均的な値が目標の値に最も近くなる。
　本態様にあっては、制御部は、Ｎ個全ての設定可能値の平均的な値が目標の値に最も近くなるようにＮ個の設定可能を決定する。
　これにより、信号のＮ周期全体について、発生部に設定されたＮ個の設定可能値の平均的な値が目標の値に最も近くなる。
　本態様にあっては、その平均的な値が目標の値に最も近くなるように予め決定されたＮ個の設定可能値と、目標の値との対応関係が記憶部に記憶されている。制御部は、目標の値に対応して発生部に設定すべきＮ個の設定可能値を記憶部から読み出す。
　これにより、目標の値に応じて決定すべきＮ個の設定可能値が、制御部による制御の実行時に記憶部から読み出され、Ｎ周期にわたって順次発生部に設定される。
　本態様にあっては、上述の信号発生回路が発生した第１信号のデューティに応じたスイッチングによって電圧変換回路が電圧を変換し、変換された電圧に基づいて、信号発生回路の制御部が発生部に設定すべき目標の値を算出する。
　これにより、信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
　本上記によれば、制御部が決定するＮ個の設定可能値について目標の値に最も近い設定可能値及び２番目に近い設定可能値の割合が適宜決定されるため、Ｎ個の設定可能値の平均的な値が、設定可能値の最小の増分よりもきめ細かく調整される。また、第２信号のオフ時間の設定がＮ周期に１回で済むため、制御部の処理負荷が低減される。
　従って、設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能となる。
本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図である。 本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。 発生部が第１信号を発生する動作を説明するためのタイミング図である。 Ｎ周期分の設定値によってＰＷＭ信号の平均的なオン時間が定まる動作を説明するためのタイミング図である。 第１信号のオン時間、第２信号のオフ時間、及びデッドタイムの関係を説明するためのタイミング図である。 本発明の実施の形態１に係る信号発生回路でＮ個の設定値を決定する方法を説明するための説明図である。 本発明の実施の形態１に係る信号発生回路でＰＷＭ割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態１における設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態１に係る信号発生回路で目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。 本発明の実施の形態２に係る信号発生回路でＮ個の設定値を決定する方法を説明するための説明図である。 本発明の実施の形態２における設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。 本発明の実施の形態３に係る信号発生回路でＰＷＭ割込処理を実行するＣＰＵの処理手順を示すフローチャートである。
　以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
　図１は、本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図であり、図２は、本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。図中１は信号発生回路であり、信号発生回路１は、周期が一定でオン時間及びオフ時間が夫々変化する２つのＰＷＭ信号を発生して電圧変換回路２に与える。電圧変換回路２は、外部のバッテリ３の電圧を変換して外部の負荷４に供給する。ここでは電圧変換回路２がバッテリ３の電圧を降圧するが、バッテリ３の電圧を昇圧又は昇降圧するものであってもよい。
　信号発生回路１は、ＣＰＵ（Central Processing Unit ）１１を有するマイクロコンピュータである。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ（Read Only Memory ）１２、一時的に発生した情報を記憶するＲＡＭ（Random Access Memory ）１３、アナログの電圧をデジタル値に変換するＡ／Ｄ変換器１４、複数の割込要求を調停する割込コントローラ１５、及び２つのＰＷＭ信号を発生する発生部１６と互いにバス接続されている。信号発生回路１のうち、発生部１６を除いたものが制御部１０であるが、発生部１６が制御部１０に含まれていてもよい。
　割込コントローラ１５は、複数の割込要求を受け付け可能に構成されており、何れかの割込要求を受け付けた場合、ＣＰＵ１１に対してインタラプトを要求する信号（所謂ＩＮＴ信号）を与え、ＣＰＵ１１からアクノレッジ信号（所謂ＩＮＴＡ信号）が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。バスに送出された割込ベクタがＣＰＵ１１に読み込まれた場合、ＣＰＵ１１が各割込要求に対応する割込処理を実行するようになっている。
　電圧変換回路２は、ドレインがバッテリ３の正極端子に接続されたＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にＦＥＴという）２１と、該ＦＥＴ２１のソース及びバッテリ３の負極端子夫々にドレイン及びソースが接続された同期整流用のＦＥＴ２２と、発生部１６から与えられたＰＷＭ信号に基づいてＦＥＴ２１及びＦＥＴ２２夫々のゲートに駆動信号を与える駆動回路２６とを備える。以下、ＦＥＴ２１及び２２夫々をＨｉ側ＦＥＴ及びＬｏ側ＦＥＴともいう。
　ＦＥＴ２２のドレイン及びソース間には、インダクタ２３及び抵抗器２４の直列回路を介して負荷４が接続されている。負荷４には、コンデンサ２５が並列に接続されている。抵抗器２４及びコンデンサ２５の接続点の電圧が、Ａ／Ｄ変換器１４に与えられる。抵抗器２４の両端には電流検出器２７が接続されており、電流検出器２７の検出電圧がＡ／Ｄ変換器１４に与えられる。
　図２に移って、ＲＯＭ１２は、後述する目標の値に対応付けて予め決定された複数の設定値を記憶する設定値記憶テーブル（記憶部に相当）１２１を含む。但し、本実施の形態１では、設定値記憶テーブル１２１を用いない。
　ＲＡＭ１３は、発生部１６が有するレジスタバッファ１６１に対して設定されるべき複数の設定値が記憶される設定値記憶領域１３１を含んでいる。設定値記憶領域１３１に記憶された設定値は、割込コントローラ１５が調停する後述の割込処理にて、順次レジスタバッファ１６１に設定されるようになっている。
　発生部１６は、後述するオン時間の設定値及びオフ時間の設定値夫々が設定されるレジスタバッファ１６１及び１６２と、レジスタバッファ１６１及び１６２夫々の内容が周期的にロードされるオン時間レジスタ１６３及びオフ時間レジスタ１６４と、オン時間レジスタ１６３の内容に応じたオン時間を有する第１信号を発生する第１信号発生部１６５と、オフ時間レジスタ１６４の内容に応じたオフ時間を有する第２信号を発生する第２信号発生部１６６とを有する。以下、信号がオンである状態がオン時間だけ継続する期間をオン期間という。
　発生部１６は、また、第１信号及び第２信号に共通の周期を設定するための不図示の周期レジスタと、第１信号及び第２信号に共通のオフ時間（所謂デッドタイム）のうち第１信号のオン期間に先立つデッドタイムを設定するための不図示のデッドタイムレジスタとを有する。周期レジスタ及びデッドタイムレジスタには、ＣＰＵ１１による初期化時に所定の値が各別に設定される。
　第１信号発生部１６５及び第２信号発生部１６６夫々は、オン時間レジスタ１６３及びオフ時間レジスタ１６４夫々に対してレジスタバッファ１６１及び１６２の内容をロードするためのロード信号を与える。第１信号発生部１６５及び第２信号発生部１６６夫々が発生する第１信号及び第２信号は、不図示の内部クロックの整数倍のオン時間及びオフ時間を有しており、互いにオン期間が重ならない相補的なＰＷＭ信号である。第１信号発生部１６５が発生したＰＷＭ信号は、駆動回路２６を介してＦＥＴ２１（Ｈｉ側ＦＥＴ）に与えられると共に、割込要求の１つとして割込コントローラ１５に与えられる。第２信号発生部１６６が発生したＰＷＭ信号は、駆動回路２６を介してＦＥＴ２２（Ｌｏ側ＦＥＴ）に与えられる。
　上述の構成において、信号発生回路１のＣＰＵ１１は、例えば電圧ループ制御及び電流ループ制御を並列的に実行する電流モード制御方式によって負荷４に供給する電圧を制御する。電圧ループ制御では、ＣＰＵ１１は負荷４に供給された出力電圧をＡ／Ｄ変換器１４で変換したデジタル値を、目標の電圧値から減算した偏差に基づいて、後段の電流ループ制御で目標の電流値となる操作量を演算する。この電圧ループ制御では、電圧変換回路２が出力する電圧が制御量である。
　電流ループ制御では、ＣＰＵ１１は電流検出器２７の検出電圧をＡ／Ｄ変換器１４で変換したデジタル値を、前段の電圧ループ制御からの目標の電流値から減算した偏差に基づいて、発生部１６に対する操作量を演算する。ＣＰＵ１１は、演算した操作量（以下、目標の値という）に応じて発生部１６の第１信号発生部１６５に設定可能なオン時間の設定可能値を決定する。ＣＰＵ１１は、また、上記オン時間の設定可能値と、上述のデッドタイムレジスタに設定された値とに基づいて、第２信号発生部１６６に設定可能なオフ時間の設定可能値を算出する。詳細については後述する。
　上述の設定可能値とは、発生部１６に設定されたときに出力のＰＷＭ信号の変化に反映される最小単位（最小の増分）の整数倍の値をいう。第１信号発生部１６５及び第２信号発生部１６６は、設定可能値の最小単位が同一であり、設定可能値によって設定されるオン時間及びオフ時間は、精度が同一である。以下、簡単のために、発生部１６に設定すべく決定又は算出された設定可能値を単に設定値という。発生部１６は、決定されたオン時間の設定値及び算出されたオフ時間の設定値が設定されることにより、決定された設定値に応じたオン時間を有する第１信号と算出された設定値に応じたオフ時間を有する第２信号とを発生する。この電流ループ制御では、電圧変換回路２が出力する電流が制御量である。
　ここで、電圧変換装置の出力電圧及び出力電流が時間的に比較的穏やかに変動する場合、上記の電圧ループ制御及び電流ループ制御の制御周期をＰＷＭ周期のＮ倍（Ｎは２以上の自然数）の周期で行っても十分であると言える。そこで本実施の形態１では、ＰＷＭ周期のＮ周期毎に発生部１６に対するＮ周期分のオン時間の設定値をまとめて決定して設定値記憶領域１３１に記憶しておき、ＰＷＭ周期で発生する割込処理にてオン時間の設定値を発生部１６に設定する。
　以下では、簡単のためにＮ＝４とするが、これに限定されるものではなく、Ｎは２、３又は５以上であってもよい。また、Ｎ周期分の設定値は必ずしも周期毎に発生部１６に設定する必要はなく、ある周期と次の周期とで第１信号のオン時間の設定値が変わるときにのみ設定するようにしてもよい。
　次に、第１信号発生部１６５がレジスタバッファ１６１の内容に応じたオン時間を有する第１信号を発生する仕組みについて説明する。第２信号発生部１６６がレジスタバッファ１６２の内容に応じたオフ時間を有する第２信号を発生する仕組みについては、オン時間をオフ時間に読み替えることにより、以下の図３の場合と同様になるため、その説明を省略する。但し、第２信号についてレジスタバッファ１６２の内容がＮ周期の間に１回だけ設定される点が、第１信号の場合と異なる（詳細については後述する）。
　図３は、発生部１６が第１信号を発生する動作を説明するためのタイミング図である。図３に示す５つのタイミング図は、何れも同一の時間軸を横軸にしてあり、縦軸には、図の上から、第１信号（ＰＷＭ信号）の信号レベル、ＰＷＭ信号に応じて実行される割込処理の実行状態、発生部１６のレジスタバッファ１６１の内容、レジスタバッファ１６１の内容をオン時間レジスタ１６３にロードするためのロード信号のオン／オフ状態、並びにオン時間レジスタ１６３の内容を示してある。
　ＰＷＭ信号は、時刻ｔ２１からｔ２２まで、時刻ｔ２２からｔ２３まで、時刻ｔ２３からｔ２４まで、及び時刻ｔ２４からｔ３１までの夫々が、Ｎ周期（Ｎ＝４）における第１周期、第２周期、第３周期、及び第４周期であり、時刻ｔ１４からｔ２１までが、１つ前のＮ周期における第４周期である。ＰＷＭ信号が立ち上がるタイミングは、各周期の開始時点と一致している。但し、簡単のために、図３では上述のデッドタイムを図示していない。ＰＷＭ信号の各周期における信号レベルがＨからＬに変化する時の立ち下がりが、割込コントローラ１５に対する割込要求として受け付けられて割込処理が１回実行される。
　具体的には、時刻ｔ１４、ｔ２１、ｔ２２、ｔ２３及びｔ２４夫々から、各周期におけるオン時間Ｔ１４、Ｔ２１、Ｔ２２、Ｔ２３及びＴ２４が経過した時に割込処理が実行される。このうち、第４周期における割込処理は、第１周期、第２周期及び第３周期における割込処理と比較して、次のＮ周期のための設定値をまとめて決定するための時間だけ実行時間が長くなる。決定された設定値は、ＲＡＭ１３に含まれる設定値記憶領域１３１における第１アドレスから第４アドレスまでの連続した記憶領域に、夫々第１設定値、第２設定値、第３設定値及び第４設定値として記憶される。
　設定値記憶領域１３１に記憶された第１設定値、第２設定値、第３設定値及び第４設定値夫々は、各設定値が記憶されたときの第４周期における割込処理、並びに次のＮ周期における第１周期、第２周期及び第３周期夫々における割込処理により順次読み出されて、レジスタバッファ１６１に設定される。これにより、第１周期、第２周期、第３周期及び第４周期夫々における割込処理では、レジスタバッファ１６１の内容が、第２設定値、第３設定値、第４設定値及び次のＮ周期のための第１設定値に書き替えられる。
　一方、ＰＷＭ信号の信号レベルがＬからＨに変化する時の立ち上がり、即ち時刻ｔ１４、ｔ２１、ｔ２２、ｔ２３、ｔ２４及びｔ３１では、第１信号発生部１６５からオン時間レジスタ１６３に対してレジスタバッファ１６１の内容をロードするためのロード信号が与えられる。これにより、第１周期、第２周期、第３周期及び第４周期夫々の間、オン時間レジスタ１６３の内容は、第１周期分、第２周期分、第３周期分及び第４周期分の設定値に保持される。これらの設定値により、第１周期、第２周期、第３周期及び第４周期夫々におけるＰＷＭ信号のオン時間が定まる。
　なお、図３に示す例では、１つ前のＮ周期における第４周期内に、次のＮ周期のための４つの設定値を決定したが、この決定が第４周期内に完了しない場合は、設定値記憶領域１３１をダブルバッファとしておき、設定値記憶領域１３１に対する書き込みと読み出しとが競合しないようにすればよい。具体的には、連続する第４周期、第１周期、第２周期及び第３周期の間に４つの設定値を決定して一方の設定値記憶領域に書き込み、これに続く第４周期、第１周期、第２周期及び第３周期の間に次の４つの設定値を決定して他方の設定値記憶領域に書き込むと共に、各周期における割込処理にて一方の設定値記憶領域から先に決定した４つの設定値を順次読み出すようにすればよい。
　次に、目標の値に応じたオン時間の設定値を発生部１６に設定する具体例について説明する。
　図４は、Ｎ周期分の設定値によってＰＷＭ信号の平均的なオン時間が定まる動作を説明するためのタイミング図である。図の横軸は時間を表し、縦軸は第１信号（ＰＷＭ信号）の信号レベルを表す。図４では、２つの連続するＮ周期について、ＰＷＭ周期の第１周期、第２周期、第３周期及び第４周期におけるＰＷＭ信号がオン／オフに変化する様子を示してある。各ＰＷＭ周期におけるＰＷＭ信号は、前半がオンであり、後半がオフである。ここでも簡単のためにＮ＝４とする
　本実施の形態１では、発生部１６が発生するＰＷＭ信号の周期が１０μｓであり、発生部１６に設定可能なオン時間の設定値の最小単位（即ち最小の増分）が１であって、この最小単位の１がＰＷＭ信号のオン時間の０．０１μｓに対応する。換言すれば、発生部１６が発生する第１信号のオン時間は、０．０１μｓの精度で設定が可能である。その一方で、ＣＰＵ１１がＰＩＤ演算によって算出した目標の値の最小単位は０．０１であるものとする。演算が行われるタイミング及び発生部１６に設定値が設定されるタイミングの例は、図３に示した通りである。
　図４に示すタイミングにおいて、先のＮ周期におけるＰＩＤ演算の結果、例として目標の値が４９９．４１である場合を想定する。この目標の値に対してＰＷＭ信号のオン時間の設定値を４９９に設定したときは、ＰＷＭ信号のオン時間が４．９９μｓとなる。また、ＰＷＭ信号のオン時間の設定値を５００に設定したときは、ＰＷＭ信号のオン時間が５．００μｓとなる。このように、オン時間の設定値を１ずつ変更した場合、ＰＷＭ信号のオン時間が０．０１μｓ単位で変化し、目標の値に対応する目標のオン時間である４．９９４０μｓに対する誤差（ここでは０．００４μｓ又は０．００６μｓ）が大きい。
　そこで本実施の形態１では、目標の値に対応する目標のオン時間に近いオン時間が得られるオン時間の設定値を決定する。ここでは、目標のオン時間に最も近いオン時間が得られるオン時間の設定値を決定することが好ましい。具体的には、目標の値（４９９．４１）に対応する目標のオン時間が４．９９４１μｓであるから、上述の第１設定値、第２設定値、第３設定値及び第４設定値の夫々が、例えば４９９、５００、４９９及び５００と決定される。
　この場合、各設定値によって次のＮ周期に発生するＰＷＭ信号のオン時間は、夫々４．９９μｓ、５．００μｓ、４．９９μｓ及び５．００μｓとなり、オン時間の加算値が１９．９８μｓであるから平均のオン時間が４．９９５μｓとなる。従って、目標のオン時間である４．９９４１μｓに対する誤差が０．０００９μｓにまで抑えられる。本実施の形態１のようにＮ＝４である場合、平均のオン時間は、０．００２５μｓの精度で設定が可能となる。
　次に、第１信号のオン時間に基づいて第２信号のオフ時間を決定する方法について説明する。
　図５は、第１信号のオン時間、第２信号のオフ時間、及びデッドタイムの関係を説明するためのタイミング図である。図５に示す２つのタイミング図は、何れも同一の時間軸を横軸にしてあり、縦軸には、第１周期から第４周期までの時間の流れに応じた第１信号及び第２信号夫々の信号レベルを示してある。
　上述したように、第１信号のオン時間及び第２信号のオフ時間は、設定値の最小単位が１であるが、第１信号のオン期間に先立つデッドタイムｄｔ１を設定するためにデッドタイムレジスタに設定される設定値の最小単位も１であるものとする。また、第１信号及び第２信号夫々について設定されるオン時間及びオフ時間は、精度が同一であるが、デッドタイムｄｔ１の精度もオン時間及びオフ時間の精度と同一であるものとする。
　図５では、第１信号について、第２周期及び第４周期におけるオン時間が、第１周期及び第３周期におけるオン時間よりも長い場合を例にしている。一方、図４を用いて説明したように、Ｎ周期内における第１信号のオン時間の設定値の変動は、最大で１である。従って、第１信号の第２周期及び第４周期におけるオン時間は、第１周期及び第３周期におけるオン時間よりも、オン時間の精度に相当する分だけ長いと言える。
　ここで、第１周期から第４周期までの第１信号のオン期間に夫々続くデッドタイムをｄｔ２１，ｄｔ２２，ｄｔ２１，ｄｔ２２とする。一般的に、デッドタイムｄｔ１の長さは一定でよく、デッドタイムｄｔ２１及びｄｔ２２の長さは、デッドタイムｄｔ１の長さと同等又はそれ以上になるようにする必要がある。仮にデッドタイムｄｔ２１及びｄｔ２２の長さが同一になるようにする場合、図５から明らかなように、第１信号のオン時間の変動に応じて第２信号のオフ時間がＮ周期内で変動することとなり、第２信号のオフ時間の設定値を算出するためのＣＰＵ１１の負荷が増大する。
　そこで、本実施の形態１にあっては、デッドタイムｄｔ２２の長さを必要最小限の長さ（具体的には、例えばデッドタイムｄｔ１と同じ長さ）とし、デッドタイムｄｔ２１の長さがデッドタイムｄｔ２２の長さよりもデッドタイムの精度に相当する分だけ長くなることを許容する。一方、第１信号のオン時間は、Ｎ周期の中でデッドタイムの精度と同じ分だけ変動するから、第２信号のオフ時間の設定値を以下の式（１）により算出することにより、第１信号のオン期間に続くデッドタイムが、デッドタイムｄｔ２１又はデッドタイムｄｔ２２の何れかに自動的に定まることとなる。
第２信号のオフ時間の設定値
＝（Ｎ周期内における第１信号のオン時間の設定値のうち小さい方の設定値）
　＋（第２信号のオフ期間をデッドタイムｄｔ１と同じ長さに設定するための値）
　＋（第２信号のオフ期間をデッドタイムｄｔ２２と同じ長さに設定するための値）
　＋１・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１）
　次に、目標の値に対応する第１設定値、第２設定値、第３設定値及び第４設定値の決定方法について説明する。
　図６は、本発明の実施の形態１に係る信号発生回路１でＮ個の設定値を決定する方法を説明するための説明図である。図中「○」はＮ個（Ｎ＝４）の設定値を表し、「●」はＭ個（２≦Ｍ≦Ｎ）の設定値の平均値を表す。第１設定値については平均値が意味を持たないので、「●」の個数は「○」の個数よりも１つだけ少ない。
　目標の値Ｘに対して、先ず最も近い設定値Ｙ及び２番目に近い設定値Ｚが特定される。図６の例では、Ｘより小さく、且つＸより１／２以上小さくないＹが最初に特定され、ＺがＹ＋１と特定される。図６に示す場合とは異なって、Ｘより大きく、且つＸより１／２以上大きくないＹが最初に特定される場合（図示を省略）は、ＺがＹ－１と特定される。
　本実施の形態１では、Ｙ及びＺ（＝Ｙ＋１）のうちからＮ個の設定値が順次決定される。その際に、第１設定値から第Ｍ（２≦Ｍ≦Ｎ）設定値までの平均値が目標の値Ｘに最も近い値となるように第Ｍ設定値が順次決定される。第１設定値については、第１及び第２設定値の平均値が目標の値Ｘに最も近くなることを見越して第２設定値よりも先に決定されるため、第１設定値は、常にＹと決定される。第２設定値の候補値はＹ又はＺである。
　第２設定値が決定される場合、第１設定値と第２設定値の２つの候補値夫々との平均値のうち、どちらがＸに近いのかが判定される。この場合、第１設定値はＹであり、２つの候補値はＹ又はＺであるから、ＹとＹとの平均値であるＹ、及びＹとＺ（＝Ｙ＋１）との平均値であるＹ＋１／２を比較してどちらがＸに近いのかが判定される。図６の場合は、ＹよりもＹ＋１／２の方がＸに近いため、第２設定値はＺと決定される。
　第３設定値が決定される場合、第１設定値と、第２設定値と、第３設定値の２つの候補値夫々との平均値のうち、どちらがＸに近いのかが判定される。この場合、第１設定値はＹであり、第２設定値はＺ（＝Ｙ＋１）であり、第３設定値の２つの候補値はＹ又はＺ（＝Ｙ＋１）であるから、ＹとＹ＋１とＹとの平均値であるＹ＋１／３、及びＹとＹ＋１とＹ＋１との平均値であるＹ＋２／３のうちのどちらがＸに近いのかが判定される。図６の場合は、Ｙ＋２／３よりもＹ＋１／３の方がＸに近いため、第３設定値はＹと決定される。
　第４設定値が決定される場合、第１設定値と、第２設定値と、第３設定値と、第４設定値の２つの候補値夫々との平均値のうち、どちらがＸに近いのかが判定される。この場合、第１設定値はＹであり、第２設定値はＺ（＝Ｙ＋１）であり、第３設定値はＹであり、第４設定値の２つの候補値はＹ又はＺ（＝Ｙ＋１）であるから、ＹとＹ＋１とＹとＹとの平均値であるＹ＋１／４、及びＹとＹ＋１とＹとＹ＋１との平均値であるＹ＋２／４のうちのどちらがＸに近いのかが判定される。図６の場合は、Ｙ＋１／４よりもＹ＋２／４の方がＸに近いため、第３設定値はＺと決定される。
　以上の図３から図６では、Ｎが４の場合について説明したが、Ｎが２、３又は５以上の場合についても同様である。以下では、上述したＮ個の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図７は、本発明の実施の形態１に係る信号発生回路１でＰＷＭ割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図８は、本発明の実施の形態１における設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。
　図７におけるループカウンタＪ、図８における目標の値Ｘ、目標の値に最も近い値Ｙ、２番目に近い値Ｚ、ループカウンタＭ、Ｍ個の設定値の合計値Ｓ、値Ａｙ及び値Ａｚは、ＲＡＭ１３に記憶される。ループカウンタＪの初期値はＮである。図８の処理で決定されたＮ個の設定値は、設定値記憶領域１３１内の連続したアドレスに順次記憶されることが好ましい。
　ＰＷＭ周期の割込が発生してＣＰＵ１１の制御が図７の処理に移った場合、ＣＰＵ１１は、ループカウンタＪがＮ（ここでは４）であるか否かを判定し（Ｓ１０）、Ｎである場合（Ｓ１０：ＹＥＳ）、Ｊを１とする（Ｓ１１）。その後、ＣＰＵ１１は、負荷４に供給された出力電圧をＡ／Ｄ変換器１４で変換した出力電圧値を取り込み（Ｓ１２：検出部に相当）、取り込んだ出力電圧値に基づいて電圧ループ制御に係る演算を実行し（Ｓ１３）、操作量として目標の電流値を算出する。
　その後、ＣＰＵ１１は、電流検出器２７の検出電圧をＡ／Ｄ変換器１４で変換した出力電流値を取り込み（Ｓ１４）、取り込んだ出力電流値に基づいて電流ループ制御に係る演算を実行し（Ｓ１５）、操作量として発生部１６に設定すべき目標の値Ｘを算出して（算出部に相当）ＲＡＭ１３に記憶する。電流ループ制御を省略するために、ステップＳ１４及びＳ１５を実行しないようにしてもよい。
　次いで、ＣＰＵ１１は、設定値決定に係るサブルーチンを呼び出して実行する（Ｓ１６）。設定値決定に係るサブルーチンからリターンした場合、ＣＰＵ１１は、ＦＥＴ２２（Ｌｏ側ＦＥＴ）のオフ時間の設定値を式（１）により算出し（Ｓ１６ａ）、算出した設定値をレジスタバッファ１６１に設定する（Ｓ１６ｂ：設定部に相当）。その後、ＣＰＵ１１は、Ｎ個の設定値のうちの第Ｊ設定値を設定値記憶領域１３１から読み出し（Ｓ１７）、読み出した第Ｊ設定値をレジスタバッファ１６１に設定して（Ｓ１８）、割り込まれたルーチンにリターンする。
　一方、ステップＳ１０でＪがＮではない場合（Ｓ１０：ＮＯ）、ＣＰＵ１１は、Ｊを１だけインクリメントした（Ｓ１９）後、第Ｊ設定値をレジスタバッファ１６１に設定するためにステップＳ１７に処理を移す。
　図８に移って、ＰＷＭ割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、ＲＡＭ１３に記憶された目標の値Ｘに最も近い設定値Ｙを特定する（Ｓ２１：特定部に相当）と共に、２番目に近い設定値Ｚを特定し（Ｓ２２：特定部に相当）、更に第１設定値をＹと決定する（Ｓ２３：決定部に相当）。この時点で、ＺはＹ＋１又はＹ－１の何れか一方に特定される。次いで、ＣＰＵ１１は、ループカウンタＭを１とし（Ｓ２４）、Ｍ個の設定値の合計値ＳをＹとする（Ｓ２５）。
　その後、ＣＰＵ１１は、ＭがＮであるか否かを判定し（Ｓ２６）、Ｎである場合（Ｓ２６：ＹＥＳ）、呼び出されたルーチンにリターンする。ＭがＮではない場合（Ｓ２６：ＮＯ）、ＣＰＵ１１は、Ｍを１だけインクリメントした（Ｓ２７）後、（Ｓ＋Ｙ）／Ｍの値Ａｙを算出する（Ｓ２８）と共に、（Ｓ＋Ｚ）／Ｍの値Ａｚを算出する（Ｓ２９）。ここで算出したＡｙ及びＡｚは、Ｍ個の設定値の平均値になり得る２つの候補値である。
　次いで、ＣＰＵ１１は、｜Ａｙ－Ｘ｜が｜Ａｚ－Ｘ｜以下であるか否かを判定する（Ｓ３０）。ここでの判定は、上記２つの候補値のうち、何れが目標の値Ｘに近いのかを判定するものである。｜Ａｙ－Ｘ｜が｜Ａｚ－Ｘ｜以下である場合（Ｓ３０：ＹＥＳ）、ＣＰＵ１１は、第Ｍ設定値をＹと決定し（Ｓ３１：決定部に相当）、Ｍ個の設定値の合計値ＳをＳ＋Ｙに置き換えた（Ｓ３２）後、ステップＳ２６に処理を移す。一方、｜Ａｙ－Ｘ｜が｜Ａｚ－Ｘ｜より大きい場合（Ｓ３０：ＮＯ）、ＣＰＵ１１は、第Ｍ設定値をＺと決定し（Ｓ３３：決定部に相当）、Ｍ個の設定値の合計値ＳをＳ＋Ｚに置き換えた（Ｓ３４）後、ステップＳ２６に処理を移す。
　上述のフローチャートでは、目標の値Ｘに最も近い設定値Ｙと共に２番目に近い設定値Ｚを先に特定して、Ｚの値（Ｙ＋１又はＹ－１）をＲＡＭ１３に記憶したが、この方法に限定されるものではない。例えば、第Ｍ設定値を決定する際に、第１設定値から第Ｍ－１設定値までの平均値を算出しておき、この平均値と目標の値Ｘとの大小関係を判定することによって、目標の値Ｘに最も近い設定値Ｙを都度特定し、更に２番目に近い設定値ＺがＹ＋１であるのか、又はＹ－１であるのかを特定するようにしてもよい。
　次に、上述のようにして決定されたＮ個の設定値の複数の例について説明する。
　図９は、本発明の実施の形態１に係る信号発生回路１で目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。目標の値は、小数以下２桁の数値で表されるものとする。以下、代表的な目標の値の範囲について、Ｎ個の設定値を列挙して説明する。例えば目標の値が０．１３から０．１６の範囲内にある場合、第１、第２、第３及び第４設定値は、夫々０、０、０及び１と決定される。この場合、Ｎ個の設定値の平均値は０．２５であり、これによるＰＷＭ信号のオン時間の平均値は０．００２５μｓである。
　目標の値が０．３８から０．５０の範囲内にある場合、第１、第２、第３及び第４設定値は、夫々０、１、０及び１と決定され、Ｎ個の設定値の平均値は０．５０であり、これによるＰＷＭ信号のオン時間の平均値は０．００５μｓである。目標の値が０．５１から０．６２の範囲内にある場合、第１、第２、第３及び第４設定値は、夫々１、０、１及び０と決定され、Ｎ個の設定値の平均値は０．５０であり、これによるＰＷＭ信号のオン時間の平均値は０．００５μｓである。目標の値が０．８８から１．１２の範囲内にある場合、第１、第２、第３及び第４設定値は、夫々１、１、１及び１と決定され、Ｎ個の設定値の平均値は１．００であり、これによるＰＷＭ信号のオン時間の平均値は０．０１０μｓである。
　以下、目標の値の範囲が０．１３から１．１２の範囲内にある９つの範囲の夫々について、目標の値の範囲の下限及び上限が１．００だけ大きくなる毎に、Ｎ個の設定値も１だけ大きくなるように決定される。特に図４に対応する場合について言えば、目標の値が４９９．３８から４９９．５０の範囲内にある場合、第１、第２、第３及び第４設定値は、夫々４９９、５００、４９９及び５００と決定され、Ｎ個の設定値の平均値は４９９．５０であり、これによるＰＷＭ信号のオン時間の平均値は４．９９５μｓである。
　以上のように本実施の形態１によれば、制御部１０の中枢として機能するＣＰＵ１１は、発生部１６に設定すべき目標の値Ｘに応じて発生部１６のレジスタバッファ１６１に設定可能な設定値を決定して設定する。発生部１６は、レジスタバッファ１６１に設定された設定値に応じたオン時間を有する第１信号と、該第１信号との間にデッドタイムが設けられた第２信号とを周期的に発生する。具体的に、ＣＰＵ１１は、発生部１６が有する第１信号発生部１６５が発生する第１信号のＮ（＝４）周期毎に、目標の値Ｘに最も近い設定値Ｙ及び２番目に近い設定値Ｚを特定し、特定したＹ及びＺの大きさとＸの大きさとを比較した結果に基づき、Ｙ及びＺを組み合わせることによりＮ個の設定値を決定して、第１信号の周期毎に１つずつ発生部１６のレジスタバッファ１６１に設定する。ＣＰＵ１１は、また、Ｎ周期の第１周期における第２信号のオフ時間を設定するための値を、同じＮ周期について決定した小さい方の設定可能値及び所定値の加算値として算出し、算出した値を発生部１６のレジスタバッファ１６２に設定する。
　これにより、ＣＰＵ１１が決定するＮ個の設定値について目標の値Ｘに最も近い設定値Ｙ及び２番目に近い設定値Ｚの割合が適宜決定されるため、Ｎ個の設定値の平均的な値が、発生部１６のレジスタバッファ１６１に設定可能な値の最小の増分よりもきめ細かく調整される。また、第２信号のオフ時間の設定がＮ周期に１回で済むため、ＣＰＵ１１の処理負荷が低減される。
　従って、設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部１６に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能となる。
　また、実施の形態１によれば、第２信号のオフ時間を第１及び第２信号が共にオフになるべきデッドタイムと同じ長さに設定するための値よりも、第１信号のオン時間の設定可能値の最小単位だけ大きい値を、上記の所定値とする。
　これにより、Ｎ周期内で第１信号のオン時間が変動した場合であっても、第１信号及び第２信号についてのデッドタイムを確保することが可能となる。
　更に、実施の形態１によれば、ＣＰＵ１１は、目標の値Ｘに最も近い設定値Ｙを第１設定値と決定し、第１設定値から第Ｍ設定値（２≦Ｍ≦Ｎ）までの平均的な値が目標の値Ｘに最も近くなるように、第Ｍ設定値を決定することをＮ－１回だけ繰り返す。
　従って、ＰＷＭ信号のＮ周期中のどの周期にあっても、第１周期からその周期までに発生部１６に設定された設定値の平均的な値を目標の値Ｘに最も近い値にすることが可能となる。
（実施の形態２）
　実施の形態１が、第１設定値及び第Ｍ設定値（２≦Ｍ≦Ｎ）を順次決定する形態であるのに対し、実施の形態２は、Ｍ個の設定値のうち目標の値に２番目に近い設定値の個数を算出することにより、Ｎ個の設定値を一括して決定する形態である。
　実施の形態２における電圧変換装置の構成は、実施の形態１における図１及び２に示すものと同様であるため、実施の形態１に対応する箇所には同一の符号を付してその説明を省略する。
　図１０は、本発明の実施の形態２に係る信号発生回路１でＮ個の設定値を決定する方法を説明するための説明図である。目標の値Ｘに対して、先ず最も近い設定値Ｙ及び２番目に近い設定値Ｚが特定される。図１０の例では、Ｘより小さく、且つＸより１／２以上小さくないＹが最初に特定され、ＺがＹ＋１と特定される。
　さて、第１設定値から第Ｎ設定値までが全てＹと決定されたと仮定すると、全ての設定値の平均値はＹとなる。次に、Ｎ個の設定値のうち１つだけ設定値がＹではなくＺ（図１０の場合はＹ＋１）と決定された場合、全ての設定値の平均値は、Ｙに対して１／Ｎだけ増加（又は減少）する（図１０の場合は増加する）。同様に、Ｚと決定される設定値が１つ増加する毎に全ての設定値の平均値が１／Ｎだけ増加（又は減少）する（図１０の場合は増加する）。
　Ｚと決定される設定値の数と全ての設定値の平均値との関係が上述のとおりであることを考慮して、Ｚと決定される設定値の数を求めるには、ＹからＺに向けて１／Ｎずつ加算（又は減算）した値とＸとの大小関係を都度判定すればよい。より具体的には、Ｙに対して１／ＮをＫ回加算（又は減算）した値とＸとの大小関係が逆転した場合、Ｋ回加算（又は減算）した値ｙａと、Ｋ－１回加算（又は減算）した値ｙｂとで、どちらがＸに近いかを判定し、近い方の回数（Ｋ又はＫ－１）をＺと決定される設定値の数とすればよい。
　具体的に図１０の場合は、Ｙに対して１／ＮをＫ－１回加算（又は減算）した値ｙｂに更に１／２Ｎを加算（又は減算）した値ｙｃとＸとの大小関係を判定すればよい。図１０の場合は（図１０の左半分参照）、Ｋ＝２であり、ｙｃの方がＸより大きいと判定されるため、Ｋ－１の値（＝１）がＺと判定される設定値の数となる。
　上述したアルゴリズムをＸの側から見れば（図１０の右半分参照）、ＸとＹとの差分ｘから１／Ｎを減算することを繰り返し、Ｋ回減算したときに減算結果ｘａが負になった場合、ｘから１／ＮをＫ－１回減算した値ｘｂから更に１／２Ｎを減算した値ｘｃが負になるか否かによって、Ｚと決定される設定値の数を決定すればよい。図１０の例ではＫ＝２であり、ｘｃが負になるから、Ｚの数が１と決定される。仮にｘｃが正であればＺの数が２と決定される。
　なお、ＸとＹとの差分ｘから先に１／２Ｎを減算しておき、この減算結果から１／Ｎを何回減算したときに減算結果が負になるかによって、Ｚと決定される設定値の数を決定してもよい。１／２Ｎを減算したときの減算結果が負であれば、Ｚの数が０と決定され、１／ＮをＫ回減算したときの減算結果が負であればＺの数がＫと決定される。後述するフローチャートでは、このアルゴリズムで説明する。図１０の例では、ｘから１／２Ｎを減算した結果から１／Ｎを１回減算したときに減算結果が負になるから、Ｚの数が１と決定される。
　以下では、上述した信号発生回路１の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図１１は、本発明の実施の形態２における設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。図１１における設定値の数Ｋ、及びＸとＹの差分ｘは、ＲＡＭ１３に記憶される。ＰＷＭ割込処理に係るＣＰＵ１１の処理手順は、実施の形態１における図７に示すものと同様であるため、図示及び説明を省略する。
　ＰＷＭ割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、ＲＡＭ１３に記憶された目標の値Ｘに最も近い設定値Ｙを特定する（Ｓ４０：特定部に相当）と共に、２番目に近い設定値Ｚを特定し（Ｓ４１：特定部に相当）、更にＺと決定される設定値の数Ｋを０とする（Ｓ４２）。その後、ＣＰＵ１１は、ＸとＹの差分ｘを算出し（Ｓ４３）、算出したｘから１／２Ｎを減算した値を新たにｘとする（Ｓ４４）。
　次いで、ＣＰＵ１１は、ｘが負であるか否かを判定し（Ｓ４５）、負である場合（Ｓ４５：ＹＥＳ）、後述するステップＳ４９に処理を移す。ｘが負ではない場合（Ｓ４５：ＮＯ）、ＣＰＵ１１は、Ｋの値を１だけインクリメントし（Ｓ４６）、ｘから１／Ｎを減算した値を新たにｘとする（Ｓ４７）。
　次いで、ＣＰＵ１１は、ｘが負であるか否かを判定し（Ｓ４８）、負ではない場合（Ｓ４８：ＮＯ）、ステップＳ４６に処理を移す。ｘが負である場合（Ｓ４８：ＹＥＳ）、Ｎ個の設定値に含まれるＹ及びＺの個数が決定される（決定部に相当）。ＣＰＵ１１は、（値が）Ｙと決定されたＮ－Ｋ個の設定値と、（値が）Ｚと決定されたＫ個の設定値とを設定値記憶領域１３１に記憶し（Ｓ４９）、呼び出されたルーチンにリターンする。
　なお、ステップＳ４５及びＳ４８では、ｘが負であるか否かを判定したが、判定に等号を含めて、ｘが０以下で有るか否かを判定するようにしてもよい。
　次に、上述のようにして決定されたＮ個の設定値の複数の例について説明する。
　図１２は、本発明の実施の形態２に係る信号発生回路１で目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。図１２では、値が異なるＮ個の設定値がＮ個の並びの中で概ね均等に分散されるように並べてあるが、これに限定されるものではなく、第１設定値、第２設定値、第３設定値及び第４設定値を数値の昇順又は降順に並べてもよいし、順不同に並べてもよい。
　図１２に示す目標の値及びＮ個の設定値は、実施の形態１における図９に示すものと比較して、Ｎ個の設定値の平均値が同じものが図表に含まれていない点が異なる。これは、Ｎ個の設定値を決定するアルゴリズムが異なるためである。また、図９ではＮ個の設定値の並び順がアルゴリズムによって決まるものであるのに対し、図１２では、電圧変換回路２に対するＰＷＭ制御にとって好ましくなるように（例えば出力のノイズが最も小さくなるように）Ｎ個の設定値の並び順が適宜決定され得る点が異なる。
　以上のように本実施の形態２によれば、ＣＰＵ１１は、Ｎ個全ての設定値の平均的な値が目標の値に最も近くなるようにＮ個の設定値を決定する。
　従って、信号のＮ周期全体について、発生部１６に設定されたＮ個の設定値の平均的な値を目標の値に最も近い値にすることが可能となる。
（実施の形態３）
　実施の形態１は、Ｎ個の設定値がＮ周期毎に順次決定される形態であるのに対し、実施の形態３は、Ｎ個の設定値が、ＲＯＭ１２に含まれる設定値記憶テーブル１２１に予め記憶された内容からＮ周期毎に読み出される形態である。
　実施の形態３における電圧変換装置の構成は、実施の形態１における図１及び２に示すものと同様であるため、実施の形態１に対応する箇所には同一の符号を付してその説明を省略する。設定値記憶テーブル１２１の内容は、実施の形態２における図１２に示すものと同様である。
　Ｎ個の設定値は、例えばＮ周期（Ｎ＝４）における第４周期で読み出される。設定値記憶テーブル１２１に記憶された内容から読み出された第１設定値、第２設定値、第３設定値及び第４設定値夫々は、各設定値が読み出された第４周期における割込処理、並びに次のＮ周期における第１周期、第２周期及び第３周期夫々における割込処理により順次レジスタバッファ１６１に設定される。
　以下では、上述したＮ個の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図１３は、本発明の実施の形態３に係る信号発生回路１でＰＷＭ割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。図１３におけるループカウンタＪ及び目標の値Ｘは、ＲＡＭ１３に記憶される。ループカウンタＪの初期値はＮである。
　なお、ステップＳ５０からＳ５９までの処理のうち、ステップＳ５６以外の処理は、実施の形態１における図７に示すステップＳ１０からＳ１９までの処理と同様であるため、詳細な説明を省略する。
　ＰＷＭ周期の割込が発生してＣＰＵ１１の制御が図１３の処理に移った場合、ＣＰＵ１１は、ループカウンタＪがＮ（ここでは４）であるか否かを判定し（Ｓ５０）、Ｎである場合（Ｓ５０：ＹＥＳ）、Ｊを１とする（Ｓ５１）。その後、ＣＰＵ１１は、出力電圧に基づく電圧ループ制御、及び出力電流に基づく電流ループ制御に係る演算を実行する（Ｓ５２～Ｓ５５）。
　次いで、ＣＰＵ１１は、設定値記憶テーブル１２１の内容、即ちテーブルに記憶された目標の値の各範囲と、上述の演算によって算出した目標の値Ｘとを照合して、オン時間の設定値を読み出す（Ｓ５６）。具体的には、照合の結果、目標の値Ｘが含まれる範囲に対応して設定値記憶テーブル１２１に記憶されているＮ個の設定値が読み出される。読み出されたＮ個の設定値は、設定値記憶テーブル１２１に記憶されていた順序で、設定値記憶領域１３１内の連続したアドレスに一旦記憶されることが好ましい。
　次いで、ＣＰＵ１１は、ＦＥＴ２２（Ｌｏ側ＦＥＴ）のオフ時間の設定値を式（１）により算出して（Ｓ５６ａ）レジスタバッファ１６１に設定した（Ｓ５６ｂ：設定部に相当）後、第Ｊ設定値を設定値記憶領域１３１から読み出し（Ｓ５７）、読み出した第Ｊ設定値をレジスタバッファ１６１に設定して（Ｓ５８）、割り込まれたルーチンにリターンする。
　なお、ステップＳ５６で設定値記憶テーブル１２１におけるＮ個の設定値の先頭アドレスを記憶しておき、ステップＳ５７では、ループカウンタＪの値に応じて設定値記憶テーブル１２１から第Ｊ設定値を読み出すようにしてもよい。
　以上のように本実施の形態３によれば、その平均的な値が目標の値Ｘに最も近くなるように予め決定されたＮ個の設定値と、目標の値の範囲との対応関係が設定値記憶テーブル１２１に記憶されている。ＣＰＵ１１は、目標の値Ｘに対応して発生部１６のレジスタバッファ１６１に設定すべきＮ個の設定値を割込処理にて設定値記憶テーブル１２１から順次読み出す。
　従って、目標の値Ｘに応じて決定すべきＮ個の設定値を、ＣＰＵ１１による制御の実行時に設定値記憶テーブル１２１から読み出し、Ｎ周期にわたって順次発生部１６に設定することが可能となる。
　更に、実施の形態１、２又は３によれば、上述の信号発生回路１が発生した第１信号のデューティに応じたスイッチングによって電圧変換回路２が電圧を変換し、変換された電圧に基づくＰＷＭ制御により、信号発生回路１のＣＰＵ１１が発生部１６に設定すべき目標の値を算出する。
　従って、第１及び第２信号を周期的に発生する発生部１６に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路１を電圧変換装置に適用して、出力電圧の精度を向上させることが可能となる。
　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
　１　信号発生回路
　１０　制御部
　１１　ＣＰＵ
　１２　ＲＯＭ
　１２１　設定値記憶テーブル
　１３　ＲＡＭ
　１３１　設定値記憶領域
　１４　Ａ／Ｄ変換器
　１５　割込コントローラ
　１５３　ＰＷＭ信号発生部
　１６　発生部
　１６１、１６２　レジスタバッファ
　１６５　第１信号発生部
　１６６　第２信号発生部
　２　電圧変換回路
　２１、２２　ＦＥＴ
　２３　インダクタ
　２６　駆動回路
　２７　電流検出器
　３　バッテリ
　４　負荷

Claims (7)

  1. 　設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部と、目標の値に応じて前記発生部に設定可能な設定可能値を前記第１信号の周期毎に設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対して前記第１及び第２信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路において、
    　前記発生部は、前記第２信号のオフ時間を、前記第１信号のオン時間と同一の精度で設定可能であり、
    　前記制御部は、
    　前記第１信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定する特定部と、
    　該特定部で特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を決定する決定部と、
    　前記Ｎ周期の第１周期における前記第２信号のオフ時間を、前記決定部で決定した設定可能値のうち小さい方の設定可能値及び所定値の加算値により前記発生部に設定する設定部と
    　を有する
    　ことを特徴とする信号発生回路。
  2. 　前記所定値は、前記第２信号のオフ時間を前記第１及び第２信号が共にオフになるべき時間に設定するための値よりも前記設定可能値の最小単位だけ大きい値であることを特徴とする請求項１に記載の信号発生回路。
  3. 　前記決定部は、前記Ｎ個の設定可能値を、Ｍ個（Ｍは２≦Ｍ≦Ｎを満たす自然数）の設定可能値の平均的な値が前記目標の値に最も近くなるように決定することを特徴とする請求項１又は２に記載の信号発生回路。
  4. 　前記決定部は、前記Ｎ個の設定可能値を、各設定可能値の平均的な値が、前記目標の値に最も近くなるように決定することを特徴とする請求項１又は２に記載の信号発生回路。
  5. 　目標の値及びＮ個の設定可能値の対応関係を記憶する記憶部を備え、
    　該記憶部は、Ｎ個の設定可能値を、各設定可能値の平均的な値が、対応する目標の値に最も近くなるように予め決定して記憶してあり、
    　前記制御部は、前記目標の値に対応するＮ個の設定可能値を前記記憶部から読み出して前記発生部に設定する
    　ことを特徴とする請求項１又は２に記載の信号発生回路。
  6. 　請求項１から５の何れか１項に記載の信号発生回路と、該信号発生回路が発生した第１信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、
    　前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づいて前記目標の値を算出する算出部を備えることを特徴とする電圧変換装置。
  7. 　設定された値に応じたオン時間を有する第１信号及び該第１信号とオン期間が重ならない第２信号を周期的に発生する発生部と、目標の値に応じて前記発生部に設定可能な設定可能値を前記第１信号の周期毎に設定する制御部とを備え前記発生部は、外部の電圧変換回路に対して前記第１及び第２信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路における前記制御部で実行可能なコンピュータプログラムにおいて、
    　前記制御部を、
    　前記第１信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定する特定部、
    　該特定部で特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を決定する決定部、並びに
    　前記Ｎ周期の第１周期における前記第２信号のオフ時間を、前記決定部で決定した設定可能値のうち小さい方の設定可能値及び所定値の加算値により前記発生部に設定する設定部
    　として機能させることを特徴とするコンピュータプログラム。
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