WO2016121735A1 - 信号発生回路、電圧変換装置及び信号発生方法 - Google Patents

信号発生回路、電圧変換装置及び信号発生方法 Download PDF

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WO2016121735A1
WO2016121735A1 PCT/JP2016/052123 JP2016052123W WO2016121735A1 WO 2016121735 A1 WO2016121735 A1 WO 2016121735A1 JP 2016052123 W JP2016052123 W JP 2016052123W WO 2016121735 A1 WO2016121735 A1 WO 2016121735A1
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signal
settable
values
pwm
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Application number
PCT/JP2016/052123
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English (en)
French (fr)
Inventor
武徳 阿部
成治 高橋
Original Assignee
株式会社オートネットワーク技術研究所
住友電装株式会社
住友電気工業株式会社
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a signal generation circuit, a voltage conversion device, and a signal including a generation unit that generates a PWM signal according to a set value and a control unit that sets a value that can be set in the generation unit according to a target value. It relates to the generation method.
  • the minimum increment that is, the minimum unit
  • a settable value a value that can be set in the PWM signal generation unit
  • the duty of the PWM signal is smoothed with respect to a change in the target value. Therefore, the output voltage changes stepwise.
  • the target value to be set in the PWM signal generation unit is calculated as the operation amount by the PWM control
  • the minimum increment of the settable value is larger than the minimum increment of the target value
  • the duty of the PWM signal cannot be smoothly changed with respect to the change of the target value and the load fluctuation, and an error occurs in the output voltage.
  • Patent Document 1 when calculating the on / off time of the PWM signal for each PWM control cycle, the on / off time is calculated by rounding down the remainder of the division with the voltage command value as the dividend. And a PWM inverter that outputs a PWM pulse based on the calculation result is disclosed.
  • the remainder generated by the above calculation corresponds to a voltage command value that is truncated without being reflected in the on / off time.
  • the remainder that is not reflected in the on / off time in the previous computation is newly added to the next computation by adding the rounded down remainder to the voltage command value in the computation after the next cycle. / It is reflected in the off time, and it is repeated that the remainder at that time is further reflected in the next calculation. For this reason, the average value of the on / off time set for the PWM signal generation unit can be brought close to the target on / off time to be originally set. That is, the minimum increment of the value set in the generation unit can be made smaller than the actual increment on average.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to compare a minimum increment of a value set in a generation unit that periodically generates a PWM signal according to a set value. It is an object of the present invention to provide a signal generation circuit, a voltage converter, and a signal generation method that can be made substantially smaller than an actual increment with a small processing load.
  • a signal generation circuit includes a generation unit that periodically generates a PWM signal according to a set value, and the generation unit for each period of the signal according to a target value.
  • a control unit that sets a settable value that can be set in the generation unit, the generation unit generates a PWM signal to an external voltage conversion circuit, and converts the voltage by PWM control of the voltage conversion circuit
  • the control unit specifies a settable value closest to the target value and a settable value closest to the second value for every N periods (N is a natural number of 2 or more) of the signal; Based on the two settable values specified by the means and the target value, N settable values obtained by combining the two settable values are determined to be set in the generation unit. And determining means To.
  • the determining unit may determine the N settable values as M average values of M settable values (M is a natural number satisfying 2 ⁇ M ⁇ N). It is characterized in that it is determined so as to be closest to the target value.
  • the determining unit determines the N settable values such that an average value of each settable value is closest to the target value. It is characterized by that.
  • a signal generation circuit includes a storage unit that stores a correspondence relationship between a target value and N settable values, and the storage unit stores N settable values for each settable value. Are determined in advance so as to be closest to the corresponding target value, and the determining means stores N settable values corresponding to the target value in the storage unit. It is determined from the stored information.
  • control unit sequentially reads out N settable values determined by the determination unit from the storage unit for each period of the signal and sets the settable values in the generation unit. It is characterized by that.
  • a voltage conversion device includes the above-described signal generation circuit, a voltage conversion circuit that converts voltage by switching according to the duty of a signal generated by the signal generation circuit, and the voltage conversion circuit
  • a voltage conversion device including a detection unit for detecting a voltage, wherein the control unit included in the signal generation circuit includes means for calculating the target value by PWM control based on the voltage detected by the detection unit. It is characterized by.
  • a signal generation method includes: a generation unit that periodically generates a PWM signal according to a set value; and the generation unit for each period of the signal according to a target value.
  • a control unit that sets a settable value that can be set in the generation unit, the generation unit generates a PWM signal to an external voltage conversion circuit, and converts the voltage by PWM control of the voltage conversion circuit
  • the settable value closest to the target value and the settable value closest to the second target value are specified every N cycles (N is a natural number of 2 or more) of the signal.
  • the N settable values obtained by combining the two settable values are determined to be set in the generation unit based on the two specified settable values and the magnitudes of the target values.
  • control unit determines and sets a settable value that can be set in the generation unit according to the target value. Specifically, the control unit identifies the settable value closest to the target value and the second settable value for each N cycles of the signal generated by the generation unit, and sets the two specified settable values. Based on the result of comparison between the magnitude and the target value, N settable values are determined by combining the two specified settable values, and are set in the generation unit one by one for each period of the signal. . Accordingly, the ratio of the settable value closest to the target value and the settable value closest to the second value is appropriately determined for the N settable values determined by the control unit, and thus the average of the N settable values is determined. Value is finer-tuned than the smallest increment of the settable value.
  • the settable value closest to the target value is determined as the first settable value, and the first to Mth (2 The determination of the Mth settable value is repeated N ⁇ 1 times so that the average value of the settable values up to ⁇ M ⁇ N) is closest to the target value.
  • the average value of the settable values set in the generation unit from the first period to the period becomes closest to the target value.
  • N settable values are determined such that the average value of all N settable values is closest to the target value. .
  • the average value of the N settable values set in the generation unit is closest to the target value for the entire N period of the signal.
  • the control unit determines N settable values to be set in the generation unit corresponding to the target value from the storage information in the storage unit. Thereby, N settable values to be determined according to the target value are easily determined when the control unit executes the control.
  • control unit sequentially reads N settable values from the storage unit and sets them in the generation unit. Thereby, the storage information of the storage unit is sequentially set in the generation unit.
  • the voltage conversion circuit converts the voltage by switching according to the duty of the signal generated by the signal generation circuit, and the control unit of the signal generation circuit generates by PWM control based on the converted voltage.
  • the target value to be set for the part is calculated.
  • the ratio of the settable value closest to the target value and the second closest settable value is appropriately determined.
  • the average value is adjusted more finely than the smallest settable value increment. Therefore, the minimum increment of the value set in the generator that periodically generates the PWM signal corresponding to the set value can be made substantially smaller than the actual increment with a relatively small processing load. .
  • FIG. 3 is a timing diagram for explaining the operation of the signal generation circuit according to the first embodiment of the present invention. It is a timing diagram for explaining the operation in which the average duty of the PWM signal is determined by N set values. It is explanatory drawing for demonstrating the method of determining N setting values in the signal generation circuit which concerns on Embodiment 1 of this invention. It is a flowchart which shows the process sequence of CPU which performs a PWM interruption process in the signal generation circuit which concerns on Embodiment 1 of this invention.
  • FIG. 1 is a block diagram illustrating a configuration example of a voltage conversion apparatus including a signal generation circuit according to Embodiment 1 of the present invention.
  • reference numeral 1a denotes a signal generation circuit.
  • the signal generation circuit 1a generates a PWM signal whose duty changes and supplies the PWM signal to the voltage conversion circuit 2.
  • the voltage conversion circuit 2 converts the voltage of the external battery 3 and supplies it to the external load 4. Although the voltage conversion circuit 2 steps down the voltage of the battery 3 here, the voltage conversion circuit 2 may step up or step up or step down the voltage of the battery 3.
  • the signal generation circuit 1 a is a microcomputer having a CPU 11.
  • the CPU 11 includes a ROM 12a for storing information such as a program, a RAM 13a for storing temporarily generated information, an A / D converter 14 for converting an analog voltage into a digital value, and a PWM circuit for generating a PWM signal (in the generation unit). 15) and an interrupt controller 16 for processing a plurality of interrupt requests.
  • the control unit 10a is obtained by removing the PWM circuit 15.
  • the PWM circuit 15 may be included in the control unit 10a.
  • the RAM 13a includes a duty data table 131 in which a plurality of data to be set for the register buffer 151 included in the PWM circuit 15 is stored. Data stored in the duty data table 131 is sequentially set in the register buffer 151 in an interrupt process described later that is performed by the interrupt controller 16.
  • the PWM circuit 15 includes a duty register 152 in which the contents of the register buffer 151 are periodically loaded, and a PWM signal generation unit 153 that generates a PWM signal with a duty corresponding to the contents of the duty register 152.
  • the PWM signal generation unit 153 gives a load signal for loading the contents of the register buffer 151 to the duty register 152.
  • the PWM signal generation unit 153 generates a PWM signal having an on time that is an integral multiple of the cycle of the internal clock, based on an internal clock (not shown) and the contents of the duty register 152.
  • the PWM signal generated by the PWM signal generation unit 153 is supplied to the voltage conversion circuit 2 and also to the interrupt controller 16 as one of interrupt requests.
  • the interrupt controller 16 is configured to accept a plurality of interrupt requests. When any interrupt request is accepted, the interrupt controller 16 gives a signal (so-called INT signal) for requesting an interrupt to the CPU 11. When an acknowledge signal (so-called INTA signal) is given, an interrupt vector corresponding to each interrupt request is sent to the bus. When the interrupt vector sent to the bus is read by the CPU 11, the CPU 11 executes an interrupt process corresponding to each interrupt request.
  • the drain and source are connected to an N-channel MOSFET (hereinafter simply referred to as FET) 21 whose drain is connected to the positive terminal of the battery 3, and the source of the FET 21 and the negative terminal of the battery 3, respectively.
  • FET N-channel MOSFET
  • the synchronous rectification FET 22, and a drive circuit 26 that supplies a drive signal to the gates of the FET 21 and the FET 22 based on the PWM signal supplied from the PWM signal generation unit 153 of the PWM circuit 15.
  • a load 4 is connected between the drain and source of the FET 22 via a series circuit of an inductor 23 and a resistor 24.
  • a capacitor 25 is connected to the load 4 in parallel. The voltage at the connection point between the resistor 24 and the capacitor 25 is supplied to the A / D converter 14.
  • a current detector 27 is connected to both ends of the resistor 24, and a detection voltage of the current detector 27 is applied to the A / D converter 14.
  • the CPU 11 of the signal generation circuit 1a controls the voltage supplied to the load 4 by, for example, a current mode control system that executes voltage loop control and current loop control in parallel.
  • the CPU 11 performs the target current in the subsequent current loop control based on the deviation obtained by subtracting the digital value obtained by converting the output voltage supplied to the load 4 by the A / D converter 14 from the target voltage value. Calculate the operation amount to be a value.
  • the voltage output from the voltage conversion circuit 2 is the control amount.
  • the CPU 11 is based on the deviation obtained by subtracting the digital value obtained by converting the detection voltage of the current detector 27 by the A / D converter 14 from the target current value from the previous voltage loop control.
  • the operation amount for is calculated.
  • the CPU 11 further determines a settable value (hereinafter simply referred to as a set value) that can be set in the PWM circuit 15 in accordance with the calculated operation amount (hereinafter referred to as a target value).
  • the PWM circuit 15 generates a PWM signal having a duty corresponding to the set value when the determined set value is set.
  • the current output from the voltage conversion circuit 2 is the control amount.
  • N is a natural number of 2 or more. It can be said that it is sufficient to go with a period of.
  • N set values for the PWM circuit 15 are determined and stored in the duty data table 131 for every N cycles of the PWM cycle, and the interrupt processing generated in the PWM cycle is performed.
  • FIG. 2 is a timing diagram for explaining the operation of the signal generation circuit 1a according to the first embodiment of the present invention.
  • the five timing charts shown in FIG. 2 all have the same time axis as the horizontal axis, and the vertical axis indicates the interrupt signal level and the interrupt processing executed at the PWM cycle from the top of the figure.
  • the contents of the register buffer 151, the on / off state of the load signal for loading the contents of the register buffer 151 into the duty register 152, and the contents of the duty register 152 are shown.
  • the on-time when the level is H (high) is times T21, T22, and T23, respectively. From time t13 to t21 is the third period in the previous N period, and the on-time is time T13.
  • the fall when the signal level in each cycle of the PWM signal changes from H to L is accepted as an interrupt request to the interrupt controller 16 and the interrupt process is executed once.
  • the interrupt process is executed only once when the times T13, T21, T22, and T23 have elapsed from the times t13, t21, t22, and t23, respectively.
  • the interrupt process in the third period is longer in execution time than the interrupt process in the first period and the second period by the time for collectively determining the set values for the next N period.
  • the determined setting values are stored in the continuous storage area from the first address to the third address in the duty data table 131 as the first setting value, the second setting value, and the third setting value, respectively.
  • the first set value, the second set value, and the third set value stored in the duty data table 131 are the interrupt process in the third period when each set value is stored, and the first set value in the next N period.
  • Data are sequentially read out by interrupt processing in each of the period and the second period, and set in the register buffer 151. Thereby, in the interrupt processing in each of the first period, the second period, and the third period, the contents of the register buffer 151 are changed to the second set value, the third set value, and the first set value for the next N period. Rewritten.
  • the contents of the register buffer 151 are transferred from the PWM signal generation unit 153 to the duty register 152.
  • a load signal for loading is provided.
  • the contents of the duty register 152 are held at the first set value, the second set value, and the third set value during the first period, the second period, and the third period, respectively.
  • the content determines the on-time of the PWM signal in each of the first period, the second period, and the third period, and determines the duty.
  • the duty data table 131 may be a double buffer so that writing and reading to the duty data table 131 do not compete. Specifically, three setting values are determined and written to one buffer during the third period, the first period, and the second period, and the subsequent third period, the first period, and the second period In the meantime, the next three set values are determined and written to the other buffer, and the previously determined three set values are sequentially read from one buffer in the interrupt processing in each cycle.
  • FIG. 3 is a timing chart for explaining an operation in which the average duty of the PWM signal is determined by N set values.
  • the horizontal axis represents time
  • the vertical axis represents the signal level of the PWM signal.
  • the PWM signal in each PWM cycle is on in the first half and off in the second half.
  • the period of the PWM signal generated by the PWM circuit 15 is 10 ⁇ s
  • the minimum increment of the value that can be set in the PWM circuit 15 is 1, and 1 of this increment is the duty of the PWM signal.
  • the duty of the PWM signal generated by the PWM circuit 15 can be set in units of 3%.
  • the minimum increment of the result calculated by the CPU 11 as the target value to be set in the PWM circuit 15 is 0.1 or less.
  • This calculation is, for example, a PID calculation, and examples of the timing at which the calculation is performed and the timing at which the set value is set in the PWM circuit 15 are as shown in FIG.
  • the target duty is calculated by PID calculation
  • the minimum increment of the calculated duty% value is set to 0.3%, and the value obtained by multiplying the calculated duty by 100/3 is set as the target value. Then, the same result as above can be obtained.
  • the first set value, the second set value, and the third set value are determined as 19 (57%), 20 (60%), and 19 (57%), respectively. Since the increment 1 of the set value corresponds to 3% of the duty and 1% of the duty corresponds to 0.1 ⁇ s, the ON time of each PWM signal generated in the next N cycles by each set value is 5. 7 ⁇ s, 6.0 ⁇ s, and 5.7 ⁇ s, and the average on-time is 5.8 ⁇ s. This indicates that the average duty is 58%.
  • each of the first set value, the second set value, and the third set value is 19 (57 %), 20 (60%) and 20 (60%).
  • the ON time of each PWM signal generated in the next N period depending on each set value is 5.7 ⁇ s, 6.0 ⁇ s, and 6.0 ⁇ s, respectively, and the average on time is 5.9 ⁇ s. This indicates that the average duty is 59%.
  • the average duty of the PWM signal in N cycles can be set in increments of 1%.
  • FIG. 4 is an explanatory diagram for explaining a method of determining N set values in the signal generation circuit 1a according to the first embodiment of the present invention.
  • ⁇ represents an average value of M (2 ⁇ M ⁇ N) set values. Since the average value has no meaning for the first set value, the number of “ ⁇ ” is one less than the number of “ ⁇ ”.
  • the first closest setting value Y and the second closest setting value Z are specified for the target value X.
  • Y that is larger than X and not larger than 1 ⁇ 2 or more than X is first identified, and Z is identified as Y ⁇ 1.
  • Z is identified as Y + 1.
  • the M-th set value is sequentially determined so that the average value from the first set value to the M-th (2 ⁇ M ⁇ N) set value becomes a value closest to the target value X. Since the first set value is determined before the second set value in anticipation of the average value of the first and second set values being closest to the target value X, the first set value is always Y is determined.
  • the candidate value for the second setting value is Y or Z.
  • the second set value it is determined which one of the two candidate values of the second set value and the average value of the first set value is closer to X.
  • Y is the average value of Y and Y
  • the value Y ⁇ 1 / 2 is compared to determine which is closer to X.
  • the second set value is determined to be Z.
  • the third set value it is determined which of the two candidate values of the third set value, the average value of the second set value and the first set value, is closer to X.
  • the second set value is Z
  • the first set value is Y, Y and Y ⁇ 1
  • Y-1 / 3 which is an average value of Y
  • Y-2 / 3 which is an average value of Y-1, Y-1, and Y
  • the third setting value is determined to be Y.
  • FIG. 5 is a flowchart showing a processing procedure of the CPU 11 that executes the PWM interrupt processing in the signal generation circuit 1a according to the first embodiment of the present invention
  • FIG. 6 shows the setting value determination in the first embodiment of the present invention. It is a flowchart which shows the process sequence of CPU11 which concerns on this subroutine.
  • the initial value of the loop counter J is N.
  • the first, second, and third set values determined in the process of FIG. 6 are sequentially stored at consecutive addresses in the duty data table 131.
  • the CPU 11 determines whether or not the loop counter J is N (here, 3) (S10). In the case (S10: YES), J is set to 1 (S11). Thereafter, the CPU 11 captures an output voltage value obtained by converting the output voltage supplied to the load 4 by an A / D converter (corresponding to a detection unit) 14 (S12), and performs voltage loop control based on the captured output voltage value. This calculation is executed (S13), and a target current value is calculated as an operation amount.
  • the CPU 11 captures an output current value obtained by converting the detection voltage of the current detector 27 by the A / D converter 14 (S14), and executes a calculation related to current loop control based on the captured output current value (S15). ), A target value X to be set in the PWM circuit 15 as an operation amount is calculated and stored in the RAM 13a. In order to omit the current loop control, steps S14 and S15 may not be executed. Next, the CPU 11 calls and executes a subroutine relating to setting value determination (S16).
  • the CPU 11 When returning from the subroutine related to setting value determination, the CPU 11 reads the J-th setting value among the N setting values from the duty data table 131 (S17), and sets the read J-th setting value in the register buffer 151. (S18), the process returns to the interrupted routine. On the other hand, if J is not N in step S10 (S10: NO), the CPU 11 increments J by 1 (S19), and then moves the process to step S17 to set the Jth set value in the register buffer 151. .
  • the CPU 11 specifies the setting value Y closest to the target value X stored in the RAM 13a (S21: specifying means). And the second closest set value Z is identified (S22: corresponding to specifying means), and the first set value is determined to be Y (S23: corresponding to determining means). At this point, Z is specified as either Y + 1 or Y-1.
  • the CPU 11 sets the loop counter M to 1 (S24), and sets the total value S of the M set values to Y (S25).
  • the CPU 11 determines whether or not M is N (S26). If N is N (S26: YES), the CPU 11 returns to the called routine. When M is not N (S26: NO), the CPU 11 increments M by 1 (S27), and then calculates (S + Y) / M value Ay (S28) and (S + Z) / M value Az. Is calculated (S29). Ay and Az calculated here are two candidate values that can be an average value of M set values.
  • the CPU 11 determines whether or not
  • is equal to or smaller than
  • the CPU 11 determines the Mth set value as Y (S31: equivalent to a determination unit), and the total value of the M set values After replacing S with S + Y (S32), the process proceeds to step S26.
  • (S30: NO) the CPU 11 determines the Mth set value as Z (S33: equivalent to a determination unit), and sums the M set values. After the value S is replaced with S + Z (S34), the process proceeds to step S26.
  • the setting value Z closest to the target value X and the setting value Z closest to the second are specified first, and the value of Z (Y + 1 or Y-1) is stored in the RAM 13a. It is not limited. For example, when determining the Mth set value, an average value from the first set value to the M ⁇ 1th set value is calculated, and the magnitude relationship between this average value and the target value X is determined. Alternatively, the set value Y closest to the target value X may be specified each time, and it may be specified each time whether the second closest set value Z is Y + 1 or Y-1.
  • FIG. 7 is a chart showing a list of N set values determined according to the target value in the signal generation circuit 1a according to the first embodiment of the present invention.
  • the target value is represented by a numerical value with two decimal places.
  • N set values will be listed and described with respect to typical target value ranges. For example, when the target value is in the range of 0.00 to 0.17, the first, second, and third set values are determined as 0, 0, and 0, respectively.
  • the average value of the N set values is 0.00
  • the average value of the duty of the PWM signal thereby becomes 0%
  • the ON time is 0.0 ⁇ s.
  • the first, second and third set values are determined as 0, 1 and 0, respectively, and the average value of the N set values is rounded off. Therefore, the average value of the duty of the PWM signal is 1%, and the ON time is 0.1 ⁇ s.
  • the first, second, and third set values are determined as 0, 1, and 1, respectively, and the average value of the N set values is 0.
  • the average value of the duty of the PWM signal is 2%, and the ON time is 0.2 ⁇ s.
  • the first, second, and third set values are determined as 1, 1, and 1, respectively, and the average value of the N set values is 1
  • the average value of the duty of the PWM signal is 3%, and the ON time is 0.3 ⁇ s.
  • the first, second, and third set values are determined as 19, 20, and 19, respectively.
  • the average value of the N set values is 19.33, the average value of the duty of the PWM signal is 58%, and the ON time is 5.8 ⁇ s.
  • the first, second, and third set values are determined as 19, 20, and 20, respectively, and an average value of N set values Is 19.66, the average value of the duty of the PWM signal is 59%, and the ON time is 5.9 ⁇ s.
  • the ratio of the setting value Y closest to the target value X and the setting value Z closest to the second among the N setting values determined by the CPU 11 is appropriately determined, and thus the average value of the N setting values Is adjusted more finely than the smallest increment of values that can be set in the PWM circuit 15. Accordingly, the minimum increment of the value set in the PWM circuit (generator) 15 that periodically generates the PWM signal corresponding to the set value is made substantially smaller than the actual increment with a relatively small processing load. It becomes possible.
  • the set value Y closest to the target value X is determined as the first set value, and the first set value to the Mth set value ( The determination of the Mth set value is repeated N ⁇ 1 times so that the average value up to 2 ⁇ M ⁇ N) is closest to the target value X. Therefore, the average value of the set values set in the PWM circuit 15 from the first cycle to the cycle is set to the value closest to the target value X in any cycle of the N cycles of the PWM signal. Is possible.
  • the first embodiment is a mode in which the first set value and the Mth set value (2 ⁇ M ⁇ N) are sequentially determined, whereas the second embodiment has a target value among the M set values.
  • N setting values are determined collectively by calculating the number of setting values closest to the second. Since the configuration of the voltage conversion device in the second embodiment is the same as that shown in FIG. 1 in the first embodiment, portions corresponding to those in the first embodiment are denoted by the same reference numerals and description thereof is omitted. .
  • FIG. 8 is an explanatory diagram for explaining a method of determining N set values in the signal generation circuit 1a according to the second embodiment of the present invention.
  • the closest setting value Y and the second closest setting value Z are specified.
  • Y that is smaller than X and not smaller than 1 ⁇ 2 or less than X is first identified, and Z is identified as Y + 1.
  • the average value of all the set values is Y.
  • the average value of all the setting values is 1 / N with respect to Y. (Or increase in the case of FIG. 8).
  • the setting value determined as Z increases by 1, the average value of all the setting values increases (or decreases) by 1 / N (in the case of FIG. 8, it increases).
  • the number of set values determined as Z is determined from Y to Z.
  • the magnitude relationship between X and the value obtained by adding (or subtracting) by 1 / N in each direction may be determined each time. More specifically, when the magnitude relation between X and 1 / N added (or subtracted) K times and X is reversed, the value ya added (or subtracted) K times and K ⁇ 1 times It is possible to determine which is closer to X from the added (or subtracted) value yb, and the closer number of times (K or K ⁇ 1) may be the number of set values determined as Z.
  • the number of setting values determined to be Z may be determined depending on whether or not a value xc obtained by further subtracting 1 / 2N from a value xb obtained by subtracting 1 / N K-1 times from x becomes negative. .
  • the number of Z is determined to be 1. If xc is positive, the number of Z is determined to be 2.
  • 1 / 2N is first subtracted from the difference x between X and Y, and Z is determined depending on how many times 1 / N is subtracted from the subtraction result, and the subtraction result becomes negative. The number of values may be determined. If the subtraction result when 1 / 2N is subtracted is negative, the number of Z is determined as 0. If the subtraction result when 1 / N is subtracted K times is negative, the number of Z is determined as K. The This algorithm will be described in the flowchart described later. In the example of FIG. 8, since the subtraction result becomes negative when 1 / N is subtracted once from the result of subtracting 1 / 2N from x, the number of Z is determined to be 1.
  • FIG. 9 is a flowchart showing the processing procedure of the CPU 11 according to the set value determination subroutine in the second embodiment of the present invention.
  • the number K of set values in FIG. 9 and the difference x between X and Y are stored in the RAM 13a. Since the processing procedure of the CPU 11 related to the PWM interrupt processing is the same as that shown in FIG. 5 in the first embodiment, illustration and description thereof are omitted.
  • the CPU 11 specifies the setting value Y closest to the target value X stored in the RAM 13a (S40: corresponding to specifying means) and 2 The set value Z closest to the second is specified (S41: corresponding to the specifying means), and the number K of set values determined as Z is set to 0 (S42). Thereafter, the CPU 11 calculates a difference x between X and Y (S43), and newly sets a value obtained by subtracting 1 / 2N from the calculated x (S44).
  • the CPU 11 determines whether or not x is negative (S45), and if negative (S45: YES), moves the process to step S49 described later.
  • x is not negative (S45: NO)
  • the CPU 11 increments the value of K by 1 (S46), and newly sets a value obtained by subtracting 1 / N from x (S47).
  • the CPU 11 determines whether or not x is negative (S48). If not negative (S48: NO), the process proceeds to step S46.
  • the CPU 11 determines NK setting values (corresponding to the determination means) determined to be Y (value) and Z (value is) Z at this time.
  • the K set values are stored in the duty data table 131 (S49), and the process returns to the called routine.
  • steps S45 and S48 it is determined whether or not x is negative. However, an equal sign may be included in the determination to determine whether x is 0 or less.
  • FIG. 10 is a chart showing a list of N set values determined according to the target value in the signal generation circuit 1a according to the second embodiment of the present invention.
  • the first setting value, the second setting value, and the third setting value included in the N setting values are arranged in ascending order of numerical values.
  • the present invention is not limited to this, and may be arranged in descending order. , They may be arranged in any order.
  • the target value and the N set values shown in FIG. 10 are partly in the order of arrangement of the first set value, the second set value, and the third set value, compared to those shown in FIG. They are only different, and there is no difference in the numbers themselves in the chart.
  • the average value of the N set values is exactly the same as the value shown in FIG.
  • the first, second, and third set values are determined as 0, 0, and 1, respectively. Is within the range of 1.17 to 0.50, the first, second, and third set values are determined as 1, 1, and 2, respectively. When the target value is within the range of 19.17 to 19.50, the first, second, and third set values are determined to be 19, 19, and 20, respectively.
  • the N set values are set so that the average value of all the N set values is closest to the target value. Determine the setting value. Accordingly, the average value of the N set values set in the PWM circuit 15 can be set to a value closest to the target value for the entire N period of the signal.
  • the first embodiment is a mode in which N setting values sequentially determined every N cycles are once written in the duty data table 131 included in the RAM 13a and then sequentially read out in the PWM cycle.
  • N set values are selected from the contents stored in advance in the duty data table included in the ROM, so that they are determined in batches every N cycles and sequentially read out in the PWM cycle. It is.
  • FIG. 11 is a block diagram illustrating a configuration example of a voltage conversion apparatus including the signal generation circuit 1b according to Embodiment 3 of the present invention.
  • the signal generation circuit 1b is a microcomputer having a CPU 11.
  • the CPU 11 is bus-connected to a ROM 12b that stores information such as programs, a RAM 13b that stores temporarily generated information, an A / D converter 14, a PWM circuit 15, and an interrupt controller 16.
  • the control unit 10b is the one excluding the PWM circuit 15, but the PWM circuit 15 may be included in the control unit 10b.
  • the ROM 12b includes a duty data table (corresponding to a storage unit) 121.
  • the duty data table 121 includes N set values respectively associated with each range of target values shown in FIG. 10 in the second embodiment. Are stored in advance.
  • the duty data table 121 may be included in another memory outside the control unit 10b. From a plurality of sets of N set values stored in the duty data table 121, one set of the first set value, the second set value, and the third set value is determined by an interrupt process every N cycles. .
  • the RAM 13b does not include the duty data table 131.
  • the timing chart for explaining the operation of the signal generation circuit 1b is the same as that shown in FIG. 2 of the first embodiment.
  • symbol is attached
  • the first setting value, the second setting value, and the third setting value determined from the contents stored in the duty data table 121 are the interrupt processing in the third period when each setting value is determined, and The data are sequentially read out by the interrupt process in each of the first period and the second period in the N period and set in the register buffer 151.
  • FIG. 12 is a flowchart showing a processing procedure of the CPU 11 that executes the PWM interrupt processing in the signal generation circuit 1b according to the third embodiment of the present invention.
  • the loop counter J and the target value X in FIG. 12 are stored in the RAM 13b.
  • the initial value of the loop counter J is N.
  • step S50 to S58 the processing other than step S56 is the same as the processing from step S10 to S18 shown in FIG.
  • the CPU 11 determines whether or not the loop counter J is N (here, 3) (S50). In the case (S50: YES), J is set to 1 (S51). Thereafter, the CPU 11 performs a calculation related to the voltage loop control based on the output voltage and the current loop control based on the output current (S52 to S55).
  • the CPU 11 collates the content of the duty data table 121, that is, each range of the target value stored in the table with the target value X calculated by the above-described calculation (S56).
  • the N set values stored in the duty data table 121 corresponding to the range including the target value X are determined set values (corresponding to a determination unit).
  • the CPU 11 reads the Jth set value from the duty data table 121 (S57), sets the read Jth set value in the register buffer 151 (S58), and returns to the interrupted routine.
  • the correspondence relationship between the N set values determined in advance so that the average value is closest to the target value X and the range of the target value is as follows. It is stored in the duty data table 121 of the ROM 12b. The CPU 11 sequentially reads and determines N setting values to be set in the PWM circuit 15 corresponding to the target value X from the duty data table 121 by interrupt processing. Therefore, N setting values to be determined according to the target value X can be easily determined when the CPU 11 executes the control.
  • the CPU 11 included in the control unit 10b sequentially reads N set values from the duty data table 121 and sets them in the PWM circuit 15 by interrupt processing. Therefore, the contents of the duty data table 121 can be sequentially set in the PWM circuit 15.
  • the voltage conversion circuit 2 converts the voltage by switching according to the duty of the PWM signal generated by the signal generation circuit 1a or 1b, and is based on the converted voltage.
  • the CPU 11 of the signal generation circuit 1a or 1b calculates a target value to be set in the PWM circuit 15. Therefore, the signal generation circuit 1a or 1b that can make the minimum increment of the value set in the PWM circuit 15 that periodically generates the PWM signal substantially smaller than the actual increment with a relatively small processing load.
  • the accuracy of the output voltage can be improved.

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Abstract

　設定された値に応じたＰＷＭ信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供する。ＣＰＵ１１は、ＰＷＭ回路１５が有するＰＷＭ信号生成部１５３が生成するＰＷＭ信号のＮ（＝３）周期毎に、ＰＷＭ回路１５に設定すべき目標の値Ｘに最も近い設定値Ｙ及び２番目に近い設定値Ｚを特定し、特定したＹ及びＺの大きさとＸの大きさとを比較した結果により、Ｙ及びＺを組み合わせることによりＮ個の設定値を決定して、上記ＰＷＭ信号の周期毎に１つずつＰＷＭ回路１５に設定する。

Description

信号発生回路、電圧変換装置及び信号発生方法
　本発明は、設定された値に応じたＰＷＭ信号を発生する発生部と、目標の値に応じて発生部に設定可能な値を設定する制御部とを備える信号発生回路、電圧変換装置及び信号発生方法に関する。
　従来、スイッチング素子をＰＷＭ信号で駆動することによって電圧を変換する電圧変換装置が広く利用されている。このＰＷＭ制御方式の電圧変換装置では、例えば電圧の目標値に基づいて電圧指令値を算出し、算出した電圧指令値に応じた値をＰＷＭ信号の発生部に設定することによって、設定された値に応じたデューティのＰＷＭ信号を発生する。このように、スイッチング素子を駆動するＰＷＭ信号のデューティを電圧の目標値に応じて変化させることにより、電圧の目標値に応じた出力電圧が得られる。
　ここで、ＰＷＭ信号の発生部に設定可能な値（以下、設定可能値という）の最小の増分（即ち最小単位）が比較的大きい場合は、目標値の変化に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧が階段状に変化することとなる。また例えば、ＰＷＭ制御による操作量としてＰＷＭ信号の発生部に設定すべき目標の値が算出される場合、目標の値の最小の増分よりも設定可能値の最小の増分の方が大きいときは、目標値の変化及び負荷変動に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧に誤差が生じる。
　これに対し、特許文献１には、ＰＷＭ信号のオン／オフ時間をＰＷＭ制御の周期毎に演算する際に、電圧指令値を被除数とする除算の剰余を切り捨てて演算することによってオン／オフ時間を算出し、算出結果に基づいてＰＷＭパルスを出力するＰＷＭインバータが開示されている。上記の演算で生じた剰余は、オン／オフ時間に反映されずに切り捨てられた電圧指令値に相当する。
　このＰＷＭインバータでは、切り捨てた剰余を次の周期以降の演算における電圧指令値に順次加算することにより、前回の演算でオン／オフ時間に反映されなかった剰余が次回の演算の際に新たなオン／オフ時間に反映され、その際の剰余が更に次の演算に反映されることが繰り返される。このため、ＰＷＭ信号の発生部に対して設定されるオン／オフ時間の平均値を、本来設定されるべき目標のオン／オフ時間に近づけることができる。つまり、発生部に設定される値の最小の増分を、平均的には実際の増分よりも小さくすることができる。
特開平３－９８４７０号公報
　しかしながら、特許文献１に開示された技術では、ＰＷＭ制御の周期毎に除算を含む演算を実行してＰＷＭ信号のオン／オフ時間を決定するため、周期毎に多大な処理負荷が発生する。このため、処理能力が低い安価なマイクロコンピュータでは、目標値の変化が比較的少ない場合であっても、上記の演算処理と通信等の他の処理とを並列的に、且つ安定的に実行することができない虞があった。
　本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、設定された値に応じたＰＷＭ信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供することにある。
　本発明の一態様に係る信号発生回路は、設定された値に応じたＰＷＭ信号を周期的に発生する発生部と、目標の値に応じて、前記発生部に前記信号の周期毎に、前記発生部に設定可能な設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路において、前記制御部は、前記信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定する手段と、該手段が特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を前記発生部に設定すべく決定する決定手段とを有することを特徴とする。
　本発明の一態様に係る信号発生回路は、前記決定手段は、前記Ｎ個の設定可能値を、Ｍ個（Ｍは２≦Ｍ≦Ｎを満たす自然数）の設定可能値の平均的な値が前記目標の値に最も近くなるように決定するようにしてあることを特徴とする。
　本発明の一態様に係る信号発生回路は、前記決定手段は、前記Ｎ個の設定可能値を、各設定可能値の平均的な値が、前記目標の値に最も近くなるように決定するようにしてあることを特徴とする。
　本発明の一態様に係る信号発生回路は、目標の値及びＮ個の設定可能値の対応関係を記憶する記憶部を備え、該記憶部は、Ｎ個の設定可能値を、各設定可能値の平均的な値が、対応する目標の値に最も近くなるように予め決定して記憶してあり、前記決定手段は、前記目標の値に対応するＮ個の設定可能値を前記記憶部の記憶情報から決定するようにしてあることを特徴とする。
　本発明の一態様に係る信号発生回路は、前記制御部は、前記決定手段が決定したＮ個の設定可能値を前記信号の周期毎に前記記憶部から順次読み出して前記発生部に設定するようにしてあることを特徴とする。
　本発明の一態様に係る電圧変換装置は、上述の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づくＰＷＭ制御により、前記目標の値を算出する手段を有することを特徴とする。
　本発明の一態様に係る信号発生方法は、設定された値に応じたＰＷＭ信号を周期的に発生する発生部と、目標の値に応じて、前記発生部に前記信号の周期毎に、前記発生部に設定可能な設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路で前記信号を発生させる方法において、前記信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定し、特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を前記発生部に設定すべく決定することを特徴とする。
　本態様にあっては、制御部は、目標の値に応じて発生部に設定可能な設定可能値を決定して設定する。具体的には、制御部は、発生部が発生する信号のＮ周期毎に、目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定し、特定した２つの設定可能値の大きさと目標の値の大きさとを比較した結果により、特定した２つの設定可能値を組み合わせることによりＮ個の設定可能値を決定して、上記信号の周期毎に１つずつ発生部に設定する。
　これにより、制御部が決定するＮ個の設定可能値について目標の値に最も近い設定可能値及び２番目に近い設定可能値の割合が適宜決定されるため、Ｎ個の設定可能値の平均的な値が、設定可能値の最小の増分よりもきめ細かく調整される。
　本態様にあっては、制御部が決定するＮ個の設定可能値について、目標の値に最も近い設定可能値を１個目の設定可能値と決定し、１個目からＭ個目（２≦Ｍ≦Ｎ）までの設定可能値の平均的な値が目標の値に最も近くなるように、Ｍ個目の設定可能値を決定することをＮ－１回だけ繰り返す。
　これにより、信号のＮ周期中のどの周期にあっても、第１周期からその周期までに発生部に設定された設定可能値の平均的な値が目標の値に最も近くなる。
　本態様にあっては、制御部が決定するＮ個の設定可能値について、Ｎ個全ての設定可能値の平均的な値が目標の値に最も近くなるようにＮ個の設定可能を決定する。
　これにより、信号のＮ周期全体について、発生部に設定されたＮ個の設定可能値の平均的な値が目標の値に最も近くなる。
　本態様にあっては、その平均的な値が目標の値に最も近くなるように予め決定されたＮ個の設定可能値と、目標の値との対応関係が記憶部に記憶されている。制御部は、目標の値に対応して発生部に設定すべきＮ個の設定可能値を記憶部の記憶情報から決定する。
　これにより、目標の値に応じて決定すべきＮ個の設定可能値が、制御部による制御の実行時に容易に決定される。
　本態様にあっては、制御部は、記憶部からＮ個の設定可能値を順次読み出して発生部に設定する。
　これにより、記憶部の記憶情報が、順次発生部に設定される。
　本態様にあっては、上述の信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧変換回路が電圧を変換し、変換された電圧に基づくＰＷＭ制御により、信号発生回路の制御部が発生部に設定すべき目標の値を算出する。
　これにより、信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
　上記によれば、制御部が決定するＮ個の設定可能値について目標の値に最も近い設定可能値及び２番目に近い設定可能値の割合が適宜決定されるため、Ｎ個の設定可能値の平均的な値が、設定可能値の最小の増分よりもきめ細かく調整される。
　従って、設定された値に応じたＰＷＭ信号を周期的に発生する発生部に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能となる。
本発明の実施の形態１に係る信号発生回路を備える電圧変換装置の構成例を示すブロック図である。 本発明の実施の形態１に係る信号発生回路の動作を説明するためのタイミング図である。 Ｎ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するためのタイミング図である。 本発明の実施の形態１に係る信号発生回路でＮ個の設定値を決定する方法を説明するための説明図である。 本発明の実施の形態１に係る信号発生回路でＰＷＭ割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態１における設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態１に係る信号発生回路で目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。 本発明の実施の形態２に係る信号発生回路でＮ個の設定値を決定する方法を説明するための説明図である。 本発明の実施の形態２における設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。 本発明の実施の形態３に係る信号発生回路を備える電圧変換装置の構成例を示すブロック図である。 本発明の実施の形態３に係る信号発生回路でＰＷＭ割込処理を実行するＣＰＵの処理手順を示すフローチャートである。
　以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
　図１は、本発明の実施の形態１に係る信号発生回路を備える電圧変換装置の構成例を示すブロック図である。図中１ａは信号発生回路であり、信号発生回路１ａは、デューティが変化するＰＷＭ信号を発生して電圧変換回路２に与える。電圧変換回路２は、外部のバッテリ３の電圧を変換して外部の負荷４に供給する。ここでは電圧変換回路２がバッテリ３の電圧を降圧するが、バッテリ３の電圧を昇圧又は昇降圧するものであってもよい。
　信号発生回路１ａは、ＣＰＵ１１を有するマイクロコンピュータである。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ１２ａ、一時的に発生した情報を記憶するＲＡＭ１３ａ、アナログの電圧をデジタル値に変換するＡ／Ｄ変換器１４、ＰＷＭ信号を発生するＰＷＭ回路（発生部に相当）１５、及び複数の割込要求を処理する割込コントローラ１６と互いにバス接続されている。信号発生回路１ａのうち、ＰＷＭ回路１５を除いたものが制御部１０ａであるが、ＰＷＭ回路１５が制御部１０ａに含まれていてもよい。
　ＲＡＭ１３ａは、ＰＷＭ回路１５が有するレジスタバッファ１５１に対して設定されるべき複数のデータが記憶されたデューティデータテーブル１３１を含んでいる。デューティデータテーブル１３１に記憶されたデータは、割込コントローラ１６が調停する後述の割込処理にて、順次レジスタバッファ１５１に設定されるようになっている。
　ＰＷＭ回路１５は、レジスタバッファ１５１の内容が周期的にロードされるデューティレジスタ１５２と、デューティレジスタ１５２の内容に応じたデューティのＰＷＭ信号を生成するＰＷＭ信号生成部１５３とを有する。ＰＷＭ信号生成部１５３は、デューティレジスタ１５２に対してレジスタバッファ１５１の内容をロードするためのロード信号を与える。
　ＰＷＭ信号生成部１５３は、不図示の内部クロックと、デューティレジスタ１５２の内容とに基づいて、内部クロックの周期の整数倍のオン時間を有するＰＷＭ信号を生成する。ＰＷＭ信号生成部１５３が生成したＰＷＭ信号は、電圧変換回路２に与えられると共に、割込要求の１つとして割込コントローラ１６に与えられる。
　割込コントローラ１６は、複数の割込要求を受け付け可能に構成されており、何れかの割込要求を受け付けた場合、ＣＰＵ１１に対してインタラプトを要求する信号（所謂ＩＮＴ信号）を与え、ＣＰＵ１１からアクノレッジ信号（所謂ＩＮＴＡ信号）が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。バスに送出された割込ベクタがＣＰＵ１１に読み込まれた場合、ＣＰＵ１１が各割込要求に対応する割込処理を実行するようになっている。
　電圧変換回路２は、ドレインがバッテリ３の正極端子に接続されたＮチャネル型のＭＯＳＦＥＴ（以下、単にＦＥＴという）２１と、該ＦＥＴ２１のソース及びバッテリ３の負極端子夫々にドレイン及びソースが接続された同期整流用のＦＥＴ２２と、ＰＷＭ回路１５のＰＷＭ信号生成部１５３から与えられたＰＷＭ信号に基づいてＦＥＴ２１及びＦＥＴ２２夫々のゲートに駆動信号を与える駆動回路２６とを備える。
　ＦＥＴ２２のドレイン及びソース間には、インダクタ２３及び抵抗器２４の直列回路を介して負荷４が接続されている。負荷４には、コンデンサ２５が並列に接続されている。抵抗器２４及びコンデンサ２５の接続点の電圧が、Ａ／Ｄ変換器１４に与えられる。抵抗器２４の両端には電流検出器２７が接続されており、電流検出器２７の検出電圧がＡ／Ｄ変換器１４に与えられる。
　上述の構成において、信号発生回路１ａのＣＰＵ１１は、例えば電圧ループ制御及び電流ループ制御を並列的に実行する電流モード制御方式によって負荷４に供給する電圧を制御する。電圧ループ制御では、ＣＰＵ１１は負荷４に供給された出力電圧をＡ／Ｄ変換器１４で変換したデジタル値を、目標の電圧値から減算した偏差に基づいて、後段の電流ループ制御で目標の電流値となる操作量を演算する。この電圧ループ制御では、電圧変換回路２が出力する電圧が制御量である。
　電流ループ制御では、ＣＰＵ１１は電流検出器２７の検出電圧をＡ／Ｄ変換器１４で変換したデジタル値を、前段の電圧ループ制御からの目標の電流値から減算した偏差に基づいて、ＰＷＭ回路１５に対する操作量を演算する。ＣＰＵ１１は更に、演算した操作量（以下、目標の値という）に応じてＰＷＭ回路１５に設定可能な設定可能値（以下、単に設定値という）を決定する。ＰＷＭ回路１５は、決定された設定値が設定されることにより、設定値に応じたデューティのＰＷＭ信号を発生する。この電流ループ制御では、電圧変換回路２が出力する電流が制御量である。
　ここで、電圧変換装置の出力電圧及び出力電流が時間的に比較的穏やかに変動する場合、上記の電圧ループ制御及び電流ループ制御の制御周期をＰＷＭ周期のＮ倍（Ｎは２以上の自然数）の周期で行っても十分であると言える。そこで本実施の形態１では、ＰＷＭ周期のＮ周期毎にＰＷＭ回路１５に対するＮ個の設定値をまとめて決定してデューティデータテーブル１３１に記憶しておき、ＰＷＭ周期で発生する割込処理にて周期毎に１つの設定値をＰＷＭ回路１５に設定する。以下では、簡単のためにＮ＝３とする。
　次に、ＰＷＭ信号生成部１５３がデューティレジスタ１５２の内容に応じたＰＷＭ信号を生成する仕組みについて説明する。
　図２は、本発明の実施の形態１に係る信号発生回路１ａの動作を説明するためのタイミング図である。図２に示す５つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上から、生成されるＰＷＭ信号の信号レベル、ＰＷＭ周期で実行される割込処理の実行状態、レジスタバッファ１５１の内容、レジスタバッファ１５１の内容をデューティレジスタ１５２にロードするためのロード信号のオン／オフ状態、及びデューティレジスタ１５２の内容を示してある。
　ＰＷＭ信号は、時刻ｔ２１からｔ２２まで、時刻ｔ２２からｔ２３まで、及び時刻ｔ２３からｔ３１までの夫々が、Ｎ周期（Ｎ＝３）における第１周期、第２周期、及び第３周期であり、信号レベルがＨ（ハイ）であるオン時間が夫々時間Ｔ２１、Ｔ２２及びＴ２３である。時刻ｔ１３からｔ２１までは、１つ前のＮ周期における第３周期であり、オン時間は時間Ｔ１３である。ＰＷＭ信号の各周期における信号レベルがＨからＬに変化する時の立ち下がりが、割込コントローラ１６に対する割込要求として受け付けられて割込処理が１回実行される。
　具体的には、時刻ｔ１３、ｔ２１、ｔ２２及びｔ２３夫々から時間Ｔ１３、Ｔ２１、Ｔ２２及びＴ２３が経過した時に割込処理が１回だけ実行される。このうち、第３周期における割込処理は、第１周期及び第２周期における割込処理と比較して、次のＮ周期のための設定値をまとめて決定するための時間だけ実行時間が長くなる。決定された設定値は、デューティデータテーブル１３１における第１アドレスから第３アドレスまでの連続した記憶領域に、夫々第１設定値、第２設定値及び第３設定値として記憶される。
　デューティデータテーブル１３１に記憶された第１設定値、第２設定値及び第３設定値夫々は、各設定値が記憶されたときの第３周期における割込処理、並びに次のＮ周期における第１周期及び第２周期夫々における割込処理により順次読み出されて、レジスタバッファ１５１に設定される。これにより、第１周期、第２周期及び第３周期夫々における割込処理では、レジスタバッファ１５１の内容が、第２設定値、第３設定値及び次のＮ周期のための第１設定値に書き替えられる。
　一方、ＰＷＭ信号の信号レベルがＬからＨに変化する時の立ち上がり、即ち時刻ｔ１３、ｔ２１、ｔ２２、ｔ２３、及びｔ３１で、ＰＷＭ信号生成部１５３からデューティレジスタ１５２に対してレジスタバッファ１５１の内容をロードするためのロード信号が与えられる。これにより、第１周期、第２周期及び第３周期夫々の間、デューティレジスタ１５２の内容は第１設定値、第２設定値及び第３設定値に保持される。この内容によって第１周期、第２周期及び第３周期夫々におけるＰＷＭ信号のオン時間が決定されてデューティが定まる。
　なお、図２に示す例では、１つ前のＮ周期における第３周期内に、次のＮ周期のための３つの設定値を決定したが、この決定が第３周期内に完了しない場合は、デューティデータテーブル１３１をダブルバッファとして、デューティデータテーブル１３１に対する書き込みと読み出しとが競合しないようにすればよい。具体的には、連続する第３周期、第１周期及び第２周期の間に３つの設定値を決定して一方のバッファに書き込み、これに続く第３周期、第１周期及び第２周期の間に次の３つの設定値を決定して他方のバッファに書き込むと共に、各周期における割込処理にて一方のバッファから先に決定した３つの設定値を順次読み出すようにすればよい。
　次に、目標の値に応じた設定値をＰＷＭ回路１５に設定する具体例について説明する。
　図３は、Ｎ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するためのタイミング図である。図の横軸は時間を表し、縦軸はＰＷＭ信号の信号レベルを表す。図３では、３つの連続するＮ（＝３）周期夫々について、ＰＷＭ周期の第１周期、第２周期及び第３周期におけるＰＷＭ信号がオン／オフに変化する様子を示してある。各ＰＷＭ周期におけるＰＷＭ信号は、前半がオンであり、後半がオフである。
　本実施の形態１では、ＰＷＭ回路１５が発生するＰＷＭ信号の周期が１０μｓであり、ＰＷＭ回路１５に設定可能な値の最小の増分が１であって、この増分の１がＰＷＭ信号のデューティの３％に対応する。換言すれば、ＰＷＭ回路１５が発生するＰＷＭ信号のデューティは、３％刻みで設定が可能である。その一方で、ＣＰＵ１１がＰＷＭ回路１５に設定すべき目標の値として演算した結果の最小の増分は０．１又はそれ以下であるものとする。この演算は、例えばＰＩＤ演算であり、演算が行われるタイミング及びＰＷＭ回路１５に設定値が設定されるタイミングの例は、図２に示した通りである。
　ＰＩＤ演算によって目標のデューティが算出される場合は、算出されたデューティの％値の最小の増分を０．３％とし、算出されたデューティに１００／３を乗じた値を上記の目標の値とすれば、上記の場合と同じ結果が得られる。
　図３に示すタイミングにおいて、最初のＮ周期におけるＰＩＤ演算の結果が１９．４（デューティで言えば１９．４×３＝５８．２％に相当：以下、対応する％値のみを括弧書きで示す）である場合、前述した第１設定値、第２設定値及び第３設定値の夫々が、１９（５７％）、２０（６０％）及び１９（５７％）として決定される。設定値の増分の１がデューティの３％に対応し、デューティの１％が０．１μｓに対応するから、各設定値によって次のＮ周期に発生する各ＰＷＭ信号のオン時間は、夫々５．７μｓ、６．０μｓ及び５．７μｓとなり、平均のオン時間が５．８μｓとなる。これは即ち平均のデューティが５８％になったことを示す。
　同様にして、２つ目のＮ周期におけるＰＩＤ演算の結果が１９．６（５８．８％）である場合、第１設定値、第２設定値及び第３設定値の夫々が、１９（５７％）、２０（６０％）及び２０（６０％）として決定される。その結果、各設定値によって次のＮ周期に発生する各ＰＷＭ信号のオン時間は、夫々５．７μｓ、６．０μｓ及び６．０μｓとなり、平均のオン時間が５．９μｓとなる。これは即ち平均のデューティが５９％になったことを示す。このように、Ｎ周期におけるＰＷＭ信号の平均のデューティは、１％刻みで設定可能となる。
　次に、目標の値に対応する第１設定値、第２設定値及び第３設定値の決定方法について説明する。
　図４は、本発明の実施の形態１に係る信号発生回路１ａでＮ個の設定値を決定する方法を説明するための説明図である。図中「○」はＮ個（Ｎ＝３）の設定値を表し、「●」はＭ個（２≦Ｍ≦Ｎ）の設定値の平均値を表す。第１設定値については平均値が意味を持たないので、「●」の個数は「○」の個数よりも１つだけ少ない。
　目標の値Ｘに対して、先ず最も近い設定値Ｙ及び２番目に近い設定値Ｚが特定される。図４の例では、Ｘより大きく、且つＸより１／２以上大きくないＹが最初に特定され、ＺがＹ－１と特定される。図４に示す場合とは異なって、Ｘより小さく、且つＸより１／２以上小さくないＹが最初に特定される場合（図示を省略）、ＺがＹ＋１と特定される。
　本実施の形態１では、Ｙ及びＺ（＝Ｙ－１）のうちからＮ個の設定値が順次決定される。その際に、第１設定値から第Ｍ（２≦Ｍ≦Ｎ）設定値までの平均値が目標の値Ｘに最も近い値となるように第Ｍ設定値が順次決定される。第１設定値については、第１及び第２設定値の平均値が目標の値Ｘに最も近くなることを見越して第２設定値よりも先に決定されるため、第１設定値は、常にＹと決定される。図４の場合、第２設定値の候補値はＹ又はＺである。
　第２設定値が決定される場合、第２設定値の２つの候補値夫々と第１設定値との平均値のうち、どちらがＸに近いのかが判定される。この場合、２つの候補値はＹ又はＺ（＝Ｙ－１）であり、第１設定値はＹであるから、ＹとＹとの平均値であるＹ、及びＹ－１とＹとの平均値であるＹ－１／２を比較してどちらがＸに近いのかが判定される。図４の場合は、ＹよりもＹ－１／２の方がＸに近いため、第２設定値はＺと決定される。
　第３設定値が決定される場合、第３設定値の２つの候補値夫々と第２設定値及び第１設定値との平均値のうち、どちらがＸに近いのかが判定される。この場合、第３設定値の２つの候補値はＹ又はＺ（＝Ｙ－１）であり、第２設定値はＺであり、第１設定値はＹであるから、ＹとＹ－１とＹとの平均値であるＹ－１／３、及びＹ－１とＹ－１とＹとの平均値であるＹ－２／３のうちのどちらがＸに近いのかが判定される。図２の場合は、Ｙ－２／３よりもＹ－１／３の方がＸに近いため、第３設定値はＹと決定される。
　以上の図２、３及び４では、Ｎが３の場合について説明したが、Ｎが２又は４以上の場合についても同様である。以下では、上述したＮ個の設定値を決定する信号発生回路１ａの動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２ａに予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図５は、本発明の実施の形態１に係る信号発生回路１ａでＰＷＭ割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図６は、本発明の実施の形態１における設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。
　図５におけるループカウンタＪと、図６における目標の値Ｘ、目標の値Ｘに最も近い値Ｙ、２番目に近い値Ｚ、ループカウンタＭ、Ｍ個の設定値の合計値Ｓ、値Ａｙ及び値Ａｚは、ＲＡＭ１３ａに記憶される。ループカウンタＪの初期値はＮである。図６の処理で決定された第１、第２及び第３設定値は、デューティデータテーブル１３１内の連続したアドレスに順次記憶される。
　ＰＷＭ周期の割込が発生してＣＰＵ１１の制御が図５の処理に移った場合、ＣＰＵ１１は、ループカウンタＪがＮ（ここでは３）であるか否かを判定し（Ｓ１０）、Ｎである場合（Ｓ１０：ＹＥＳ）、Ｊを１とする（Ｓ１１）。その後、ＣＰＵ１１は、負荷４に供給された出力電圧をＡ／Ｄ変換器（検出部に相当）１４で変換した出力電圧値を取り込み（Ｓ１２）、取り込んだ出力電圧値に基づいて電圧ループ制御に係る演算を実行し（Ｓ１３）、操作量として目標の電流値を算出する。
　その後、ＣＰＵ１１は、電流検出器２７の検出電圧をＡ／Ｄ変換器１４で変換した出力電流値を取り込み（Ｓ１４）、取り込んだ出力電流値に基づいて電流ループ制御に係る演算を実行し（Ｓ１５）、操作量としてＰＷＭ回路１５に設定すべき目標の値Ｘを算出してＲＡＭ１３ａに記憶する。電流ループ制御を省略するために、ステップＳ１４及びＳ１５を実行しないようにしてもよい。次いで、ＣＰＵ１１は、設定値決定に係るサブルーチンを呼び出して実行する（Ｓ１６）。
　設定値決定に係るサブルーチンからリターンした場合、ＣＰＵ１１は、Ｎ個の設定値のうちの第Ｊ設定値をデューティデータテーブル１３１から読み出し（Ｓ１７）、読み出した第Ｊ設定値をレジスタバッファ１５１に設定して（Ｓ１８）、割り込まれたルーチンにリターンする。
　一方、ステップＳ１０でＪがＮではない場合（Ｓ１０：ＮＯ）、ＣＰＵ１１は、Ｊを１だけインクリメントした（Ｓ１９）後、第Ｊ設定値をレジスタバッファ１５１に設定するためにステップＳ１７に処理を移す。
　図６に移って、ＰＷＭ割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、ＲＡＭ１３ａに記憶された目標の値Ｘに最も近い設定値Ｙを特定する（Ｓ２１：特定する手段に相当）と共に、２番目に近い設定値Ｚを特定し（Ｓ２２：特定する手段に相当）、更に第１設定値をＹと決定する（Ｓ２３：決定手段に相当）。この時点で、ＺはＹ＋１又はＹ－１の何れか一方に特定される。次いで、ＣＰＵ１１は、ループカウンタＭを１とし（Ｓ２４）、Ｍ個の設定値の合計値ＳをＹとする（Ｓ２５）。
　その後、ＣＰＵ１１は、ＭがＮであるか否かを判定し（Ｓ２６）、Ｎである場合（Ｓ２６：ＹＥＳ）、呼び出されたルーチンにリターンする。ＭがＮではない場合（Ｓ２６：ＮＯ）、ＣＰＵ１１は、Ｍを１だけインクリメントした（Ｓ２７）後、（Ｓ＋Ｙ）／Ｍの値Ａｙを算出する（Ｓ２８）と共に、（Ｓ＋Ｚ）／Ｍの値Ａｚを算出する（Ｓ２９）。ここで算出したＡｙ及びＡｚは、Ｍ個の設定値の平均値になり得る２つの候補値である。
　次いで、ＣＰＵ１１は、｜Ａｙ－Ｘ｜が｜Ａｚ－Ｘ｜以下であるか否かを判定する（Ｓ３０）。ここでの判定は、上記２つの候補値のうち、何れが目標の値Ｘに近いのかを判定するものである。｜Ａｙ－Ｘ｜が｜Ａｚ－Ｘ｜以下である場合（Ｓ３０：ＹＥＳ）、ＣＰＵ１１は、第Ｍ設定値をＹと決定し（Ｓ３１：決定手段に相当）、Ｍ個の設定値の合計値ＳをＳ＋Ｙに置き換えた（Ｓ３２）後、ステップＳ２６に処理を移す。一方、｜Ａｙ－Ｘ｜が｜Ａｚ－Ｘ｜より大きい場合（Ｓ３０：ＮＯ）、ＣＰＵ１１は、第Ｍ設定値をＺと決定し（Ｓ３３：決定手段に相当）、Ｍ個の設定値の合計値ＳをＳ＋Ｚに置き換えた（Ｓ３４）後、ステップＳ２６に処理を移す。
　上述のフローチャートでは、目標の値Ｘに最も近い設定値Ｙと共に２番目に近い設定値Ｚを先に特定して、Ｚの値（Ｙ＋１又はＹ－１）をＲＡＭ１３ａに記憶したが、この方法に限定されるものではない。例えば、第Ｍ設定値を決定する際に、第１設定値から第Ｍ－１設定値までの平均値を算出しておき、この平均値と目標の値Ｘとの大小関係を判定することによって、目標の値Ｘに最も近い設定値Ｙを都度特定し、更に２番目に近い設定値ＺがＹ＋１であるのか、又はＹ－１であるのかを都度特定するようにしてもよい。
　次に、上述のようにして決定されたＮ個の設定値の複数の例について説明する。
　図７は、本発明の実施の形態１に係る信号発生回路１ａで目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。目標の値は、小数以下２桁の数値で表されるものとする。以下、代表的な目標の値の範囲について、Ｎ個の設定値を列挙して説明する。例えば目標の値が０．００から０．１７の範囲内にある場合、第１、第２及び第３設定値は、夫々０、０及び０と決定される。この場合、Ｎ個の設定値の平均値は０．００であり、これによるＰＷＭ信号のデューティの平均値は０％となり、オン時間は０．０μｓである。目標の値が０．１７から０．５０の範囲内にある場合、第１、第２及び第３設定値は、夫々０、１及び０と決定され、Ｎ個の設定値の平均値は四捨五入して０．３３であり、これによるＰＷＭ信号のデューティの平均値は１％となり、オン時間は０．１μｓである。
　目標の値が０．５０から０．８３の範囲内にある場合、第１、第２及び第３設定値は、夫々０、１及び１と決定され、Ｎ個の設定値の平均値は０．６７であり、これによるＰＷＭ信号のデューティの平均値は２％となり、オン時間は０．２μｓである。目標の値が０．８３から１．１７の範囲内にある場合、第１、第２及び第３設定値は、夫々１、１及び１と決定され、Ｎ個の設定値の平均値は１．００であり、これによるＰＷＭ信号のデューティの平均値は３％となり、オン時間は０．３μｓである。以下同様に、目標の値の範囲が１．１７から２．１７までの間に含まれる３つの範囲の夫々について、目標の値の範囲の下限及び上限が１だけ大きくなる毎に、Ｎ個の設定値及びその平均値が１だけ大きくなるように決定され、デューティの平均値が３％だけ大きくなり、オン時間の平均値が０．３μｓだけ長くなる。
　特に図３に対応する場合について言えば、目標の値が１９．１７から１９．５０の範囲内にある場合、第１、第２及び第３設定値は、夫々１９、２０及び１９と決定され、Ｎ個の設定値の平均値は１９．３３であり、これによるＰＷＭ信号のデューティの平均値は５８％となり、オン時間は５．８μｓである。また、目標の値が１９．５０から１９．８３の範囲内にある場合、第１、第２及び第３設定値は、夫々１９、２０及び２０と決定され、Ｎ個の設定値の平均値は１９．６６であり、これによるＰＷＭ信号のデューティの平均値は５９％となり、オン時間は５．９μｓである。
　以上のように本実施の形態１によれば、制御部１０ａの中枢として機能するＣＰＵ１１は、ＰＷＭ回路１５に設定すべき目標の値Ｘに応じてＰＷＭ回路１５に設定可能な設定値を決定して設定する。具体的には、ＣＰＵ１１は、ＰＷＭ回路１５が有するＰＷＭ信号生成部１５３が生成するＰＷＭ信号のＮ（＝３）周期毎に、目標の値Ｘに最も近い設定値Ｙ及び２番目に近い設定値Ｚを特定し、特定したＹ及びＺの大きさとＸの大きさとを比較した結果により、Ｙ及びＺを組み合わせることによりＮ個の設定値を決定して、上記ＰＷＭ信号の周期毎に１つずつＰＷＭ回路１５に設定する。
　これにより、ＣＰＵ１１が決定するＮ個の設定値について目標の値Ｘに最も近い設定値Ｙ及び２番目に近い設定値Ｚの割合が適宜決定されるため、Ｎ個の設定値の平均的な値が、ＰＷＭ回路１５に設定可能な値の最小の増分よりもきめ細かく調整される。
　従って、設定された値に応じたＰＷＭ信号を周期的に発生するＰＷＭ回路（発生部）１５に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能となる。
　また、実施の形態１によれば、ＣＰＵ１１が決定するＮ個の設定値について、目標の値Ｘに最も近い設定値Ｙを第１設定値と決定し、第１設定値から第Ｍ設定値（２≦Ｍ≦Ｎ）までの平均的な値が目標の値Ｘに最も近くなるように、第Ｍ設定値を決定することをＮ－１回だけ繰り返す。
　従って、ＰＷＭ信号のＮ周期中のどの周期にあっても、第１周期からその周期までにＰＷＭ回路１５に設定された設定値の平均的な値を目標の値Ｘに最も近い値にすることが可能となる。
（実施の形態２）
　実施の形態１が、第１設定値及び第Ｍ設定値（２≦Ｍ≦Ｎ）を順次決定する形態であるのに対し、実施の形態２は、Ｍ個の設定値のうち目標の値に２番目に近い設定値の個数を算出することにより、Ｎ個の設定値を一括して決定する形態である。
　実施の形態２における電圧変換装置の構成は、実施の形態１における図１に示すものと同様であるため、実施の形態１に対応する箇所には同一の符号を付してその説明を省略する。
　図８は、本発明の実施の形態２に係る信号発生回路１ａでＮ個の設定値を決定する方法を説明するための説明図である。目標の値Ｘに対して、先ず最も近い設定値Ｙ及び２番目に近い設定値Ｚが特定される。図８の例では、Ｘより小さく、且つＸより１／２以上小さくないＹが最初に特定され、ＺがＹ＋１と特定される。
　さて、第１設定値から第Ｎ設定値までが全てＹと決定されたと仮定すると、全ての設定値の平均値はＹとなる。次に、Ｎ個の設定値のうち１つだけ設定値がＹではなくＺ（図８の場合はＹ＋１）と決定された場合、全ての設定値の平均値は、Ｙに対して１／Ｎだけ増加（又は減少）する（図８の場合は増加する）。同様に、Ｚと決定される設定値が１つ増加する毎に全ての設定値の平均値が１／Ｎだけ増加（又は減少）する（図８の場合は増加する）。
　Ｚと決定される設定値の数と全ての設定値の平均値との関係が上述のとおりであることを考慮して、Ｚと決定される設定値の数を求めるには、ＹからＺに向けて１／Ｎずつ加算（又は減算）した値とＸとの大小関係を都度判定すればよい。より具体的には、Ｙに対して１／ＮをＫ回加算（又は減算）した値とＸとの大小関係が逆転した場合、Ｋ回加算（又は減算）した値ｙａと、Ｋ－１回加算（又は減算）した値ｙｂとで、どちらがＸに近いかを判定し、近い方の回数（Ｋ又はＫ－１）をＺと決定される設定値の数とすればよい。
　具体的に図８の場合は、Ｙに対して１／ＮをＫ－１回加算（又は減算）した値ｙｂに更に１／２Ｎを加算（又は減算）した値ｙｃとＸとの大小関係を判定すればよい。図８の場合は（図８の左半分参照）、Ｋ＝２であり、ｙｃの方がＸより大きいと判定されるため、Ｋ－１の値（＝１）がＺと判定される設定値の数となる。
　上述したアルゴリズムをＸの側から見れば（図８の右半分参照）、ＸとＹとの差分ｘから１／Ｎを減算することを繰り返し、Ｋ回減算したときに減算結果ｘａが負になった場合、ｘから１／ＮをＫ－１回減算した値ｘｂから更に１／２Ｎを減算した値ｘｃが負になるか否かによって、Ｚと決定される設定値の数を決定すればよい。図８の例ではＫ＝２であり、ｘｃが負になるから、Ｚの数が１と決定される。仮にｘｃが正であればＺの数が２と決定される。
　なお、ＸとＹとの差分ｘから先に１／２Ｎを減算しておき、この減算結果から１／Ｎを何回減算したときに減算結果が負になるかによって、Ｚと決定される設定値の数を決定してもよい。１／２Ｎを減算したときの減算結果が負であれば、Ｚの数が０と決定され、１／ＮをＫ回減算したときの減算結果が負であればＺの数がＫと決定される。後述するフローチャートでは、このアルゴリズムで説明する。図８の例では、ｘから１／２Ｎを減算した結果から１／Ｎを１回減算したときに減算結果が負になるから、Ｚの数が１と決定される。
　以下では、上述した信号発生回路１ａの動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２ａに予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図９は、本発明の実施の形態２における設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。図９における設定値の数Ｋ、及びＸとＹの差分ｘは、ＲＡＭ１３ａに記憶される。ＰＷＭ割込処理に係るＣＰＵ１１の処理手順は、実施の形態１における図５に示すものと同様であるため、図示及び説明を省略する。
　ＰＷＭ割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、ＲＡＭ１３ａに記憶された目標の値Ｘに最も近い設定値Ｙを特定する（Ｓ４０：特定する手段に相当）と共に、２番目に近い設定値Ｚを特定し（Ｓ４１：特定する手段に相当）、更にＺと決定される設定値の数Ｋを０とする（Ｓ４２）。その後、ＣＰＵ１１は、ＸとＹの差分ｘを算出し（Ｓ４３）、算出したｘから１／２Ｎを減算した値を新たにｘとする（Ｓ４４）。
　次いで、ＣＰＵ１１は、ｘが負であるか否かを判定し（Ｓ４５）、負である場合（Ｓ４５：ＹＥＳ）、後述するステップＳ４９に処理を移す。ｘが負ではない場合（Ｓ４５：ＮＯ）、ＣＰＵ１１は、Ｋの値を１だけインクリメントし（Ｓ４６）、ｘから１／Ｎを減算した値を新たにｘとする（Ｓ４７）。
　次いで、ＣＰＵ１１は、ｘが負であるか否かを判定し（Ｓ４８）、負ではない場合（Ｓ４８：ＮＯ）、ステップＳ４６に処理を移す。ｘが負である場合（Ｓ４８：ＹＥＳ）、ＣＰＵ１１は、この時点で（値が）Ｙと決定された（決定手段に相当）Ｎ－Ｋ個の設定値と、（値が）Ｚと決定された（決定手段に相当）Ｋ個の設定値とをデューティデータテーブル１３１に記憶し（Ｓ４９）、呼び出されたルーチンにリターンする。
　なお、ステップＳ４５及びＳ４８では、ｘが負であるか否かを判定したが、判定に等号を含めて、ｘが０以下で有るか否かを判定するようにしてもよい。
　次に、上述のようにして決定されたＮ個の設定値の複数の例について説明する。
　図１０は、本発明の実施の形態２に係る信号発生回路１ａで目標の値に応じて決定されたＮ個の設定値の一覧を示す図表である。図１０では、Ｎ個の設定値に含まれる第１設定値、第２設定値及び第３設定値を数値の昇順に並べてあるが、これに限定されるものではなく、降順に並べてもよいし、順不同に並べてもよい。
　図１０に示す目標の値及びＮ個の設定値は、実施の形態１における図７に示すものと比較して、第１設定値、第２設定値及び第３設定値の並び順が一部異なるだけであり、図表中の数値そのものに違いはない。Ｎ個の設定値の平均値は、図７に示す値と全く同一である。
　具体的に異なる点を挙げると、目標の値が０．１７から０．５０の範囲内にある場合、第１、第２及び第３設定値は、夫々０、０及び１と決定され、目標の値が１．１７から０．５０の範囲内にある場合、第１、第２及び第３設定値は、夫々１、１及び２と決定される。また、目標の値が１９．１７から１９．５０の範囲内にある場合、第１、第２及び第３設定値は、夫々１９、１９及び２０と決定される。
　以上のように本実施の形態２によれば、制御部１０ａが決定するＮ個の設定値について、Ｎ個全ての設定値の平均的な値が目標の値に最も近くなるようにＮ個の設定値を決定する。
　従って、信号のＮ周期全体について、ＰＷＭ回路１５に設定されたＮ個の設定値の平均的な値を目標の値に最も近い値にすることが可能となる。
（実施の形態３）
　実施の形態１は、Ｎ周期毎に順次決定されたＮ個の設定値が、ＲＡＭ１３ａに含まれるデューティデータテーブル１３１に一旦書き込まれた後、ＰＷＭ周期で順次読み出される形態であるのに対し、実施の形態３は、Ｎ個の設定値が、ＲＯＭに含まれるデューティデータテーブルに予め記憶された内容から選択されることにより、Ｎ周期毎に一括して決定されて、ＰＷＭ周期で順次読み出される形態である。
　図１１は、本発明の実施の形態３に係る信号発生回路１ｂを備える電圧変換装置の構成例を示すブロック図である。
　信号発生回路１ｂは、ＣＰＵ１１を有するマイクロコンピュータである。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ１２ｂ、一時的に発生した情報を記憶するＲＡＭ１３ｂ、Ａ／Ｄ変換器１４、ＰＷＭ回路１５、及び割込コントローラ１６と互いにバス接続されている。信号発生回路１ｂのうち、ＰＷＭ回路１５を除いたものが制御部１０ｂであるが、ＰＷＭ回路１５が制御部１０ｂに含まれていてもよい。
　ＲＯＭ１２ｂは、デューティデータテーブル（記憶部に相当）１２１を含み、該デューティデータテーブル１２１には、実施の形態２における図１０に示す目標の値の各範囲に夫々対応付けられたＮ個の設定値が予め複数組記憶されている。デューティデータテーブル１２１は、制御部１０ｂの外部の他のメモリに含まれていてもよい。デューティデータテーブル１２１に記憶された複数組のＮ個の設定値の中から、Ｎ周期毎の割込処理にて１組の第１設定値、第２設定値及び第３設定値が決定される。
　ＲＡＭ１３ｂは、実施の形態１におけるＲＡＭ１３ａとは異なり、デューティデータテーブル１３１を含まない。信号発生回路１ｂの動作を説明するためのタイミング図については、実施の形態１の図２に示すものと同様である。
　その他、実施の形態１に対応する箇所には同様の符号を付して、その説明を省略する。
　Ｎ個の設定値は、例えばＮ周期（Ｎ＝３）における第３周期で決定される。デューティデータテーブル１２１に記憶された内容から決定された第１設定値、第２設定値及び第３設定値夫々は、各設定値が決定されたときの第３周期における割込処理、並びに次のＮ周期における第１周期及び第２周期夫々における割込処理により順次読み出されて、レジスタバッファ１５１に設定される。
　以下では、上述したＮ個の設定値を決定する信号発生回路１ｂの動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２ｂに予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図１２は、本発明の実施の形態３に係る信号発生回路１ｂでＰＷＭ割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。図１２におけるループカウンタＪ及び目標の値Ｘは、ＲＡＭ１３ｂに記憶される。ループカウンタＪの初期値はＮである。
　なお、ステップＳ５０からＳ５８までの処理のうち、ステップＳ５６以外の処理は、実施の形態１における図５に示すステップＳ１０からＳ１８までの処理と同様であるため、詳細な説明を省略する。
　ＰＷＭ周期の割込が発生してＣＰＵ１１の制御が図１２の処理に移った場合、ＣＰＵ１１は、ループカウンタＪがＮ（ここでは３）であるか否かを判定し（Ｓ５０）、Ｎである場合（Ｓ５０：ＹＥＳ）、Ｊを１とする（Ｓ５１）。その後、ＣＰＵ１１は、出力電圧に基づく電圧ループ制御、及び出力電流に基づく電流ループ制御に係る演算を実行する（Ｓ５２～Ｓ５５）。
　次いで、ＣＰＵ１１は、デューティデータテーブル１２１の内容、即ちテーブルに記憶された目標の値の各範囲と、上述の演算によって算出した目標の値Ｘとを照合する（Ｓ５６）。照合の結果、目標の値Ｘが含まれる範囲に対応してデューティデータテーブル１２１に記憶されているＮ個の設定値が、決定された設定値となる（決定手段に相当）。
　次いで、ＣＰＵ１１は、第Ｊ設定値をデューティデータテーブル１２１から読み出し（Ｓ５７）、読み出した第Ｊ設定値をレジスタバッファ１５１に設定して（Ｓ５８）、割り込まれたルーチンにリターンする。
　以上のように本実施の形態３によれば、その平均的な値が目標の値Ｘに最も近くなるように予め決定されたＮ個の設定値と、目標の値の範囲との対応関係がＲＯＭ１２ｂのデューティデータテーブル１２１に記憶されている。ＣＰＵ１１は、目標の値Ｘに対応してＰＷＭ回路１５に設定すべきＮ個の設定値を、割込処理にてデューティデータテーブル１２１から順次読み出して決定する。
　従って、目標の値Ｘに応じて決定すべきＮ個の設定値を、ＣＰＵ１１による制御の実行時に容易に決定することが可能となる。
　また、実施の形態３によれば、制御部１０ｂに含まれるＣＰＵ１１が、割込処理にてデューティデータテーブル１２１からＮ個の設定値を順次読み出してＰＷＭ回路１５に設定する。
　従って、デューティデータテーブル１２１の内容を順次ＰＷＭ回路１５に設定することが可能となる。
　更に、実施の形態１、２又は３によれば、上述の信号発生回路１ａ又は１ｂが発生したＰＷＭ信号のデューティに応じたスイッチングによって電圧変換回路２が電圧を変換し、変換された電圧に基づくＰＷＭ制御により、信号発生回路１ａ又は１ｂのＣＰＵ１１がＰＷＭ回路１５に設定すべき目標の値を算出する。
　従って、ＰＷＭ信号を周期的に発生するＰＷＭ回路１５に設定する値の最小の増分を、比較的小さい処理負荷で実際の増分よりも実質的に小さくすることが可能な信号発生回路１ａ又は１ｂを電圧変換装置に適用して、出力電圧の精度を向上させることが可能となる。
　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
　１ａ、１ｂ　信号発生回路
　１０ａ、１０ｂ　制御部
　１１　ＣＰＵ（特定する手段、決定手段）
　１２ａ、１２ｂ　ＲＯＭ
　１２１　デューティデータテーブル（記憶部）
　１３ａ、１３ｂ　ＲＡＭ
　１３１　デューティデータテーブル
　１４　Ａ／Ｄ変換器（検出部）
　１５　ＰＷＭ回路（発生部）
　１５１　レジスタバッファ
　１５２　デューティレジスタ
　１５３　ＰＷＭ信号生成部
　１６　割込コントローラ
　２　電圧変換回路
　２６　駆動回路
　２７　電流検出器
　３　バッテリ
　４　負荷

Claims (7)

  1. 　設定された値に応じたＰＷＭ信号を周期的に発生する発生部と、目標の値に応じて、前記発生部に前記信号の周期毎に、前記発生部に設定可能な設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路において、
    　前記制御部は、
    　前記信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定する手段と、
    　該手段が特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を前記発生部に設定すべく決定する決定手段と
    　を有する
    　ことを特徴とする信号発生回路。
  2. 　前記決定手段は、前記Ｎ個の設定可能値を、Ｍ個（Ｍは２≦Ｍ≦Ｎを満たす自然数）の設定可能値の平均的な値が前記目標の値に最も近くなるように決定するようにしてあることを特徴とする請求項１に記載の信号発生回路。
  3. 　前記決定手段は、前記Ｎ個の設定可能値を、各設定可能値の平均的な値が、前記目標の値に最も近くなるように決定するようにしてあることを特徴とする請求項１に記載の信号発生回路。
  4. 　目標の値及びＮ個の設定可能値の対応関係を記憶する記憶部を備え、
    　該記憶部は、Ｎ個の設定可能値を、各設定可能値の平均的な値が、対応する目標の値に最も近くなるように予め決定して記憶してあり、
    　前記決定手段は、前記目標の値に対応するＮ個の設定可能値を前記記憶部の記憶情報から決定するようにしてある
    　ことを特徴とする請求項１に記載の信号発生回路。
  5. 　前記制御部は、前記決定手段が決定したＮ個の設定可能値を前記信号の周期毎に前記記憶部から順次読み出して前記発生部に設定するようにしてあることを特徴とする請求項４に記載の信号発生回路。
  6. 　請求項１から５の何れか１項に記載の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、
    　前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づくＰＷＭ制御により、前記目標の値を算出する手段を有することを特徴とする電圧変換装置。
  7. 　設定された値に応じたＰＷＭ信号を周期的に発生する発生部と、目標の値に応じて、前記発生部に前記信号の周期毎に、前記発生部に設定可能な設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路で前記信号を発生させる方法において、
    　前記信号のＮ周期（Ｎは２以上の自然数）毎に、前記目標の値に最も近い設定可能値及び２番目に近い設定可能値を特定し、
    　特定した２つの設定可能値及び前記目標の値夫々の大きさに基づいて、前記２つの設定可能値を組み合わせてなるＮ個の設定可能値を前記発生部に設定すべく決定する
    　ことを特徴とする信号発生方法。
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