JP2013090002A - パルス発生装置及びパルス発生方法 - Google Patents

Abstract

【課題】出力するパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すＰＷＭ波形を出力する、ことを目的とする。
【解決手段】パルス発生回路１２は、一つのリニアＰＷＭパルスが第１ビット数で定められるデューティー比のＰＷＭ波形を出力するＰＷＭ波形出力部２０、第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力される入力コネクタ２２、入力コネクタ２２に入力された制御信号に基づいて、第２ビット数に応じて連続した複数のリニアＰＷＭパルスから構成される組を１周期とするように、ＰＷＭ波形出力部２０から出力させるＰＷＭ波形を設定する設定部２４を備える。
【選択図】図２

Description

本発明は、パルス発生装置及びパルス発生方法に関するものである。

出力するパルスのデューティー比を変調させるパルス幅変調（pulse width modulation：ＰＷＭ）は、広く用いられている技術である。
パルス幅変調は、例えば、特許文献１に記載されているように、定電流制御回路において、負荷電流を制御するトランジスタのオン、オフ制御に用いられる。

特開２００１−３１８７２１号公報

しかしながら、パルス幅変調で出力されるパルスのデューティー比の精度は、出力されるパルスのデューティー比を定めるビット数に依存する。すなわち、パルス発生回路から出力させるパルスのデューティー比を制御する制御信号のビット数が、パルス発生回路が出力するパルスのビット数よりも大きい場合には、パルス発生回路が出力するパルスは、制御信号により示されるデューティー比の精度を有しないこととなる。

本発明は、このような事情に鑑みてなされたものであって、出力するパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すＰＷＭ波形を出力することができる、パルス発生装置及びパルス発生方法を提供することを目的とする。

上記課題を解決するために、本発明のパルス発生装置及びパルス発生方法は以下の手段を採用する。

すなわち、本発明の第一態様に係るパルス発生装置は、一つのパルスが第１ビット数で定められるデューティー比のＰＷＭ波形を出力するＰＷＭ波形出力手段と、前記第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力される入力手段と、前記入力手段に入力された前記制御信号に基づいて、前記第２ビット数に応じて連続した複数の前記パルスから構成される組を１周期とするように、前記ＰＷＭ波形出力手段から出力させる前記ＰＷＭ波形を設定する設定手段と、を備える。

上記構成によれば、ＰＷＭ波形出力手段によって、一つのパルスが第１ビット数で定められるデューティー比のＰＷＭ波形が出力される。ところが、入力手段によって入力されるデューティー比を示す制御信号は、第１ビット数よりも大きい第２ビット数で定められている。すなわち、ＰＷＭ波形出力手段から出力される一つのパルスは、上記第２ビット数で定められるデューティー比の精度を有しない。
そこで、設定手段によって、入力手段に入力された制御信号に基づいて、第２ビット数に応じて連続した複数のパルスから構成される組を１周期とするように、ＰＷＭ波形出力手段から出力させるＰＷＭ波形が設定される。すなわち、第１ビット数で定められるパルス一つでは、第２ビット数で定められたデューティー比の精度を得ることはできないため、連続した複数のパルスを組み合わせ、これを１周期とすることによって、第２ビット数で定められたデューティー比の精度を得る。

例えば、第１ビット数を６ビットとし、一つのパルスを１周期とした場合のデューティー比の解像度（精度）は、１周期当たり６３であり、約１．６％刻みでデューティー比は設定可能とされる。一方、第２ビット数を７ビットとすると、６ビットのパルス２つから構成される組を１周期としたＰＷＭ波形を出力する。これにより、仮想的に７ビット（６ビット×２）で定められるデューティー比のＰＷＭ波形が出力されることとなる。この場合のデューティー比の解像度は、１周期当たり１２６であり、約０．８％刻みでデューティー比は設定可能となる。

従って、本構成によれば、出力するパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すＰＷＭ波形を出力することができる。

上記第一態様では、前記組を構成する複数の前記パルスの数を、前記第２ビット数と前記第１ビット数の差をｎとした場合に、２^ｎ個とすることが好ましい。

上記構成によれば、第２ビット数と第１ビット数の差を算出するだけで、組を構成する第１ビット数のパルスの数を簡易に求めることができる。

上記第一態様では、前記設定手段が、前記第２ビットで示される前記制御信号のうち、前記第１ビット数に相当する上位ビットを前記第１ビット数で定められる一つの前記パルスで表わし、残りのビットを２^ｎ−１個（ｎは前記第２ビット数と前記第１ビット数の差）の前記パルスで表わすように設定することが好ましい。

上記構成によれば、例えば、第１ビット数が６ビットであり、第２ビット数が７ビットである場合、６ビットのパルス２つから構成される組を１周期としたＰＷＭ波形が出力されるので、７ビットで示される制御信号のうち、上位６ビットの制御信号が一方のパルスで表わされ、残りが他方のパルスで表わされることとなる。また。例えば、第１ビット数が６ビットであり、第２ビット数が８ビットである場合、６ビットのパルス４つから構成される組を１周期としたＰＷＭ波形が出力されるので、８ビットで示される制御信号のうち、上位６ビットの制御信号が一つのパルスで表わされ、残りが３つのパルスで表わされることとなる。従って、本構成は、組を構成する複数のパルスを簡易に生成することができる。

上記第一態様では、前記設定手段が、前記残りのビットを、上位から桁が一つ増加する毎に、前の桁の２倍の数の前記パルスで表わすように設定することが好ましい。

上記構成によれば、例えば、第１ビット数が６ビットであり、第２ビット数が９ビットである場合、制御信号の上位１ビットから６ビットが一つのパルスで表わされ、制御信号の７ビット目が一つのパルスで表わされ、制御信号の８ビット目が７ビット目の２倍の数のパルスである２つのパルスで表わされ、制御信号の９ビット目が８ビット目の２倍の数のパルスである４つのパルスで表わされることとなる。従って、本構成は、制御信号を構成する各ビットを表わすパルスを簡易に生成することができる。

一方、本発明の第二態様に係るパルス発生方法は、一つのパルスが第１ビット数で定められるデューティー比のＰＷＭ波形を出力するパルス発生方法であって、前記第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力される第１工程と、前記制御信号に基づいて、前記第２ビット数に応じて連続した複数の前記パルスから構成される組を１周期とするように設定する第２工程と、前記第２工程によって設定された前記組を１周期としてＰＷＭ波形を出力する第３工程と、を含む。

本発明によれば、出力するパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すＰＷＭ波形を出力することができる、という優れた効果を有する。

本発明の実施形態に係るパルス発生回路を備えた駆動回路の構成を示すブロック図である。 本発明の実施形態に係るパルス発生回路の機能を示す機能ブロック図である。 本発明の実施形態に係る６ビットで定められるデューティー比のＰＷＭパルスの一例を示した図である。 本発明の実施形態に係る６ビットのリニアＰＷＭパルスを用いて仮想的に７ビットのＰＷＭパルスを出力する場合における設定の一例を示した図である。 本発明の実施形態に係る６ビットのリニアＰＷＭパルスを用いて仮想的に８ビットのＰＷＭパルスを出力する場合における設定の一例を示した図である。 本発明の実施形態に係る制御信号が“０１０１０１１”の場合におけるＰＷＭパルスを示す模式図である。 本発明の実施形態に係る制御信号が“０１０１０１０１”の場合におけるＰＷＭパルスを示す模式図である。 本発明の実施形態に係る制御信号が“０１０１０１１０”の場合におけるＰＷＭパルスを示す模式図である。 本発明の実施形態に係るＰＷＭパルスの規則性の説明に要する模式図である。

以下に、本発明に係るパルス発生装置及びパルス幅変調方法の一実施形態について、図面を参照して説明する。

図１は、本実施形態に係る駆動回路１０の構成を示すブロック図である。
駆動回路１０は、パルス発生回路１２、絶縁トランス１４、整流回路１６、被駆動体１８を備える。なお、絶縁トランス１４の１次側を流れる電流は、不図示の電流測定装置で測定するものとする。

本実施形態に係る駆動回路１０は、絶縁トランス１４の１次側に電力をパルス電圧として出力するパルス発生回路１２を備え、２次側に計測、駆動、及び制御のいずれかを行う被駆動体１８が整流回路１６を介して接続されている。そして、駆動回路１０は、２次側に接続された被駆動体１８によって電力が消費されることで生じる１次側の電流の変化を測定して、計測手段による計測、及び、駆動、制御などの手段による駆動または制御、並びに対象回路における断線や短絡などの有無や信号状態の診断、すなわち健全性診断を行う。

図２は、本実施形態に係るパルス発生回路１２の機能を示す機能ブロック図である。パルス発生回路１２は、一つのパルスが第１ビット数で定められるデューティー比のＰＷＭ（Pulse Width Modulation）波形を出力するＰＷＭ波形出力部２０、第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力される入力コネクタ２２を備える。

なお、本実施形態に係るパルス発生回路１２は、一例として図３に示されるように、１０ｎｓ（１００ＭＨｚ）の微小パルスが０から６３個の何れかで並ぶ波形を繰り返すことで６ビット、つまり解像度（精度）が６３のＰＷＭパルスを６３０ｎｓ（１００／６３＝１．５８ＭＨｚ）周期で出力する。すなわち、パルス発生回路１２は、第１ビット数が６ビットであり、約１．６％刻みでＰＷＭパルスのデューティー比を設定可能とする。
一方、パルス発生回路１２に入力される制御信号の第２ビット数は、一例として２０ビットとされる。このため、６ビットのＰＷＭパルスそのものだけでは、２０ビットの制御信号の解像度１０３２１９２を実現できない。

そこで、パルス発生回路１２は、入力コネクタ２２に入力された制御信号に基づいて、第２ビット数に応じて連続した複数のＰＷＭパルスから構成される組を１周期とするように、ＰＷＭ波形出力部２０から出力させるＰＷＭ波形を設定する設定部２４を備える。
すなわち、６ビットのＰＷＭパルス一つでは、２０ビットの制御信号で定められたデューティー比の精度を得ることはできないため、連続した複数の６ビットのＰＷＭパルスを組み合わせることによって、２０ビットで定められたデューティー比の精度を得る。

次に、６ビットのＰＷＭパルスを複数用いて、仮想的に７ビット以上のＰＷＭパルスを出力する場合の具体的に説明する。以下の説明において、６ビットのＰＷＭパルスをリニアＰＷＭパルスといい、７ビット以上のＰＷＭパルスを単にＰＷＭパルスという。

図４は、設定部２４による６ビットのリニアＰＷＭパルスを用いて、仮想的に７ビットのＰＷＭパルスを出力する場合における設定の一例を示した図である。なお、７ビットのＰＷＭパルスでは、約０．８％刻みでデューティー比が設定可能となる。
解像度６３の６ビットのリニアＰＷＭパルスを用いて解像度１２６の７ビットのＰＷＭパルスを出力する場合は、６ビットのリニアＰＷＭパルスが２周期組み合わされることで実現される。そして、このように設定された７ビットのＰＷＭパルスが連続して出力されることで、ＰＷＭ波形となる。
図４の例では、デューティー比５０．８％（３２／６３≒５０．８）のリニアＰＷＭパルスＡとデューティー比４９．２％（３１／６３≒４９．２）のリニアＰＷＭパルスＡ’が一組とされ、繰り返し出力されることで、５０％（６３／１２６＝５０）のデューティー比である７ビット（６ビット×２＝７ビット）のＰＷＭパルスＢによるＰＷＭ波形が仮想的に実現されることとなる。なお、７ビットのＰＷＭパルスＢは、６ビットのリニアＰＷＭパルスが２つ組み合わされて実現されているため、周期が１．２６μｓ（７９０ｋＨｚ）となる。

図５は、設定部２４による６ビットのリニアＰＷＭパルスを用いて仮想的に８ビットのＰＷＭパルスを出力する場合における設定の一例を示した図である。なお、８ビットのＰＷＭパルスでは、約０．４％刻みでデューティー比が設定可能となる。
６ビットのリニアＰＷＭパルスを用いて解像度２５２の８ビットのＰＷＭパルスを出力する場合は、７ビットのＰＷＭパルスを２周期、すなわち６ビットのリニアＰＷＭパルスが４周期組み合わされることで実現される。
図５の例では、デューティー比５０．８％（３２／６３≒５０．８）のリニアＰＷＭパルスＡを２周期一組として７ビットのＰＷＭパルスＢとし、デューティー比５０．８％（３２／６３≒５０．８）のリニアＰＷＭパルスＡとデューティー比４９．２％（３１／６３≒４９．２）のリニアＰＷＭパルスＡ’を一組として７ビットのＰＷＭパルスＢ’とする。そして、７ビットのＰＷＭパルスＢとＰＷＭパルスＢ’が一組とされ、繰り返し出力されることで、５０．４％（１２７／２５２＝５０．４）のデューティー比である８ビットのＰＷＭパルスＣによるＰＷＭ波形が仮想的に実現されることとなる。なお、８ビットのＰＷＭパルスＣは、リニアＰＷＭパルスが４つ組み合わされて実現されているため、周期が２．５２μｓ（３９５ｋＨｚ）となる。

以下、同様に、設定部２４は、組み合わせるリニアＰＷＭパルスの数を増加させることによって、仮想的に２０ビットのＰＷＭパルスを設定する。なお、２０ビットのＰＷＭパルスは、１９ビットのＰＷＭパルスを２周期、すなわちリニアＰＷＭパルスを１６３８４個組み合わせることによって実現される。これにより、６ビットのリニアＰＷＭパルスでは実現ができなかった、解像度１０３２１９２のＰＷＭパルスによるＰＷＭ波形が実現されることとなる。なお、２０ビットのＰＷＭパルスは、周期が１０．３ｍｓ（９６．５Ｈｚ）となる。

このように、パルス発生回路１２は、設定部２４の設定によって、リニアＰＷＭパルスのデューティー比を時間的に変化させることによって、リニアＰＷＭパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すＰＷＭ波形を出力する。換言すると、パルス発生回路１２はＰＷＭとＰＤＭ（Pulse Density Modulation：パルス密度変調）とを組み合わせてパルスを発生させる。

また、組を構成する複数のリニアＰＷＭパルスの数は、第１ビット数が６ビットであり第２ビット数が７ビットの場合では２つ、第１ビット数が６ビットであり第２ビット数が８ビットの場合では４つ、第１ビット数が６ビットであり第２ビット数が９ビットの場合では８つ、第１ビット数が６ビットであり第２ビット数が２０ビットの場合では１６３８４個というように、第２ビット数と第１ビット数の差（以下、「ビット差」という。）をｎとした場合に、２^ｎ個となる。そこで、設定部２４は、第２ビット数と第１ビット数の差を算出することによって、簡易に第２ビット数となるＰＷＭパルスを構成するリニアＰＷＭパルスの数を求めることができる。

次に、第２ビット数のＰＷＭパルスを構成するリニアＰＷＭパルス各々のデューティー比の決定方法について説明する。

上述したように、第２ビット数のＰＷＭパルスは、複数のリニアＰＷＭパルスから構成される組を１周期として実現される。すなわち、複数のリニアＰＷＭパルスで構成される第２ビット数のＰＷＭパルスのデューティー比が、制御信号により示されるデューティー比に合致していれば、組を構成するリニアＰＷＭパルス各々のデューティー比は何れでも構わない。
しかしながら、パルス発生回路１２に設定部２４の機能を実装（プログラミング）するためには、組を構成するリニアＰＷＭパルス各々のデューティー比の決定に規則性を持たせる方が好ましい。

そこで、本実施形態に係る設定部２４は、第２ビットで示される制御信号のうち、第１ビット数に相当する上位ビットを一つのリニアＰＷＭパルスで表わし、残りのビットを２^ｎ−１個のリニアＰＷＭパルスで表わすように設定する。ｎは、ビット差である。また、第１ビット数に相当する上位ビットとは、第１ビット数と同数の上位ビットのことであり、第１ビット数が６ビットの場合は、上位ビットとは上位６ビットのことをいう。

図６は、設定部２４による設定の具体例であり、第１ビット数が６ビットで第２ビット数が７ビットであり、制御信号が“０１０１０１１”（＝４３）の場合において出力されるＰＷＭ波形である。この場合、ビット差ｎは７−６＝１となる。そして、図６に示されるように、７ビットの制御信号のうち、第１ビット数である６ビットに相当する上位６ビット“０１０１０１”（＝２１）が一つのリニアＰＷＭパルスで表わされ、残りとなる下位１ビットである７ビット目“０１０１０１＋０００００１”（＝２１＋１＝２２）が一つ（２^１−１＝１）のリニアＰＷＭパルスで表わされる。

図７は、制御信号が８ビットの“０１０１０１０１”（＝８５）の場合におけるＰＷＭ波形である。この場合、ビット差ｎは８−６＝２となる。そして、図８に示されるように、制御信号のうち、第１ビット数である６ビットに相当する上位ビット“０１０１０１”（＝２１）がリニアＰＷＭパルスで表わされ、残りとなる下位２ビットが３つ（２^２−１＝３）のリニアＰＷＭパルスで表わされる。そして、図７の例では、制御信号の７ビット目が一つのリニアＰＷＭパルスで表わされ、８ビット目が二つのリニアＰＷＭパルスで表わされる。具体的には、７ビット目のリニアＰＷＭパルスが“０１０１０１＋００００００”（＝２１＋０＝２１）を表わし、８ビット目の２つのリニアＰＷＭパルスが各々“０１０１０１＋０００００１”（＝２１＋２＝２２）と“０１０１０１＋００００００”（＝２１＋０＝２１）を表わす。

図８は、制御信号が８ビットの“０１０１０１１０”（＝８６）の場合におけるＰＷＭ波形である。図８に示されるように、制御信号のうち、第１ビット数である６ビットに相当する上位ビット“０１０１０１”（＝２１）が一つのリニアＰＷＭパルスで表わされ、図７の例と同様に残りとなる７ビット目が一つのリニアＰＷＭパルスで表わされ、８ビット目が二つのリニアＰＷＭパルスで表わされる。図８の例では、７ビット目のリニアＰＷＭパルスが“０１０１０１＋０００００１”（＝２１＋１＝２２）を表わし、８ビット目のリニアＰＷＭパルスが各々“０１０１０１＋００００００”（＝２１＋０＝２１）と“０１０１０１＋０００００１”（＝２１＋１＝２２）を表わす。

さらに、制御信号が例えば１０ビットの場合は、制御信号のうち、第１ビット数である６ビットに相当する上位６ビットが一つのリニアＰＷＭパルスで表わされ、残りとなる下位４ビットが１５個（２^４−１＝１５）のリニアＰＷＭパルスで表わされる。具体的には、７ビット目が１つのリニアＰＷＭパルスで表わされ、８ビット目が２つのリニアＰＷＭパルスで表わされ、９ビット目が４つのリニアＰＷＭパルスで表わされ、１０ビット目が８つのリニアＰＷＭパルスで表わされる。
すなわち、制御信号のうち第１ビット数に相当する上位ビットを除いた残りのビットは、上位から桁が一つ増加する毎に、前の桁の２倍のリニアＰＷＭパルスで表わされる。

このことを利用して、設定部２４は、制御信号のうち第１ビット数に相当する上位ビットを除いた残りのビットを、上位から桁が一つ増加する毎に、前の桁の２倍のリニアＰＷＭパルスで表わすように設定する。

さらに、上述しているように、６ビットのリニアＰＷＭパルスの１周期を１単位として考えると、７ビットのＰＷＭパルスはリニアＰＷＭパルス２周期で表わされ、８ビットのＰＷＭパルスはリニアＰＷＭパルス４周期で表わされ、９ビットのＰＷＭパルスはリニアＰＷＭパルス８周期で表わされ、以下同様にビットの桁が一つ上がる毎に、リニアＰＷＭパルスの周期が２倍ずつ増加する。表現を変えると、パルス発生回路１２から出力されるＰＷＭ波形において、制御信号の７ビット目を表わすビットは２周期に１回足され、制御信号の８ビット目を表わすビットは４周期に１回足され、制御信号の９ビット目を表わすビットは８周期に１回足され、以下同様に制御信号の各ビット目を表わすビットは、２^ｎ（ｎはビット差）周期に１回足されるという、桁上がりと同じ再帰関係となる規則性が見出される。

この規則性を、図９を参照して説明する。
図９において、リニアは制御信号の最上位の１ビット目から６ビット目の値を表わし、ＴＹＰＥ＿Ａは制御信号の７ビット目の値を表わし、ＴＹＰＥ＿Ｂは制御信号の８ビット目の値を表わし、ＴＹＰＥ＿Ｃは制御信号の９ビット目の値を表わし、ＴＹＰＥ＿Ｄは制御信号の１０ビット目の値を表わし、ＴＹＰＥ＿Ｅは制御信号の１１ビット目の値を表わす。なお、以下同様に続き、制御信号が２０ビットで示されている場合は、ＴＹＰＥ＿Ｎが制御信号の２０ビット目の値を表わすこととなる。

具体的には、設定部２４は、制御信号が６ビットの場合では一つのリニアＰＷＭパルスを設定し、制御信号が７ビットの場合ではリニアＰＷＭパルスと制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルスとを設定し、制御信号が８ビットの場合ではリニアＰＷＭパルスと制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルスに加え、制御信号の８ビット目であるＴＹＰＥ＿Ｂを表わすリニアＰＷＭパルスと制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルスが連続した組として出力されるように設定する。
また、設定部２４は、制御信号が９ビットの場合では、リニアＰＷＭパルス、制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルス、制御信号の８ビット目であるＴＹＰＥ＿Ｂを表わすリニアＰＷＭパルス及び制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルスに加え、制御信号の９ビット目であるＴＹＰＥ＿Ｃを表わすリニアＰＷＭパルス、制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルス、制御信号の８ビット目であるＴＹＰＥ＿Ｂを表わすリニアＰＷＭパルス、及び制御信号の７ビット目であるＴＹＰＥ＿Ａを表わすリニアＰＷＭパルスが連続した組として出力されるように設定する。

以下、同様に、設定部２４は、制御信号が１０ビットの場合では、制御信号の１０ビット目を示すＴＹＰＥ＿Ｄを表わすリニアＰＷＭパルスを含む８つのリニアＰＷＭパルスがさらに加えられ、制御信号が１１ビットの場合では、制御信号の１１ビット目を示すＴＹＰＥ＿Ｅを表わすリニアＰＷＭパルスを含む１６個のリニアＰＷＭパルスがさらに加えられる。

ここで、図９に示される例のＰＷＭ波形を出力させるためのコンピュータプログラムの一例を説明する。

リニアＰＷＭパルスの周期のカウントをblkcntと表わし、出力したい２０ビットの値をPWM_DATA[19:0]と表わすと各ＴＹＰＥは下記表１のような関係となる。

なお、ＰＷＭ値とは、リニアＰＷＭパルスに含まれるデューティー比を示すこととなる微小パルスの数であり、ＰＷＭ値を示す式における右辺の第１項は制御信号の上位６ビットまでの値を示している。一方、右辺の第２項は制御信号の上位７ビット目以降（[]内の値から２０を引いたビット目）を示している。

さらに、第１ビット数をＭとすると共に第２ビット数をＮとして、表１に示される式を一般化した式が下記（１）式である。下記（１）式において、“1<<r”は１をｒビット（０≦ｒ≦Ｎ−Ｍ-１）だけ左シフトした状態を示す。また、“LINEAR_DATA”はＭビットのＰＷＭパルスの値を示し、“TARGET_DATA”はＮビットの制御信号の設定値を示す。すなわち、LINEAR_DATAは表１に示される式のＰＷＭ値に対応し、TARGET_DATA[N-1:N-M]は右辺の第１項に対応し、TARGET_DATA[N-M-1-r]は右辺の第２項に対応する。
if(blkcnt[r:0]=="1<<r"){LINEAR_DATA=TARGET_DATA[N-1:N-M]+TARGET_DATA[N-M-1-r];}・・・（１）

パルス発生回路１２は、上記表１又は（１）式に示される関係式を用いたプログラムを設定部２４として実装されることにより、組を構成する複数のリニアＰＷＭパルスを簡易に設定することができることとなる。

以上説明したように、本実施形態に係るパルス発生回路１２は、第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力され、制御信号に基づいて、第２ビット数に応じて連続した複数のリニアＰＷＭパルスから構成される組を１周期とするように設定し、設定した組を１周期としてＰＷＭ波形を出力する。
従って、パルス発生回路１２は、出力するリニアＰＷＭパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すＰＷＭ波形を出力することができる。

また、従来の技術では、デューティー比の精度を上げるために、パルス発生回路が出力するパルスを定めるビット数（本実施形態でいう第１ビット数）を単純に大きくすることが考えられる。この場合、１ビットに相当する時間が一定であると、出力されるパルスの周期が長くなる。すなわち、低い精度で十分な場合であっても、パルス発生回路からは周期の長いパルスが出力される。
しかしながら、本実施形態に係るパルス発生回路１２では、デューティー比の精度が低い精度で十分な場合、制御信号を示す第２ビット数を小さくすることで、パルス発生回路１２からは、該低い精度に応じた少ない数のリニアＰＷＭパルスの組を１周期としたＰＷＭ波形が出力されることとなる。そのため、本実施形態に係るパルス発生回路１２は、低い精度のデューティー比のＰＷＭ波形を短い周期（短い時間）で出力することができる。

また、本実施形態に係る設定部２４は、組を構成する複数のリニアＰＷＭパルスの数を、第２ビット数と第１ビット数の差をｎとした場合に、２^ｎ個に設定する。従って、パルス発生回路１２は、組を構成する第１ビット数のリニアＰＷＭパルスの数を簡易に求めることができる。

また、本実施形態に係る設定部２４は、第２ビットで示される制御信号のうち、第１ビット数に相当する上位ビットを第１ビット数で定められる一つのリニアＰＷＭパルスで表わし、残りのビットを２^ｎ−１個のリニアＰＷＭパルスで表わすように設定する。従って、パルス発生回路１２は、組を構成する複数のＰＷＭパルスを簡易に生成することができる。

さらに、本実施形態に係る設定部２４は、制御信号のうち第１ビット数に相当する上位ビットを除いた残りのビットを、上位から桁が一つ増加する毎に前の桁の２倍の数のリニアＰＷＭパルスで表わすように設定する。従って、パルス発生回路１２は、制御信号を構成する各ビットを表わすＰＷＭパルスを簡易に生成することができる。

以上、本発明を、上記実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、該変更または改良を加えた形態も本発明の技術的範囲に含まれる。

例えば、上記実施形態では、パルス発生回路１２を図１に示す駆動回路１０に用いられる形態について説明したが、本発明は、これに限定されるものではなく、ＰＷＭ波形を必要とする様々な回路に用いられる形態としてもよい。

また、上記実施形態で説明したパルス発生回路１２に実装されるプログラムに用いる表１又は（１）式に示される関係式も一例であり、プログラムとして他の関係式を用いてもよい。

１０ 駆動回路
１２ パルス発生回路
２０ ＰＷＭ波形出力部
２２ 入力コネクタ
２４ 設定部

Claims (5)

1. 一つのパルスが第１ビット数で定められるデューティー比のＰＷＭ波形を出力するＰＷＭ波形出力手段と、
   前記第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力される入力手段と、
   前記入力手段に入力された前記制御信号に基づいて、前記第２ビット数に応じて連続した複数の前記パルスから構成される組を１周期とするように、前記ＰＷＭ波形出力手段から出力させる前記ＰＷＭ波形を設定する設定手段と、
   を備えたパルス発生装置。
2. 前記組を構成する複数の前記パルスの数は、前記第２ビット数と前記第１ビット数の差をｎとした場合に、２^ｎ個とされる請求項１記載のパルス発生装置。
3. 前記設定手段は、
   前記第２ビットで示される前記制御信号のうち、前記第１ビット数に相当する上位ビットを前記第１ビット数で定められる一つの前記パルスで表わし、残りのビットを２^ｎ−１個（ｎは前記第２ビット数と前記第１ビット数の差）の前記パルスで表わすように設定する請求項２記載のパルス発生装置。
4. 前記設定手段は、
   前記残りのビットを、上位から桁が一つ増加する毎に、前の桁の２倍の数の前記パルスで表わすように設定する請求項３記載のパルス発生装置。
5. 一つのパルスが第１ビット数で定められるデューティー比のＰＷＭ波形を出力するパルス発生方法であって、
   前記第１ビット数よりも大きい第２ビット数で定められたデューティー比を示す制御信号が入力される第１工程と、
   前記制御信号に基づいて、前記第２ビット数に応じて連続した複数の前記パルスから構成される組を１周期とするように設定する第２工程と、
   前記第２工程によって設定された前記組を１周期としてＰＷＭ波形を出力する第３工程と、
   を含むパルス発生方法。

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