JPH0410812A

JPH0410812A - デジタル／アナログ変換回路

Info

Publication number: JPH0410812A
Application number: JP11288890A
Authority: JP
Inventors: Motoshi Kitao; 元志北尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数ビットのデジタル電気信号をアナログ電
気信号に変換する回路に関する。

従来の技術従来、アナログ電気信号のレベルに対応する複数ビット
のデジタル電気信号をアナログ電気信号に変換するデジ
タル／アナログ変換回路（略称「ＤＡコンバータ」〉と
して、抵抗ネットワーク方式やパルス幅変調方式（略称
ｒＰＷＭ方式」）が用いられている。

抵抗ネットワーク方式では、抵抗値が一定の関係を有す
る複数の抵抗を組合わせ、その接続状態をデジタル電気
信号に応じてスイッチングして変化させることによって
、アナログ電気信号を得ることができる。複数の抵抗の
組合わせとしては、抵抗値が２の累乗の関係となるよう
に重みづけられた抵抗の並列接続や、一定抵抗値の抵抗
と２倍の抵抗値の抵抗のラダー接続などが用いられてい
る。

パルス幅変調方式では、一定レベルかつ一定周期のパル
ス状信号波形のデユーティを変化させることによって、
アナログ電気信号を得ることができｔ−１たとえばデジ
タル電気信号を、第６図（１）に示すような、振幅がＶ
ｌ、周期がＷ５、デユーティが５０％のパルス状の信号
波形にまず変換する。この信号波形を平滑することによ
って、第６図（２）に示すような、電圧レベルが■１／
２のアナログ電気信号が得られる。すなわち、第６図（
１）の斜線を施した部分の面積に相当する、第６図（２
）の斜線を施した部分の電圧レベルとなる。

発明が解決しようとする課題従来のデジタル／アナログ変換回路では、デジタル電気
信号を構成するビット数が大きくなると、次のような問
題点が生じる。

抵抗ネットワーク方式では、抵抗値に要求される精度が
高くなる。この抵抗値には、スイッチング素子の導通抵
抗も含まれるので、特性のばらつきによって、ある程度
以上の高精度化は困難である。

パルス幅変調方式では、変換に要する時間が長くなる。

この方式では、一定周期を有するパルス状のクロック信
号をデジタル電気信号に対応する数まで計数することに
よって、パルス状信号波形のパルス幅を定める。したが
ってビット数が大きくなれば１．計数に要する時間も長
くなる。この時間は、クロック信号の周期を短くすれば
短くすることができるが、電子回路の動作速度の限界に
よって、ある程度までしか短くすることはできない。

本発明の目的は、デジタル電気信号を構成するビット数
が大きくなっても、ビット数が小さいときと同等の変換
精度と変換速度とを得ることのできるデジタル／アナロ
グ変換回路を提供することである。

課題を解決するための手段本発明は、アナログ電気信号のレベルに対応する複数ビ
ットのデジタル電気信号をアナログ電気信号に変換する
デジタル／アナログ変換回路において、デジタル電気信号を構成する前記複数ビットのうち、一
部のビットに対応する直流電気信号レベルを表す第１信
号を導出する第１信号発生回路と、前記デジタル電気信
号を構成する前記複数ビットのうち、残余のビットに対
応するデユーティを有する第２信号を導出する第２信号
発生回路と、前記第１信号および前記第２信号を演算す
る演算回路とを含むことを特徴とするデジタル／アナロ
グ変換回路である。

作　　用本発明に従えば、デジタル電気信号を構成する複数のビ
ットの一部およびその残余から、第１信号および第２信
号がそれぞれ得られる。第１信号は、その一部のビット
に対応する直流電気信号レベルを有する。第２信号は、
その残余のビットに対応するデユーティを有する信号で
ある。これらの第１および第２信号は、演算回路によっ
て演算される。この演算の一例として、第１信号および
第２信号の加算と、加算された信号の時間的な積分であ
る平滑とを行うことによって、アナログ電気信号を得る
ことができる。

実施例第１図は、本発明の一実施例の電気的構成を示すブロッ
ク図である。入力されたデジタル電気信号は、Ｌ＋Ｍビ
ットで構成され、パラレル入カラ、イン１を介してレジ
スタ２に与えられる。ここで、ＬもＭも２以上の数であ
る。レジスタ２は、デジタル電気信号のうち、上位Ｍビ
ットと下位Ｌピントをそれぞれ記憶する、上位Ｍビット
レジスタ２ａと、下位Ｌビットレジスタ２ｂとを有する
。

上位Ｍビットレジスタ２ａの出力は、第１パラレル出カ
ライン３を介して、抵抗ネットワーク方式による電圧発
生回路４に与えられる。上位Ｍビットレジスタ２ａと電
圧発生回路４は第１信号発生回路を構成する。

下位Ｌビットレジスタ２ｂの出力は、第２パラレル出カ
ライン５を介して、比較回路６に与えられる。比較回路
６には、Ｌビットカウンタ７の出力が、第３パラレル出
カライン８を介して与えられる。Ｌビットカウンタ７は
、クロック回路９によって発生されたクロック信号を計
数する。Ｌビットカウンタ７は、Ｌビットが全部零の状
態がら全部１の状態までアップカウントすると、次のク
ロック信号の入力によってキャリ出力１ｏがら信号を導
出し、全部のビットを零に変化させる。比較回路６は、
下位Ｌビットレジスタ２ｂの出力とＬビットカウンタ７
の出力とを比較し、一致したとき、一致出力１１から信
号を導出する。電圧発生回路４と比較回路６とは、キャ
リ出力１０に応答し、動作を開始する。キャリ出力１０
は、制御用フリップフロップ１２のセット人力Ｓに与え
られる。一致出力１１は、制御用フリップフロップ１２
のリセット入力Ｒに与えられる。制御用フリップフロッ
プ１２の出力は、金属酸化物半導体形電界効果トランジ
スタ（略称ｒＭＯｓ−ＦＥＴＪ　）である制御トランジ
スタ１３のゲート電極に与えられる。制御トランジスタ
１３のドレイン電極は、電圧発生回路４で発生しうる最
小の電圧と等しい電圧を発生する単位電圧発生回路１４
の出力に、抵抗１５を介して接続される。制御トランジ
スタ１３のソース電極は接地される。下位Ｌビットレジ
スタ２ｂ、比較回路６、Ｌビットカウンタ７、クロック
回路９、制御用フリップフロップ１２、単位電圧発生回
路１４および抵抗１５は、第２信号発生回路を構成する
。

電圧発生回路４からの出力と、制御トランジスタ１３の
ドしイン電極からの出力とは、加算回路１６に与えられ
て加算される。加算回路１６からの出力は、平滑回路１
７によって時間的に積分され、平滑回路１７の出力１８
からアナログ電気信号として導出される。加算回路１６
と平滑回路１７は、演算回路を構成する。

第２図は、第１図で参照符１つによって示す部分に対応
する、本発明の他の実施例を示す電気回路図である。デ
ジタル電気信号の上位Ｍビットが与えられる、上位Ｍビ
ットレジスタ２ａは、各ビットに対応して設けられる個
別のレジスタ２１２２．２３．・・、２Ｍを有する。各
レジスタ２１２２．２３．　　・・、２Ｍの論理出力レ
ベルによってアナログスイッチ３１，３２，３３．　　
・、３Ｍが制御される。各アナログスイッチ３１．３２
，３３、・・・、３Ｍの共通接点は、抵抗値が２の累乗
で重みづけされている抵抗Ｒ，２Ｒ，４Ｒ，・・、２′
−ＩＲの一端にそれぞれ接続される。各アナログスイッ
チ３１．３２．３３．、＝、３Ｍの共通接点は、各レジ
スタ２１，２２．２３．．．．．２Ｍの論理出力が、「
０」レベルのとき接地電圧レベルに切換えられ、「１」
レベルのとき基準電圧発生回路４１からの出力電圧レベ
ルに切換えられる。各抵抗Ｒ，２Ｒ，４Ｒ，・、２’−
’　Ｈの他端は、演算増幅器４２の反転入力端子に接続
される。演算増幅器４２の反転入力端子と出力端子との
間には、帰還抵抗Ｒｆが接続される。演算増幅器４２の
非反転入力端子と接地との間には、補償抵抗Ｒｓが接続
される。これらの上位Ｍビットレジスタ２ａ、抵抗Ｒ，
２Ｒ，４Ｒ１・・、２’−’　Ｒ、アナログスイッチ３
１．３２，３３．　　・・、３Ｍ、基準電圧発生回路４
１、帰還抵抗Ｒｓおよび演算増幅器４２は、抵抗ネット
ワーク形のデジタル／アナログ変換回路を構成する。本
件実施例では、演算増幅器４２の反転入力端子と基準電
圧発生回路４１の出力との間に２つの抵抗４３および４
４を直列に接続する。この各抵抗４３．４４は、抵抗２
°−’　Ｒの半分の抵抗値を有する。抵抗４３と抵抗４
４の接続点は、制御トランジスタ１３のドレイン電極に
接続される。制御トランジスタ１３は、第１図示の実施
例と同様にして制御される。演算増幅器４２の出力は、
平滑回路に与えられる。

第３図は、第１図示および第２図示の実施例における第
２信号発生回路に相当する部分の動作を説明するための
波形図である。第３図（１）は、クロック回路９から発
生されるクロック信号を示す。このクロック信号の周期
はＷｌである。

第３図（２）は、Ｌビットカウンタ７のキャリ出力１０
から導出される信号を示す。Ｌビットカウンタ７は、ク
ロック信号を継続的にアップカウントしており、Ｍビッ
トが全部１の状態から全部零の状態へ変化するときに、
キャリ出力１０から信号を導出する。この信号の間隔Ｗ
２は、クロック信号の周期Ｗ１と次の第１式の間傷を有
する。

Ｗ２＝ＷＩＸ２’　　　　　　　　　・・（１）第３図
（３）は、比較回路６の一致出力１１から導出される信
号を示す。比較回路６は、下位Ｌビットレジスタ２ｂの
出力とＬビットカウンタ７の出力とを比較し、一致した
ときに、一致出力１１から信号を導出する。キャリ出力
１ｏがらの信号が導出されて、一致出力１１がらの信号
が導出されるまでの期間Ｗ３は、デジタル電気信号の下
位Ｌビットで表される数値をＮとすると、次の第２式で
表される。

Ｗ　３　＝　Ｗ　Ｉ　Ｘ　Ｎ　　　　　　　　　・・・
（２）第３図（４）は、制御用フリップフロップ１２の
反転出力Ｑから導出される信号を示す、制御用フリップ
フロップ１２は、キャリ出力１０がらの。

信号に応答し−てセットされ、一致出力１１からの信号
に応答してリセットされる。したがって反転出力Ｑは、
キャリ出力１０からの信号の立ち上がりからＷ３の期間
低レベルとなり、一致出力１１からの信号に応答して高
レベルとなる。この高レベルとなる期間は、次の第３式
で表される。

Ｗ４＝Ｗ２−Ｗ３　　　　　　　　　（３）第３図（５
〉は、制復トランジスタ１３のドレイン電極の電圧を示
す、制御トランジスタ１３のゲート電極には、第３図（
４）で示す信号が与えられる。制御トランジスタ１３は
、ゲート電極の電圧レベルが高レベルのときに、ドレイ
ン電極とソース電圧との間の抵抗値が小さい導通状態と
なり、ゲート電極の電圧レベルが低レベルのとき、トレ
イン電極とソースｔ８ｉ！との間の抵抗値が大きくなる
遮断状態となる。したがって制御トランジスタ１３のド
レイン電極から導出される信号は、ゲート電極に導出さ
れた信号の極性を反転した信号となる。

第４図および第５図は、第１図示および第２図示の実施
例における平滑回路の動作を説明するための波形図であ
る。これらの図は、デジタル電気信号が８ビツトで構成
され、上位４ビツトが第１信号発生回路に与えられ、下
位４ビツトが第２信号発生回路に与えられる場合を示す
。第１信号発生回路では、４ビツトのデジタル電気信号
を、１■〜１５Ｖの範囲内で、１ｖ間隔のアナログ電圧
レベルに変換する。第２信号発生回路では、第１信号発
生回路の最小出力電圧レベルである１ｖの振幅のパルス
状信号を、入力されるデジタル電気信号に応じたデユー
ティとなるように、パルス幅変調する。第１信号発生回
路からの出力と第２信号発生回路からの出力とは、加算
されて平滑される。

第４図は、次の第４式で表されるデジタル電気信号Ｄ１
を、アナログ電圧レベルに変換するときの信号波形を示
す。

Ｄ１＝００１００１００　　　　　・・（４）第４図（
１）は、デジタル電気信号Ｄ１の上位４ビツトがアナロ
グ電圧レベル２■である第１信号に変換され、下位４ビ
ツトがデユーティ５０％の第２信号に変換され、第１お
よび第２信号が加算された信号を示す。この信号を平滑
することによって、第４図（１）に斜線を施して示す部
分は、時間的に積分され５第４図（２）に斜線を施して
示すような同等の面積を有するアナログ電圧レベル２．
５■に変換される。

第５図は、デジタル電気信号が第５式で表されるＤ２で
あるときの信号波形を示す。

Ｄ２＝０１００００１０　　　　　・・・（５〉第４図
と同様にして、第５図く１）は、アナログ電圧レベル４
■である第１１３号とデユーティ２５％である第２信号
とに変換された後、加算された信号を示す。第５図（２
）は、第５図（１）の信号を平滑することによって、第
５図（１）で斜線を施した部分の面積と同等な、第５図
（２）に斜線を施して示すアナログ電圧レベル４．２５
Ｖに変換されることを示す。

上述の実施例では、デジタル電気信号の上位ビットを第
１信号発生回路に与え、下位ビットを第２信号発生回路
に与えているけれども、下位ビットを第１信号発生回路
に与え、上位ビットを第２信号発生回路に与える構成と
することもできる。

また、制御トランジスタ１３として、金属酸化物半導体
形電界効果トランジスタを使用しているけれども、バイ
ポーラトランジスタなど、他の種類の半導体スイッチン
グ素子であってもよいことは勿論である。

また第２信号発生回路は、一定振幅で一定周期を有する
パルス状信号のパルス幅を変えることによってデユーテ
ィを変化させているけれとも、１周期内でのパルス状信
号の数を変化させることによってデユーティを変化させ
てもよいことは勿論である。

演算回路では、第１信号と第２信号とを加算した後で平
滑するようにしているけれども、第２信号を先に平滑し
た後で第１信号と加算するようにしてもよいことは勿論
である。

発明の効果以上のように本発明によれば、デジタル電気信号を構成
する複数のビットの一部を第１信号発生回路に与え、残
余のビットを第２信号発生回路に与える。第１信号発生
回路は、与えられたデジタル電気信号をその信号に対応
する直流電気信号レベルに変換する。第１信号発生回路
に与えられるデジタル電気信号のビット数は、デジタル
電気信号の全体のビット数の一部であるので、この小さ
いビット数のデジタル電気信号をアナログ電気信号に変
換する場合と同等の高い変換精度を得ることができる。

第２信号発生回路に与えられるデジタル電気信号のビッ
ト数も、全体のデジタル電気信号のビット数より小さい
ので、この小さいビット数のデジタル電気信号をアナロ
グ電気信号に変換するときと同等の変換速度を得ること
ができる。

したがって、デジタル電気信号のビット数が大きくなっ
ても、変換精度と変換速度とを高くすることが容易であ
る。また第１信号発生回路に使用される回路素子の数も
増大することはなく、それらの回路素子の特性のばらつ
きによる影響も少なくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の電気的構成を示すブロック
図、第２図は本発明の他の実施例の電気配線図、第３図
は第１図示および第２図示の実施例における第２信号発
生回路の動作を説明するための波形図、第４図および第
５図は第１図示および第２図示の実施例における演算回
路の動作を説明するための波形図、第６図は従来のデジ
タル／アナログ変換回路の動作を説明するための波形図
である。１・・パラしル入カライン、２・レジスタ、２ａ上位Ｍ
ビ・ソトレジスタ、２ｂ　・下位Ｌビットレジスタ、４
　電圧発生回路、６　比較回路、７Ｌビツトカウンタ、
９　クロック回路、１２　制御用フリップフロップ、１
３・・制御トランジスタ、１４　単位電圧発生回路、１
５．４３．４４・・・抵抗、１６・加算回路、１７・平
滑回路代理人　　弁理士　西教　圭一部第　３図＠　５　図

Claims

【特許請求の範囲】

アナログ電気信号のレベルに対応する複数ビットのデジ
タル電気信号をアナログ電気信号に変換するデジタル／
アナログ変換回路において、デジタル電気信号を構成す
る前記複数ビットのうち、一部のビットに対応する直流
電気信号レベルを表す第１信号を導出する第１信号発生
回路と、前記デジタル電気信号を構成する前記複数ビッ
トのうち、残余のビットに対応するデューティを有する
第２信号を導出する第２信号発生回路と、前記第１信号
および前記第２信号を演算する演算回路とを含むことを
特徴とするデジタル／アナログ変換回路。