KR940000944B1 - D/a변환기 - Google Patents

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KR940000944B1
KR940000944B1 KR1019860005316A KR860005316A KR940000944B1 KR 940000944 B1 KR940000944 B1 KR 940000944B1 KR 1019860005316 A KR1019860005316 A KR 1019860005316A KR 860005316 A KR860005316 A KR 860005316A KR 940000944 B1 KR940000944 B1 KR 940000944B1
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카렐 디에크맨스 에이제
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엔.브이.필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

D/A변환기
제1도는 제 1 실시예에 따르는 D/A 변환기.
제2도는 제1도에 도시된 장치의 동작을 설명하기 위한 제1도의 장치내의 상이한 점에서의 전압의 변환도.
제3도는 제 2 실시예에 따르는 D/A 변환기.
* 도면의 주요부분에 대한 부호의 설명
2 : 비반전 입력 3 : 반전 입력
4 : 출력 10 : 제 1 스위칭 회로망
20 : 제 2 스위칭 회로망 30 : 클럭 수단
40 : 제어 수단
본 발명은 1-비트 코드화 신호를 아날로그 신호로 변환시키기 위한 D/A변환기(digital-to-analog converter)에 관한 것으로서, 상기 D/A 변환기는 코드화 신호가 제 1 값을 가질때 제 1 극성의 전류 펄스를 적분하고, 코드화 신호가 제 2 값을 가질때 제 2 극성의 전류 펄스를 적분하기 위한 적분기를 포함한다.
그러한 D/A 변환기는 1978년 7월자 “회로 및 시스템에 관한 IEEE회보”CAS-25 권 제 7 호 페이지 510 내지 514내의 “D/A 변환기로서의 시그마-델타 변조기”논문내에 기술되어 있다. 상기 공지된 변환기는 1-비트 코드화 신호의 값 “1” 또는 “0”에 종속하는 양(positive) 또는 음(negative)전류 펄스를 적분시키는 캐패시터를 포함하다. 이 캐패시터 양단의 전압은 아날로그 출력 전압을 구성하며, 상기 양및 음 전류 펄스는 각각의 전류원(current sorce) 및 전류 싱크(current sink)에 의해 공급되다.
원칙적으로, 상기 캐패시터를 대신하여, 적분기는 그 출력이 제 1 캐패시터에 의해 반전 입력에 접속되는 연산 증폭기를 포함할 수도 있다. 또한, 전류 펄스를 대안적으로 스위치된 제 2 캐패시터에 의해 발생될 수 있다. 양 전류펄스(positive current pulse)는 우선 이러한 캐패시터를 방전시키고, 이어서 캐패시터의 한 극을 기준 전압에 접속시키고 다른 극을 증폭기의 반전 입력에 접속시킴으로써 상기 캐패시터를 충전하여 발생될 수 있게 된다. 음 전류 펄스는 먼저캐패시터의 한 극을 기준 전압에 접속시키고 다른 극을 접지시켜 캐패시터를 충전시키고 다음으로 상기 한 극을 접지에, 다른 한극을 증폭기의 반전 입력에 접속시킴으로로써 캐패시터를 방전하여 발생될 수 있다.
그러나, 상기 회로 장치를 사용하는 D/A 변환기는 다음과 같은 문제가 존재한다. 제 2 캐패시터가 양 전류펄스를 발생하기 위하여 충전될때, 비교적 큰 과도 전압이 증폭기의 반전 입력상에서 발생되는데, 제 1 캐패시터 및 제 2 캐패시터가 기준 전압에 대한 전압 분할기로써 작용하기 때문이다. 더우기, 비교적 큰 초기값을 갖는 캐패시터의 충전 전류가 증폭기의 출력 저항 양단에 또다른 과도 전압을 발생하며, 상기 과도 전압은 또한 반전 입력상에 나타나 처음 언급된 과도 전압에 가산된다. 증폭기의 제한된 대역폭의 결과로, 증폭기의 출력은 입력상의 상기 과도 전압을 따를 수가 없게 된다. 그러므로, 부 궤환에도 불구하고(despite the neative feedback) 증폭기의 입력 신호가 너무 크게 되어 입력단이 과구동될 수도 있다. 따라서, 입력 전압과 증폭기의 출력 전압간의 관계는 더이상 선형성이 될 수 없게 되어 왜곡(distortion)을 일으키는 결과를 초래한다. 이러한 왜곡은 아날로그 출력 신호의 가변 주파수 성분의 상호 변조를 일으킨다. 유사한 문제점이 음 전류 펄스에 대해 발생된다.
그러므로, 본 발명의 목적은 아날로그 출력 신호의 왜곡을 초래하지 않는 스위치형 캐패시턴스를 갖출 수 있는 D/A 변환기를 제공하는데 있다.
서문에 상술된 형태의 D/A 변환기는 반전 입력, 제 1 기준 전압용으로 제 1 단자에 접속된 비반전 입력 및, 적어도 제 1 캐패시터와 저항기에 의해서 반전 입력에 접속되는 출력을 갖는 연산 증폭기를 구비하는 적분기와, 또한 적어도 전류펄스를 발생하기 위해 증폭기의 반전 입력에 접속되며 제 2 캐패시터를 구비하는 제 1 스위칭 네트워크를 구비하고, 제 3 캐패시터는 증폭기의 반전 입력과 제 1 단자 사이에 배치되어지고, 이 제 3 캐패시터는 제 1 캐패시터 및 제 2 캐패시터의 캐패시턴스 보다 더 높은 캐패시턴스를 갖는 것을 특징으로 한다. 본 발명에 따른 D/A 변환기에 있어서, 제 3 캐패시터는 출력 신호의 왜곡이 감쇠되도록 하게 한다. 증폭기의 입력은 저역 통과 필터를 구성하며, 이 저역 통과 필터의 특성은 주로 저항기, 제 3캐패시터 및 제 1 캐패시터에 의해 결정된다. 밀러(Miller)효과의 결과로서, 증폭기의 입력에서 나타나는 바와 같은 제 1캐패시터의 유효 캐패시턴스는 증폭기의 이득과 동일한 요인에 의해 그것의 실제 캐패시턴스 보다 더 높아진다. 증폭기의 이득은 저주파수에서 높아져, 제 1 캐패시터의 유효 캐패시턴스(소위 밀러 캐패시턴스)가 제 3 캐패시터의 캐패시턴스 보다 더 높게 된다. 그때 필터의 차단 주파수는 제 1 캐패시터에 의해 규정되며, 제 3 캐패시터는 필터의 전달 특성에 거의 영향을 주지 않게 된다. 증폭기의 이득은 고주파수에서 감소하게 되어, 밀러 캐패시턴스가 제 3 캐패시터의 캐패시턴스 보다 낮아지게 된다. 그때, 필터의 차단 주파수는 제 3 캐패시터에 의해 규정된다. 이러한 차단 주파수는 고-주파수 신호가 감소되는 방법으로 선택되며, 그 결과로써 증폭기의 반전 입력상에 나타나는 과도전압은 감소되어진다. 비교적 낮은 입력 전압에 대해, 증폭기의 입력 전압과 출력 전압 사이의 관계는 선형적이어서 매우 낮은 왜곡만이 발생하게 된다.
원칙적으로, 제 1 극성의 전류 펄스 및 제 2 극성의 전류 펄스는 하나의 스위칭 회로망에 의해서 발생될 수 있으나, 이러한 전류 펄스는 개별 스위칭 회로망에 의해 적절힌 발생되어진다. 이경우 D/A 변환기는 증폭기의 반전입력에 접속되며 제 4 캐패시터를 구비하는 제 2 스위칭회로망을 구비하는 것을 특징으로 하며, 여기에서 상기 제 1 스위칭 회로망은 제 1 극성을 전류 펄스를 발생하는데 사용되고, 제 2 스위칭 회로망은 제 2 극성의 전류 펄스를 발생시키는데 사용한다. 상기 경우에 있어서, 제1 및 제 2 스위칭 회로망은 제 1 스위칭 회로망이 제 2 캐패시터의 한극을 제 1 단자 및 제 2 기준 전위를 위한 제 2 단자 각각에 연결시키기 위한 제 1 스위치 및 제 2 스위치와, 제 2 캐패시터의 다른 한극을 제 1 단자 및 증폭기의 반전 입력에 각각 연결시키기 위한 제 3 스위치 및 제 4 스위치를 구비하고, 제 2 스위칭 회로망이 제 4 캐패시터의 한 극을 제 1 단자 및 제 2 단자에 각각 연결시키기 위한 제 5 스위치 및 제 6 스위치와, 제 4캐패시터의 다른 한극을 제 1 단자 및 증폭기의 반전 입력에 각각 연결시키기 위한 제 7 스위치 및 제 8 스위치를 구비하는 것을 특징으로 할 수 있다. 제 1 스위치 회로망과 제 2 스위칭 회로망의 스위치들은 양 전류펄스와 음 전류 펄스를 발생하기 위하여 상이한 방법으로 제어될 수 있다. 본 발명의 적절한 실시예는 변환기가 제 1 클럭 주기 동안 제 1 스위치, 제 3 스위치, 제 6 스위치 및 제 7 스위치 폐쇄(closing)시키고, 제 2 클럭 주기동안 제 2 스위치 및 제 5 스위치를 폐쇄시키기 위한 클럭 수단과, 코드화 신호가 제 1 값을 가지는 때에 제 2 클럭 주기동안 제 4 스위치를 폐쇄시키고, 코드화 신호가 제 2 값을 가지는때에 제 2 클럭 주기동안 제 8 스위치를 폐쇄시키기 위하여 1-비트 코드화 신호에 의해 제어된 제어 수단을 구비하는 것을 특징으로 할 수 있다.
이하 첨부한 도면을 참조로 하여 더욱 상세하게 기술할 것이다.
제1도는 본 발명의 제 1 실시예에 따른 D/A변환기를 도시한 것이다. 변환기는 본 경우에 있어서 접지 상태인 고정 전위점에 접속되어 있는 비반전 입력, 반전 입력(3) 및 출력(4)을 갖는 연산 증폭기(1)를 구비한다. 상기 출력(4)은 캐패시터 C1에 의해서 반전 입력(3)에 접속되어지며, 캐패시터 C1과 함께 증폭기(1)는 적분기를 구성한다. 저항기 R1은 d.c. 궤환을 제공하도록 캐패시터 C1과 병렬로 배치되어지는데, 대안적으로 저항기 R1은 스위치형 캐패시턴스일 수도 있다. 또한, 반전 입력(3)은 캐패시터 C2에 의해서 접지 되어진다. 제 1 스위칭 회로망(10)에 의해 발생된 양 전류 펄스와 제 2 스위칭 회로망(20)에 의해 발생된 음전류 펄스는 반전 입력(3)에 인가될 수 있다. 스위칭 회로망(10)은 캐패시터 C3를 포함하는데, 캐패시터의 한 극 A는 스위치 S2에 의해서 기준 전압 Vref에 접속되고 스위치 S1에 의해서 접지될 수 있으며 다른 극 B는 스위치 S4에 의해서 반전 입력(3)에 접속되고 스위치 S3에 의해 접지될 수 있다. 극 C 및 D를 갖는 캐패시터 C4를 구비하며 스위치 S5내지 S8을 구비하는 스위칭 회로망(20)은 스위칭 회로망(10)과 동일한 형태일 수 있다. 스위치 S1내지 S8은 공지된 형태의 트랜지스터일 수도 있으며, 예를 들어 P-채널 전계-효과 트랜지스터를 구비할 수도 있다.
스위치 S1, S2, S3, S5, S6및 S7은 개략적로 도시된 클럭 수단(30)에 의해 제어된다. 스위치 S2및 S5는 클럭 신호 CK에 의해 제어되는데 클럭 신호 CK가 하이(high)일 경우 스위치는 위치 1(폐쇄)에 있게 되며, 클럭 신호 CK가 로우(low)일 경우 스위치는 위치 2(개방)에 있게 된다. 스위치 S1, S3,S6및 S7은 클럭 신호 CK에 의해 제어되며, 클럭 신호 CK가 하이일 경우 스위치는 위치 2(개방)에 있게 되며 클럭 신호 CK가 로우일 경우 스위치는 위치 1(폐쇄)에 있게 된다.
스위치 S4, S8, S3및 S7은 개략적으로 도시된 제어 수단을 통하여 1-비트 코드화 입력 신호 I에 의해 제어된다. 예를 들어 논리 1인 1비트값에 대하여, 스위치 S4는 클럭 신호 CK가 하이인 주기내에서 위치 1(폐쇄)로 세트되고, 클럭 신호 CK가 로우인 주기내에서 위치 2(개방)로 세트되며, 스위치 S8은 일정하게 위치 2(개방)에 있게된다. 논리 0인 다른 비트값에 대하여, 스위치 S8은 클럭 신호 CK가 하이인 주기내에서 위치 1(폐쇄)로 세트되고, 클럭 신호 CK가 로우인 주기내에서 위치 2(개방)로 세트되며, 스위치 S4는 일정하게 위치 2(개방)에 있게 된다. 스위치 S4에 인가되는 것과 동일한 신호가 스위치 S7에 인가되며, 스위치 S8에 인가되는 것과 동일한 신호가 스위치 S3에 인가된다.
회로 장치의 동작은 제2도를 참조하여 기술될 것이며, 제2도의 순서대로, 값 “1”의 두개의 비트 및 값 “0”의 두개의 비트를 포함하는 디지탈 입력 신호 I, 클럭 신호 CK, 스위치 S1내지 S8에 대한 제어 신호, 점 A상의 전압 VA, 점 B상의 전압 VB, 점 C상의 전압 VC, 점 D상의 전압 VD, 입력(3)상의 전압 V3및 증폭기(1)의 출력(4)상의 전압 V4를 나타낸다.
간격 0 내지 t2에서, 입력 비트 I의 전압은 본 실시예에서 논리 1과 상응하는 상대적 하이(high)값이다. 상기 간격동안, 스위치 S8은 개방되어 제 2 스위칭 회로망(20)이 증폭기(1)의 반전 입력(3)으로 부터 접속되지 않게 된다. 클럭 주기 0 내지 t1에서, 클럭 신호 CK는 하이이며 스위치 S2및 S4는 폐쇄된다. 스위치 S2가 폐쇄될때, 점 A는 기준전압 Vref에 접속되어, Vref와 실제로 동일한 크기의 양(positive)과도 전압이 제2도의 VA로 나타난 바와 같이 상기 점상에 나타나게 된다. 캐패시터 C2가 캐패시터 C1및 C3과 비교하여 낮은 임피던스를 가짐으로써, 결과적인 전압 분할은 제2도의 VB로 나타난 바와 같은 점 B 및 반전 입력(3)상에 나타나는 과도 전압이 실제적으로 감소되도록 하게 한다. 이것은 제2도의 V4로 나타난 바와 같은 출력(4)상에 음(negative)과도 전압을 초래하며, 상기 음 과도 전압은 입력(3)상의 과도 전압과 선형 관계를 가져 왜곡(distortion)이 유도되지 않게 된다. 출력(4)상의 과도 전압은 전류 펄스를 발생하여, 캐패시터 C1및 C3가 충전되어지며, 가상 접지되어(virtually earthed) 있는 반전 입력(3)상의 전압이 OV로 떨어지게 된다. 증폭기(1)의 반전 입력(3)은 단지 정상 전압이 증폭기(1)의 입력에 있게 될때만이 가상 접지로서 여겨질 수 있다. 만일 펄스형의 신호 VA가 인가된다면, 캐패시터 C3가 무한히 높은 비율로 충전될 수 없기 때문에 과도 전압이 반전 입력(3)에 발생하게 될 것이다. 이러한 과도 전압은 제2도의 VB로 나타나는 바와 같이 궤환 캐패시터 C1과 함께 증폭기(1)의 동작에 따라 다시 0으로 감소되어진다. 이러한 과도 전압은 증폭기(1)의 출력 신호 V4의 왜곡을 야기할 수도 있다.
본 발명에 따라, 캐패시터 C2에 의해 이러한 왜곡이 저지되어지며, 캐패시터 C2는 캐패시터 C3과 함께 감쇠기를 형성하여 증폭기(1)의 반전 입력(3)에 높은 과도 주파수를 감쇠하게 된다. 클럭 주기 t1내지 t2에서, 클럭 신호 CK는 로우(low)이며, 스위치 S2및 S4는 개방(open)되고 스위치 S1및 S3는 폐쇄(close)된다. 이러한 결과로써, 캐패시터 C3는 완전하게 방전되어 다음 클럭 주기에서 재충전될 수 있게 된다. 이러한 방법으로 양(positive)전류 펄스는 증폭기(1)에 인가된다.
클럭 주기 0 내지 t1에서, 제 2 스위칭 회로망(20)내의 스위치 S5및 S7이 폐쇄되어, 캐패시터 C4가 완전하게 방전되어진다. 클럭 주기 t1내지 t2에서, 스위치 S6및 S7이 폐쇄되어, 캐패시터 C4는 기준 전압 Vref로 충전된다. 다시 간격 t2내지 t4에서, 논리 1에 제어 수단(40)에 인가되어, 양 전류 펄스가 다시 증폭기(1)에 인가되어진다. 이러한 전류 펄스의 결과로써, 출력 전압 V4는 또한 도일한 양만큼 더 감소한다.
간격 t4내지 t6에서 입력 비트의 전압은 본 실시예에서 논리 “0”에 해당하는 상대적 로우(low)상태에 있다. 이러한 간격에서, 스위치 S4는 개방되어 제 1 스위칭 네트워크가 증폭기(1)의 반전 입력(3)으로부터 접속되지 않게 된다. 이전의 클럭 주기 t3내지 t4에서, 캐패시터 C4는 스위치 S6및 S7에 의해서 기준 전압 Vref로 충족된다. 클럭 주기 t4내지 t5에서, 스위치 S5및 S6은 폐쇄되며, 그 결과로써 점 C상에 기준 전압과 동일한 크기의 음(negative)과도 전압이 발생한다 이것은 점 D및 크기의 음(nogative)과도 전압이 발생한다. 이것은 점 D 및 반전 입력(3)상에 음 과도 전압을 일으키지만 이러한 음 과도 전압은 실제적으로 캐패시터 C2에 의해 감쇄되어진다. 따라서, 양 과도 전압이 출력(4)상이 나타내며, 그것은 입력(3)상의 과도 전압과 선형 관계를 나타내어 왜곡이 유도되지 않게 한다. 출력(4)상의 양(positive)과도 전압은 음(negative)전류 펄스를 발생하여, 캐패시터 C1및 C4가 방전되고, 반전 입력상의 전압이 0볼트로 복귀되어 진다. 주기 t5내지 t6에서, 스위치 S6및 S7이 폐쇄되어 캐패시터 C4가 다시 기준 전압 Vref로 충전되어진다.
클럭 주기 t4내지 t5에서, 스위칭 회로망(10)내의 스위치 S2및 S3이 폐쇄되어 캐패시터 C3는 기준 전압 Vref로 충전된다. 다음 클러 주기 t5내지 t6에서, 스위치 S1및 S3이 폐쇄되어, 캐패시터 C3가 완전히 방전되어진다.
간격 t6내지 t8에서, 다시 논리 0이 제어 수단(40)에 인가되어, 음 전류 펄스가 다시 증폭기의 반전 입력(3)에 인가되어진다. 이러한 결과로써, 출력 전압 V4는 0볼트로 증가한다.
이렇게, 상기 기술된 방법에 있어서, 연속적인 입력 비트는 전류 펄스가 캐패시터 C1으로 인가되는지 또는 캐패시터 C1에 의해 공급되는지를 결정하며 따라서, 아날로그 출력 전압이 감소하는지 또는 증가하는지를 결정하게 된다.
또한 원칙적으로 디지탈 입력 신호로 부터 유도된 스위칭 펄스에 의해 스위치 S2및 S6을 제어하는것과 클럭 신호에 의해 스위치 S4및 S6을 제어하는 것이 가능하다는 것을 주목해야 한다. 그러나, 이러한 것은 다음의 결점을 갖는다. 스위치 S2가 전환되어지게 되는 연속적 스위칭 펄스는 저-주파수 신호 정보를 포함하여, 점 A상의 전압이 저주파수 성분을 포함하게 한다. 이러한 저-주파수 신호는 스위치의 표유 캐패시턴스(stray capacitances)를 통하여 증폭기(1)의 반전 입력(3)에 도달할 수도 있어 출력 신호의 왜곡을 초래한다. 만일 스위치 S4가 디지탈 입력 신호로부터 유도된 스위칭 펄스에 의해 제어된다면, 이러한 저주파수 신호 역시 증폭기(1)의 반전 입력(3)상에 나타나지만, 이러한 경우에 있어서 전압 레벨은 상기 입력이 가상 접지(virtual earth)를 구성하고 표유 캐패시턴스가 상기 점에 영향을 주지 않기 때문에 매우 낮다.
제3도는 본 발명의 제 2 실시예에 따른 D/A 변환기를 도시한 것으로, 제1도와 동일한 부분은 동일한 참조번호로 나타내었다. 제3도에 도시된 변환기는 스위칭 회로망(10)에 있어서 스위치 S9가 스위치 S3와 병렬로 배열되며, 스위칭 회로망(20)에 있어서, 스위치 S10이 스위치 S7과 병렬로 배열된다는 점에서 제1도에 도시된 변환기와 다르다. 스위치 S9및 S10은 제어수단(40)에 의한 디지탈 입력 신호 I 로부터 유도된 스위칭 펄스에 의해, 스위치 S9은 스위치 S8과 동일한 방법으로 스위치되며, 스위치 S10은 스위치 S4와 동일한 방법으로 스위치되는 형태로 제어된다.
제1도에 도시된 실시예에 있어서, 스위치 S3및 S7은 클럭 펄스와 디지탈 입력 신호로부터 유도된 스위칭 펄스 모두를 수신한다. 이러한 결과로써, 스위치 S7은 값 “1”의 연속적인 비트의 경우에 폐쇄(close)를 유지하며, 스위치 S3은 값 “0”의 연속적인 비트의 경우에 폐쇄(close)를 유지한다(제2도에 도시됨). 이것은 표유 캐패시턴스의 방전에 기인하여 점 B 및 D상에 저주파수 신호를 발생시킬 수도 있으며, 그 신호는 출력 신호의 왜곡을 초래하게 된다. 제3도에 도시된 실시예에 있어서, 스위치 S3및 S7은 단지 클럭 펄스에 의해서만 스위치되며, 디지탈 입력 신호로부터 유도된 스위칭 펄스는 분리 스위치 S9및 S10에 인가된다. 상기 결과로써, 스위칭 회로망(10)내의 스위치 S3및 S9의 적어도 하나와, 스위칭 회로망(20)내의 스위치 S7및 S10의 적어도 하나가 매 클럭 주기 후에 전환된다. 이것은 점 B 및 D상에 출력 신호의 왜곡을 초래할 수 있는 저주파수 신호의 발생을 저지시킨다.
본 발명의 범주는 도시된 실시예에만 제한되지 않으면, 실례로, 대안적으로서, 양 전류 펄스 및 음 전류 펄스가 하나의 스위칭 회로망에 의해서 발생될 수도 있으며, 그 경우에 있어서 두개의 스위칭 회로망에 의해 동시에 실행되어지는 상기 단계가 서로 이후에 실행되어지게 된다. 본 실시예에 있어서 증폭기(1)은 비반전 입력(2) 및 그 곳에 접속된 스위치들은 접지되어 있지만, 그 대신에 0전위가 아닌 점에 접속될 수도 있다. 본 실시예에 있어서, 트랜지스터 스위치는 모두 동일한 전도성 형태이다. 그러나, 반전된 클럭 신호가 인가되는 스위치는 반대의 전도성 형태일 수도 있으며, 그것은 모든 스위치가 동일 클럭 신호에 의해 제어될 수 있게 한다. 본 실시예에 있어서, 캐패시터 C3및 C4의 충전 및 방전 시간은 상호 동일하게 선택되나 대안적으로 방전 시간은 충전시간과 다를수도 있다.

Claims (5)

  1. 코드화 신호(coded signal)가 제 1 값을 가질때 제 1 극성의 전류 펄스를 적분하고, 코드화 신호가 제 2 값을 가질때 제 2 극성의 전류를 적분하기 위한 적분기를 구비하여, 1-비트 코드화 신호를 아날로그 신호로 변환시키기 위한 D/A 변환기에 있어서, 상기 적분기는 반전 입력(3), 제 1 기준 전압을 위해 제 1 단자에 접속된 비반전 입력(2) 및, 적어도 제 1 캐패시터(C1) 및 저항기(R1)에 의해서 반전 입력에 접속된 출력을 가지는 연산 증폭기(1)를 포함하고, 전류 펄스를 발생하기 위한 제 1 스위칭 회로망(10)으로서, 증폭기(1)의 반전 입력(3)에 접속되며, 제 2 캐패시터(C3) 및 증폭기(1)의 반전 입력(3)과 제 1 단자 사이에 배치된 제 3 캐패시터(C2)를 포함하고, 상기 제 3 캐패시터(C2)는 제 1 캐패시터(C1) 및 제 2 캐패시터(C3)의 캐패시턴스 보다 더 높은 캐패시턴스를 갖게 되는 제 1 스위칭 회로망(10)을 구비하는 것을 특징으로 하는 D/A 변환기.
  2. 제1항에 있어서, 증폭기(1)의 반전 입력(3)에 접속되며 제 4 캐패시터(C4)를 포함하는 제 2 스위칭 회로망을 더 구비하여, 상기 제 1 스위칭 회로망(10)은 제 1 극성의 전류 펄스를 발생하는데 사용되고, 제 2 스위칭 회로망(20)은 제 2 극성의 전류 펄스를 발생시키는데 사용되는 것을 특징으로 하는 D/A 변환기.
  3. 제2항에 있어서, 상기 제 1 스위칭 회로망(10)은 제 2 캐패시터(C3) 의 한 극(A)을 제 1 단자 및 제 2 기준 전위(Vref)을 위한 제 2 단자에 각각 연결시키기 위한 제 1 스위치(S1) 및 제 2 스위치(S2)와, 제 2 캐패시터(C3) 의 다른 한 극(B)을 제 1 단자 및 증폭기(1)의 반전 입력(3)에 각각 연결시키기 위한 제 3 스위치(S3) 및 제 4 스위치(S4)를 구비하며, 상기 제 2 스위칭 회로망(20)은 제 4 캐패시터(C4)의 한 극(C)를 제 1 단자 및 제 2 단자에 각각 연결시키기 위한 제 5 스위치(S5) 및 제 6 스위치(S6)와, 제 4 캐패시터(C4)의 다른 한극(D)을 제 1 단자 및 증폭기(1)의 반전 입력(3)에 각각 연결시키기 위한 제 7 스위치(S7) 및 제 8 스위치(S8)를 구비하는 것을 특징으로 하는 D/A 변환기.
  4. 제3항에 있어서, 제 1 클럭 주기동안에 제 1 스위치(S1), 제 3 스위치(S3), 제 6 스위치(S6) 및 제 7 스위치(S7)를 폐쇄(close)하고, 제 2 클럭 주기동안에 제 2스위치(S2) 및 제 5 스위치(S5) 를 폐쇄(close)하기 위한 클럭 수단(30)과, 1-비트 코드화 신호에 의해 제어되어, 코드화 신호(I)가 제 1 값을 가질때 제 2 클럭 주기동안 제 4 스위치(S4)를 폐쇄하고, 코드화 신호(I)가 제 2 값을 가질때 제 2 클럭 주기동안 제 8 스위치(S8)를 폐쇄하기 위한 제어수단(40)을 구비하는 것을 특징으로 하는 D/A 변환기.
  5. 제4항에 있어서, 제 3 스위치(S3)와 병렬로 배치된 제 9 스위치(S9) 및 제 7 스위치(S7)와 병렬로 배치된 제10스위치(S10)를 더 구비하여, 상기 제어수단(40)이 코드화 신호(I)가 제 2 값을 가질때 제 2 클럭 주기동안 제 9 스위치(S9)를 폐쇄하고, 코드화 신호(I)가 제 1 값을 가질때 제 2 클럭 주기동안 제10스위치(S10)를 폐쇄하게 되는 것을 특징으로 하는 D/A 변환기.
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