JPH0865166A - 信号変調器 - Google Patents

Abstract

(57)【要約】 【課題】 全ディジタルＡＳＩＣ内で実施でき、低コス
トで適切な性能と精度が得られる信号変調器を提供する
こと。 【解決手段】 アナログの入力電圧２１１を抵抗器２１
２とキャパシタ２００で積分してディジタル・インバー
タ２０２でディジタル・インバータ２０２の固有の基準
値と比較し、ラッチ２０６の２進出力を経時的に平均し
てラッチ２０６に出力し、クロック周期でディジタル・
ラッチ２０６の出力信号をディジタル・インバータ２０
２に帰還することにより、キャパシタ２００に入力され
る入力電圧を最小にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全般的には、電子
信号処理に関し、詳細には、シグマ・デルタ・アナログ
・ディジタル変換が可能な信号変調器に関する。

【０００２】

【従来の技術】多数の電子製品または電気機械製品は、
アナログ電子信号を、マイクロプロセッサによって使用
される多数の表現に変換する（アナログ・ディジタル変
換）要件を有する。アナログ・ディジタル変換に一般に
使用されている設計は、シグマ・デルタ・アナログ・デ
ィジタル変換器である。シグマ・デルタ・アナログ・デ
ィジタル変換器は、ディジタル・オーディオ、モデム、
ディジタル信号プロセッサなど様々な応用例で広く使用
されている。この変換器には、シグマ・デルタ変換器と
ディジタル・フィルタの２つの部分がある。サンプル速
度、直線性、分解能、および信号雑音比の領域でこのよ
うな変換器を改良する広範囲の研究を記載する多数の論
文がある。上位アーキテクチャ、過サンプリングの影
響、改良されたディジタル・フィルタなどがすべて、広
範囲に記載されている。一般的な背景に関しては、選択
される文献として、Temes, G.C. （テムズ・ジィ・シ
ィ）およびCandy, J.C. （キャンディ ・ゼィ・シィ）著
「A Tutorial Discussion of theOversampling Method
for A/D and D/A Conversion （A ／D とD ／A 変換用
過サンプリング方法の個人指導論議）」（1990 IEEE In
ternational Symposium onCircuits and Systems （回
路と装置における国際シンポジュウム）、１９９０年、
第２巻、９１０ないし９１３ページ）がある。一般に、
発表された改良は、アナログ・パラメータ公差およびア
ナログ構成要素の不一致を補償するために、追加アナロ
グ帰還ループを追加し、かつアナログ回路を追加するこ
とによって、変換器設計の複雑さおよびコストを増加さ
せる。本発明は、これとは対立する目的を有し、精度お
よび性能以上に焦点を当てる。

【０００３】

【発明が解決しようとする課題】簡単な測定にアナログ
・ディジタル変換器が必要とされ、精度がコストほど重
要ではない、応用例がある。たとえば、住居の照明制御
装置、消費者電子機器製品中のモータ制御装置、プリン
タや大容量メモリ製品などコンピュータ周辺機器、およ
び工場のオートメーションには、基本的なものであり、
かつ精度が比較的低いアナログ・ディジタル変換器が必
要である。マイクロプロセッサを有する多数の製品は、
全ディジタルＡＳＩＣ（特集用途向け集積回路）も有
し、あるいは、おそらく、１つのチップとして組み合わ
されたマイクロプロセッサとＡＳＩＣとを有する。ＡＳ
ＩＣを有する製品では、通常最も費用的に有効な電子機
器の設計は、できるだけ多くの機能をＡＳＩＣに組み込
むことである。しかし、アナログ・ディジタル変換では
通常、個別の活動アナログ構成要素、または１つの集積
回路内の混合アナログ・ディジタル回路を許容する比較
的高価な集積回路プロセスが必要である。低い精度・性
能ないし適度な精度・性能を提供するが、それをできる
だけ低いコストで提供する、様々な測定・制御応用例用
のアナログ・ディジタル変換器が必要である。多くの場
合、できるだけ低いコストとは、マイクロプロセッサま
たはＡＳＩＣの外部の活動アナログ構成要素の数を最小
限に抑えることを意味する。

【０００４】

【課題を解決するための手段】本発明は、完全にディジ
タル回路によって実施されるすべての活動アナログ機能
を含むシグマ・デルタ変調器の機能を呈する信号変調器
を提供する。具体的には、本発明は、全ディジタルＡＳ
ＩＣ内で実施することができる。外部構成要素は、抵抗
器および任意選択のキャパシタだけである。本発明で
は、アナログ積分器およびアナログ比較器の機能は、デ
ィジタル・インバータを使用して実現される。１つのイ
ンバータは、アナログ・モードで動作する。一実施例で
は、出力は順次単一信号ビットである。代替実施例で
は、２つの同じ１ビット変調器が差分入力・差分出力変
調器を提供するように構成される。差分モードは、ディ
ジタル回路に固有のオフセットおよび非直線性の影響を
緩和する。

【０００５】

【発明の実施の形態】図１は、簡単な差分増幅器回路を
示す。一般に、図１中の増幅器１００が線形動作領域内
にある場合、増幅器の出力１０２は差分入力電圧（出力
端子１０２での電圧と入力端子１０４での電圧の間の
差）のＫ倍の開ループ・ゲインである。十分に高い開ル
ープ・ゲインＫがある場合、入力端子１０４での電圧が
端子１０６での基準電圧に等しくなるようにドライブさ
れるように、差分入力電圧は基本的に０である。出力１
０２の電圧は、入力電圧１０８に比例し、（以下で説明
するディジタル回路と比べて）基本的に瞬時に入力電圧
１０８を追跡する。

【０００６】図２は、シグマ・デルタ変調器１１０と、
それに続くディジタル・フィルタ１１２とを備える典型
的なシグマ・デルタ・アナログ・ディジタル変換器回路
を示す。シグマ・デルタ変調器１１０は、加算ジャンク
ション１１４と、それに続く積分器１１８と、アナログ
比較器１２０と、クロック・ラッチ回路１２２とを有す
る。帰還経路は、１ビット・ディジタル・アナログ変換
器１２４を有する。１ビット・ディジタル・アナログ変
換器１２４は、簡単な抵抗器であることが多い。シグマ
・デルタ変調器１１０は、入力が変化した後、定常態条
件が瞬時に達成されないことを除き、図１中の増幅器回
路の変形例とみなすことができる。２進出力（およびそ
れに続く帰還信号）は、連続的ではなく周期的に更新さ
れる。各クロック周期で、クロック・ラッチ回路１２２
の２進出力からの帰還信号は、積分器１１８への入力１
１６を最小限に抑えるのに必要な方向に加算ジャンクシ
ョン１１４をドライブするが、定常態条件を達成するに
は、数クロック・サイクルが必要である。加算ジャンク
ション１１４の出力、すなわち、積分器１１８への出力
１１６をエラー信号とみなすと、閉ループ変調器１１０
は、平均エラー信号を、ある期間にわたって０に等しく
なるようにドライブする。すなわち、クロック・ラッチ
回路１２２の２進出力の（経時的な）平均は、（積分器
１１８の基準電圧に対して）入力電圧１０８に比例す
る。シグマ・デルタ変調器１００へのアナログ入力電圧
が一定である場合、シグマ・デルタ変調器１００の出力
は、単位時間当りの論理「１」の数がアナログ入力電圧
に比例する順次２進ビットである。したがって、ディジ
タル・フィルタ１１２の１つの解決策は、単に、単位時
間にわたって変調器出力の論理「１」を数値的に加算す
ることである。もちろん、単に加算することよりも適切
なフィルタがある。多数の応用例では、ディジタル・フ
ィルタは、デシメーション・フィルタと呼ばれるフィル
タのクラスの実施の形態である。シグマ・デルタ変調器
用のデシメーション・フィルタは、帯域外信号を減衰さ
せ、量子化雑音を抑圧し、さらに全体的なアナログ・デ
ィジタル回路周波数応答、信号雑音比、および直線性を
最適化するように設計される。

【０００７】加算ジャンクション１１４は通常、図１と
同様な受動抵抗器ネットワークであるが、抵抗器と交換
したキャパシタ回路でもよい。積分器１１８は通常、容
量帰還を含むアナログ動作増幅器である。アナログ比較
器１２０とクロック・ラッチ回路１２２の組合せは、１
ビット・アナログ・ディジタル変換器として表されるこ
とがある。

【０００８】一般に、ディジタル・インバータは、単な
るハイ・ゲイン増幅器であるが、飽和特性向けに最適化
され、故意に、線形モードではなく飽和モードで操作さ
れる。ディジタル・インバータの場合、出力信号を非飽
和状態にする狭い範囲の入力信号振幅がある（電源電圧
間の中間電圧）。大部分のディジタル応用例では、ディ
ジタル・インバータは、インバータ／増幅器をある非線
形飽和出力状態から線形非飽和範囲を経て逆の非線形飽
和出力状態に急速にドライブするための低出力インピー
ダンスと十分な出力電流とを有する他のディジタル回路
によってドライブされる。しかし、高インピーダンス・
ドライバと出力から入力への抵抗帰還があれば、ディジ
タル・インバータは帰還増幅器として働くことができ
る。ディジタル・インバータは、アナログ比較器として
モデル化することもできる。アナログ比較器は基本的
に、出力段がディジタル特性向けに最適化されたハイ・
ゲイン差分入力増幅器である。単一段（非緩衝）ディジ
タル・インバータは、単一の入力を有するが、実際上、
出力論理レベルの中点である内部基準電圧も有する。し
たがって、５Ｖディジタル・インバータは、通常２．５
Ｖの固定内部しきい値を有するアナログ比較器としてモ
デル化することもできる。以下の議論では、インバータ
を単一段（非緩衝）インバータとして指定することがあ
る。単一段インバータの一例は、様々なベンダから入手
できる７４ＨＣＵ０４である。いくつかのディジタル・
インバータは、複数の段、すなわち通常、入力段と、ゲ
イン段と、出力段とを有する。本発明では、複数段イン
バータを使用できるが、このようなインバータは単一段
インバータよりもずっと高価である。また、内部キャパ
シタンスが引用される以下の議論では、インバータが複
数段のものである場合、第１段の内部キャパシタンスし
か関連しない。

【０００９】次に、図１および図２に示した回路と、イ
ンバータ、増幅器、および比較器の上記の比較に関し
て、本発明を説明する。図３は、本発明による非常に低
コストのシグマ・デルタ変調器の回路を示しす。この回
路で、すべての活動要素は、好ましくは全ディジタルＡ
ＳＩＣ内で、ディジタル回路によって実施される。一般
に、最も簡単な積分器は、受動キャパシタまたは受動イ
ンダクタである。したがって、図３に示した回路では、
図２の積分器１１８はキャパシタ２００によって実現さ
れる。必要に応じて、追加受動Ｒ−Ｃ積分器を追加する
ことができる。また、図３に示した回路では、図２の比
較器１２０の機能は、単一段（非緩衝）ディジタル・イ
ンバータ２０２によって実現される。ディジタル・イン
バータ２０２および信号変調器のディジタル出力２０８
（２進出力）を出力するラッチ２０６（ディジタル・ラ
ッチ）は、全ディジタルＡＳＩＣで実施することができ
る。ＡＳＩＣ外部の構成要素は、３つの受動構成要素
（キャパシタ２００、抵抗器２１０、および抵抗器２１
２）だけである。

【００１０】図４は、図３と同様に比較器としてだけで
なく増幅器としてもディジタル・インバータを使用する
本発明の改良された実施の形態を示す。図４に示した実
施の形態では、単一段（非緩衝）ディジタル・インバー
タ２１６は、帰還経路を有し、高インピーダンス源を介
してドライブされる。その結果、ディジタル・インバー
タ２１６は、非飽和モードで動作し、アナログ増幅器と
して機能する。ディジタル・インバータ２１８は、イン
バータ２１６の低インピーダンス出力によってドライブ
され、アナログ比較器として機能する。理想的には、イ
ンバータ２１８の出力を飽和させる。しかし、これは、
インバータ２１６の出力がインバータ２１８のしきい値
に非常に近いときには当てはまらない。したがって、ラ
ッチ２０６への飽和入力を保証するために、以下でさら
に詳しく説明するように、（必要に応じて）追加インバ
ータ２２０および２２２が比較器機能のための追加ゲイ
ンを提供する。

【００１１】ネットワーク２２６（受動帰還ネットワー
ク）および２２８は受動ネットワークである。ネットワ
ーク２２６および２２８はそれぞれ、図３で抵抗器２１
０および２１２によって示した単一の抵抗器でよい。し
かし、一般に、追加受動要素がある場合、ネットワーク
２２６および２２８は、全体的な変調器周波数応答を調
整するのを助け、ＡＣ結合またはその他のフィルタリン
グ機能を提供することができる。

【００１２】図５は、図４と同じ回路であるが、ディジ
タル・インバータによって実行されるアナログ機能を強
調するように描かれている。図４中のボックス２３０内
のインバータ２１６は、図５中の点線のボックス２３０
内の回路と等価である。図５では、図４の５Ｖ単一段デ
ィジタル・インバータ２１６は、約２．５Ｖの内部固定
基準電圧と固有の積分キャパシタンス２３４とを有する
アナログ増幅器２３８として示されている。同様に、図
４中のボックス内の３つのインバータは、図５では単一
のアナログ比較器２３２として示されている。

【００１３】図３ないし図５中の回路は機能的には、図
２に示した混合アナログ／ディジタル回路と同様に動作
する。図３中の回路は、（インバータ２０２内の固有の
しきい値に対して）アナログ入力電圧としての入力電圧
２１４に比例する２進出力２０８を経時的に平均するよ
うに動作する。図４および図５中の回路は、（増幅器／
インバータ２１６内の固有のしきい値に対して）入力電
圧２１４に比例する２進出力２２４（ディジタル出力）
を経時的に平均するように動作する。

【００１４】図５で、積分キャパシタンス２３４は固有
の内部キャパシタンスである。すべてのトランジスタお
よび増幅器は、入力から出力へのある固有のキャパシタ
ンスを有する。キャパシタンスの効果が増幅器のゲイン
によって増幅されるとき、そのキャパシタンスをミラー
・キャパシタンスと呼ぶことがある。ＭＯＳ単一段ディ
ジタル・インバータの場合、キャパシタンス２３４は約
１ピコファラドのオーダである。積分キャパシタンス２
３４は、低インピーダンス高電流ディジタル回路によっ
てドライブされるときはささいなものである。本発明で
は、ネットワーク２２６および２２８の直列抵抗は高抵
抗になるように選択され、かつクロック・レートは、キ
ャパシタンス２３４が無視できないものになるように比
較的高い。その代わり、積分キャパシタンス２３４はア
ナログ増幅器２３８のための重要な積分機能を提供す
る。入力端子２４０での積分エラー電圧は、固有の基準
電圧２４２に等しくなるようにドライブされ、そのた
め、アナログ増幅器２３８（図４中のディジタル・イン
バータ２１６）はアナログ（非飽和）モードで動作す
る。特定のキャパシタンス値を保証し、あるいは、特定
の周波数応答を達成するために、任意選択の外部キャパ
シタ２３６を追加することができる。

【００１５】インバータはもちろん、ディジタル応用例
向けに最適化される。インバータをアナログ応用例にと
って理想的なものでなくする多数の仕様がある。一般
に、シグマ・デルタ変調器は、高い順方向ゲインおよび
最小のループ遅延を必要とする。図５に示した回路で
は、信号振幅がアナログ増幅器２３８の電圧基準２４２
に非常に近いことの結果、ラッチ２０６へのディジタル
（飽和）入力がもたらされるようにするために高い順方
向ゲインが必要である。単一のインバータを比較器とし
て使用する場合、順方向ゲインが犠牲になってループ遅
延が最小限に抑えられる。追加インバータを追加する
と、ループ遅延が犠牲になって順方向ゲインが向上す
る。奇数のインバータを使用する場合、帰還の符号が負
になるようにラッチ２０６の出力を交換することができ
る。

【００１６】２進出力２２４は、一方のラッチ出力から
来るように示され、帰還信号は、他方のラッチ出力から
来るように示されている。しかし、アナログ・ディジタ
ル変換器用のディジタル・フィルタに応じて、変調器出
力が帰還信号と同じラッチ出力から来てもよい。

【００１７】図３ないし図５に示した回路では、ある種
の部品間変動および非直線性の影響が、積分および帰還
によって最小限に抑えられる。たとえば、アナログ比較
器２３２の比較器しきい値の特定の値は比較的重大では
ない。しかし、図４に示した回路のあるパラメータは、
回路における固有のオフセットをもたらす。具体的に
は、ラッチ２０６からの論理「０」および論理「１」の
特定の値に対する増幅器／インバータ、すなわち、アナ
ログ増幅器２３８の基準電圧２４２は重要である。単一
段ディジタルＭＯＳインバータの場合、論理「０」は名
目上、電源電圧の３分の１であり、論理「１」は名目
上、電源電圧の３分の２であり、切替え点は名目上、２
つの出力論理レベルの中間である。ディジタル応用例に
対する要件は、これらの電圧値が基本的に、集積回路ご
と、あるいはベンダごとに変わってよいが、仕様の範囲
内であることである。また、１つのインバータに関し
て、電圧を対称的なものにすることはできない。しか
し、１つの集積回路内で、これらの電圧値はインバータ
ごとに一貫する傾向がある。このような電圧変動の影響
を最小限に抑える１つの手法は、１つの集積回路内にす
べての活動部品が含まれる差分変換器を実施することで
ある。

【００１８】図６は、差分の形態を示す。図６のアナロ
グ・ディジタル変換器は、差分入力信号３００および３
０２を受け取る。外部キャパシタ３００および３０２
は、任意選択であり、入力信号中のＤＣオフセットを除
去する。２つの入力信号は、図４に示したタイプの２つ
の同じ変調器によって別々にディジタル化される。次い
で、差分入力・差分出力ディジタル・フィルタ３０８内
でディジタル差分が算出される。少なくとも２つのイン
バータ／増幅器３１０および３１２が１つの集積回路内
にあるべきである。図６に示したすべての８つのインバ
ータと２つのラッチが１つの集積回路内にあることが好
ましい。出力でのディジタル差分を算出することによっ
て、単一の集積回路内の理想的ではないが一貫した部品
のある種の影響が取り消される。

【００１９】上述のように、本発明の目標は、低コスト
での適切な性能および精度である。図６の差分の形態で
は、ディジタル出力３１４の精度は、約７ビットに限ら
れ、信号雑音比は３０ｄＢよりも良い。埋込みマイクロ
プロセッサ応用例用のディジタル・クロック・レートは
通常、回路が、毎秒最大１０００００個の６ビット・サ
ンプルを必要とする測定・制御応用例で有用であるよう
に、１６ＭＨｚないし２０ＭＨｚである。上述のよう
に、この性能および精度は、多数の応用例に丁度よく、
かつディジタルＡＳＩＣと共に実施されるときに丁度よ
いものであり、本発明は非常にコストの低い解決策を提
供する。

【００２０】本発明の前記説明は、図示および説明のた
めに提示したものである。前記説明は、網羅的なもので
も、開示された厳密な形に本発明を制限するものでもな
く、上記の開示に鑑み他の修正および変形が可能であ
る。実施の形態は、本発明の原則とその実際の応用につ
いて説明し、それによって、当業者が、構想した特定の
使用に適した様々な実施の形態および様々な修正例で本
発明を最もうまく使用できるようにするように選択し説
明した。特許請求の範囲は、従来技術によって制限され
る場合を除き、本発明の他の実施の形態を含むと解釈さ
れるものである。

【００２１】以上、本発明の実施の形態について詳述し
たが、ここで理解を容易にするために、要約して以下に
列挙する。

【００２２】１． アナログ入力（２１４）とディジタ
ル出力（２０８）とを有する信号変調器であって、信号
変調器のアナログ入力（２１４）に抵抗接続された第１
の端子と、接地電位に接続された第２の端子とを有す
る、キャパシタ（２００）と、ラッチ入力と、信号変調
器のディジタル出力（２０８）であり、キャパシタの第
１の端子に抵抗接続された、ラッチ出力とを有するディ
ジタル・ラッチ（２０６）と、キャパシタとディジタル
・ラッチの間に直列接続され、キャパシタの第１の端子
に接続されたインバータ入力と、ラッチ入力に接続され
たインバータ出力とを有する、少なくとも１つのインバ
ータ（２０２）とを備えることを特徴とする信号変調器
である。

【００２３】２． ディジタル・ラッチ（２０６）が、
ラッチ入力と、信号変調器のディジタル出力（２０８）
である第１のラッチ出力と、第１のラッチ出力の論理補
数であり、キャパシタの第１の端子に抵抗接続された、
第２のラッチ出力とを有する、ディジタル・ラッチ（２
０６）で置換された点で修正されたことを特徴とする１
項に記載の信号変調器である。

【００２４】３． アナログ入力（２１４）とディジタ
ル出力（２２４）とを有する信号変調器であって、第１
のインバータ入力と第１のインバータ出力とを有し、ア
ナログ・モードで動作する、第１のインバータ（２３
０）と、アナログ入力と第１のインバータ入力の間に接
続された受動入力ネットワーク（２２８）と、ラッチ入
力と、信号変調器のディジタル出力（２２４）であるラ
ッチ出力とを有するディジタル・ラッチ（２０６）と、
第１のインバータ出力とラッチ入力の間に直列接続され
た少なくとも１つのインバータ（２３２）と、ラッチ出
力と第１のインバータ入力の間に接続された受動帰還ネ
ットワーク（２２６）とを備える信号変調器である。

【００２５】４． さらに、第１のインバータ入力から
第１のインバータ出力に接続されたキャパシタ（２３
６）を備えることを特徴とする３項に記載の信号変調器
である。

【００２６】５． ディジタル・ラッチ（２０６）が、
ラッチ入力と、信号変調器のディジタル出力（２２４）
である第１のラッチ出力と、第１のラッチ出力の論理補
数である第２のラッチ出力とを有する、ディジタル・ラ
ッチ（２０６）で置換され、受動帰還ネットワーク（２
２６）が、第２のラッチ出力と第１のインバータ入力の
間に接続される点で修正されたことを特徴とする３項ま
たは４項に記載の信号変調器である。

【００２７】６． 第１および第２の差分アナログ入力
（３００、３０２）と、 第１および第２の差分ディジ
タル出力と、第１および第２の受動入力ネットワーク
と、第１の受動入力ネットワークを介して第１の差分ア
ナログ入力に接続された第１の変調器入力と、第１の差
分ディジタル出力に接続された第１の変調器出力とを有
する、第１の変調器と、第２の受動入力ネットワークを
介して第２の差分アナログ入力に接続された第２の変調
器入力と、第２の差分ディジタル出力に接続された第２
の変調器出力とを有する、第２の変調器とを備える差分
信号変調器である。

【００２８】７． 第１の変調器がさらに、第１の変調
器入力である第１のインバータ入力と、第１のインバー
タ出力とを有し、アナログ・モードで動作する、第１の
インバータ（３１０）と、ラッチ入力と、第１の差分デ
ィジタル出力であるラッチ出力とを有するディジタル・
ラッチと、第１のインバータ出力とラッチ入力の間に直
列接続された少なくとも１つのインバータと、ラッチ出
力と第１のインバータ入力の間に接続された受動帰還ネ
ットワークとを備える６項に記載の差分信号変調器であ
る。

【００２９】８． さらに、第１の差分アナログ入力と
第１の変調器入力の間に直列接続された第１の結合キャ
パシタ（３０４）を有する第１の受動入力ネットワーク
と、第２の差分アナログ入力と第２の変調器入力の間に
直列接続された第２の結合キャパシタ（３０６）を有す
る第２の受動入力ネットワークとを備えることを特徴と
する７項に記載の差分信号変調器である。

【００３０】９． さらに、第１のインバータ入力から
第１のインバータ出力に接続された積分キャパシタを備
えることを特徴とする８項に記載の差分信号変調器であ
る。

【００３１】１０． ディジタル・ラッチが、ラッチ入
力と、第１の差分ディジタル出力である第１のラッチ出
力と、第１のラッチ出力の論理補数である第２のラッチ
出力とを有する、ディジタル・ラッチで置換され、受動
帰還ネットワークが、第２のラッチ出力と第１のインバ
ータ入力の間に接続される点で修正されたことを特徴と
する７項、８項、または９項に記載の差分信号変調器で
ある。

【００３２】

【発明の効果】以上のように、本発明によれば、アナロ
グ入力を抵抗器とキャパシタにより積分してインバータ
に入力してインバータ内のしきい値と比較して入力に比
例するディジタル・ラッチの２進出力を経時的に平均す
るようにし、このインバータの出力をディジタル・ラッ
チに入力し、ディジタル・ラッチに入力するクロック周
期で帰還信号をインバータの入力に加えて積分用のキャ
パシタに入力を抑制するようにしたので、全ディジタル
ＡＳＩＣ内で実施でき、低コストで適切な性能と精度が
得られる。

【図面の簡単な説明】

【図１】簡単な増幅器回路の概略ブロック図である。

【図２】シグマ・デルタ・アナログ・ディジタル変換器
の概略ブロック図である。

【図３】本発明によるシグマ・デルタ・アナログ・ディ
ジタル変換器の概略ブロック図である。

【図４】図３の回路と比べて改良された性能を有する、
本発明によるシグマ・デルタ・アナログ・ディジタル変
換器の概略ブロック図である。

【図５】図３および図４中のディジタル・インバータに
よって提供されるアナログ機能を示す図４の回路の概略
ブロック図である。

【図６】本発明による差分シグマ・デルタ・ディジタル
変換器の概略ブロック図である。

【符号の説明】

１００ 増幅器 １０２ 出力 １０４，２４０ 入力端子 １０６ 端子 １０８，２１４ 入力電圧 １１０ シグマ・デルタ変調器 １１２ ディジタル・フィルタ １１４ 加算ジャンクション １１６ 入力 １１８ 積分器 １２０，２３２ アナログ比較器 １２２ クロック・ラッチ回路 １２４ １ビット・ディジタル・アナログ変換器 ２００ キャパシタ ２０２，２１６，２１８ 単一段（非緩衝）ディジ
タル・インバータ ２０６ ラッチ ２０８，２２４， ２進出力 ２１０，２１２ 抵抗器 ２１４ 入力電圧 ２２６，２２８ ネットワーク ２３４ 積分キャパシタ ２３６、３０４、３０６ 外部キャパシタ ２３８ アナログ増幅器 ２４２ 基準電圧 ３００、３０２ 差分入力信号 ３０８ 差入力、差出力ディジタル・フィルタ ３１０，３１２ インバータ／比較器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ入力（２１４）とディジタル出
   力（２０８）とを有する信号変調器であって、 信号変調器のアナログ入力（２１４）に抵抗接続された
   第１の端子と、接地電位に接続された第２の端子とを有
   する、キャパシタ（２００）と、 ラッチ入力と、信号変調器のディジタル出力（２０８）
   であり、キャパシタの第１の端子に抵抗接続された、ラ
   ッチ出力とを有するディジタル・ラッチ（２０６）と、 キャパシタとディジタル・ラッチの間に直列接続され、
   キャパシタの第１の端子に接続されたインバータ入力
   と、ラッチ入力に接続されたインバータ出力とを有す
   る、少なくとも１つのインバータ（２０２）とを備える
   ことを特徴とする信号変調器。