JPH04233332A - アナログ‐ディジタル変換器 - Google Patents
アナログ‐ディジタル変換器Info
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- JPH04233332A JPH04233332A JP3166467A JP16646791A JPH04233332A JP H04233332 A JPH04233332 A JP H04233332A JP 3166467 A JP3166467 A JP 3166467A JP 16646791 A JP16646791 A JP 16646791A JP H04233332 A JPH04233332 A JP H04233332A
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- capacitor
- clock signal
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- analog
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- 238000001914 filtration Methods 0.000 abstract description 9
- 238000005516 engineering process Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチド−キャパシ
タ技術でのノイズフィルタリングを有するオーバサンプ
リングするアナログ−ディジタル変換器に関する。
タ技術でのノイズフィルタリングを有するオーバサンプ
リングするアナログ−ディジタル変換器に関する。
【０００２】
【従来の技術】抵抗、トランジスタまたはコンデンサ回
路網を有する高分解能および高直線性のアナログ−ディ
ジタル変換器の実現は現在、なんらかの形式の平衡また
は補正によってのみ可能である。従って多くの用途に対
してオーバサンプリングおよびノイズフィルタリングを
有するアナログ−ディジタル変換器が１つの実施可能な
解決策をなしている。その際に、ナイキスト理論に基づ
いて必要なサンプリングレートよりも高いサンプリング
レートと小さい分解能とにより動作される。次いで、後
続のディジタルの、すなわち本質的に非臨界的なフィル
タのなかで小さい分解能の高周波の信号から高い分解能
の低周波の信号が得られる。オーバサンプリングにより
すべての量子化ノイズはより大きい周波数範囲にわたっ
て分散し、それによって信号帯範囲内のノイズが減少す
る。ノイズフィルタリングの際に量子化ノイズの一部分
は信号帯から他の周波数範囲にシフトされ、従って信号
帯のなかのＳＮ比がさらに改善される。
路網を有する高分解能および高直線性のアナログ−ディ
ジタル変換器の実現は現在、なんらかの形式の平衡また
は補正によってのみ可能である。従って多くの用途に対
してオーバサンプリングおよびノイズフィルタリングを
有するアナログ−ディジタル変換器が１つの実施可能な
解決策をなしている。その際に、ナイキスト理論に基づ
いて必要なサンプリングレートよりも高いサンプリング
レートと小さい分解能とにより動作される。次いで、後
続のディジタルの、すなわち本質的に非臨界的なフィル
タのなかで小さい分解能の高周波の信号から高い分解能
の低周波の信号が得られる。オーバサンプリングにより
すべての量子化ノイズはより大きい周波数範囲にわたっ
て分散し、それによって信号帯範囲内のノイズが減少す
る。ノイズフィルタリングの際に量子化ノイズの一部分
は信号帯から他の周波数範囲にシフトされ、従って信号
帯のなかのＳＮ比がさらに改善される。
【０００３】ノイズフィルタリングのために一般に積分
器回路が利用され、その際に積分器の次数の上昇により
ＳＮ比が改善される。しかし３次およびそれよりも高い
次数の積分器回路は本質的に安定でない。ヤスユキ・マ
ツヤ、クニハル・ウチムラ、アツシ・イワタ、ツトム・
コバヤシ、マサユキ・イシカワおよびタケシ・ヨシトメ
の論文“三重積分ノイズシェイピングを用いる１６ビッ
ト−オーバサンプリング−アナログ−ディジタル変換技
術”、米国電気電子学会雑誌、固体回路編、第ＳＣ−２
２巻、第６号、第９２１〜９２９頁、１９７８年１２月
から、オーバサンプリングおよび３次のノイズフィルタ
リングを有するアナログ−ディジタル変換器を１次の３
つの変換器のカスケード接続により、すなわち１次の積
分器によっても形成することは知られている。これらの
アナログ−ディジタル変換器では安定性の問題は全く生
じない。
器回路が利用され、その際に積分器の次数の上昇により
ＳＮ比が改善される。しかし３次およびそれよりも高い
次数の積分器回路は本質的に安定でない。ヤスユキ・マ
ツヤ、クニハル・ウチムラ、アツシ・イワタ、ツトム・
コバヤシ、マサユキ・イシカワおよびタケシ・ヨシトメ
の論文“三重積分ノイズシェイピングを用いる１６ビッ
ト−オーバサンプリング−アナログ−ディジタル変換技
術”、米国電気電子学会雑誌、固体回路編、第ＳＣ−２
２巻、第６号、第９２１〜９２９頁、１９７８年１２月
から、オーバサンプリングおよび３次のノイズフィルタ
リングを有するアナログ−ディジタル変換器を１次の３
つの変換器のカスケード接続により、すなわち１次の積
分器によっても形成することは知られている。これらの
アナログ−ディジタル変換器では安定性の問題は全く生
じない。
【０００４】パラメータ変動に対する不敏感性を一層高
めるため、公知のアナログ−ディジタル変換器は時定数
、たとえば積分器時定数の決定のためのＲＣ要素により
実現されずに、スイッチド−キャパシタ技術で実現され
る。その際に時定数はもはや抵抗ＲおよびコンデンサＣ
の絶対的な大きさに関係せずに、それよりもはるかに小
さい変動を受ける２つのコンデンサの比に関係する。 オーバサンプリングを有するアナログ−ディジタル変換
器では原理的に高いクロック周波数により動作される。 積分器またはその際に使用される演算増幅器の帯域幅は
再び、各クロック周期の間に積分器または演算増幅器の
十分に正確なビルドアップを保証するため、特定の係数
だけこのクロック周波数の上に位置すべきであろう。そ
れによって積分器または演算増幅器の帯域幅は最高の処
理すべき周波数よりも相当に高く位置しなければならな
い。さらに、しかも、この変換器において生ずる、量子
化ノイズの減少に通ずる補償効果を達成するため、高い
無負荷増幅率も要求される。高い増幅率は特に集積され
たＣＭＯＳ演算増幅器では非常に高い実現費用によって
、また速度を犠牲にして、従ってまた演算増幅器の帯域
幅を犠牲にしてのみ達成され得る。公知のアナログ−デ
ィジタル変換器における演算増幅器への要求をわずかに
保つためには、積分器において両付属コンデンサのキャ
パシタンス比が大きくされた。しかし、それによってア
ナログ−ディジタル変換器の駆動範囲は制約される。
めるため、公知のアナログ−ディジタル変換器は時定数
、たとえば積分器時定数の決定のためのＲＣ要素により
実現されずに、スイッチド−キャパシタ技術で実現され
る。その際に時定数はもはや抵抗ＲおよびコンデンサＣ
の絶対的な大きさに関係せずに、それよりもはるかに小
さい変動を受ける２つのコンデンサの比に関係する。 オーバサンプリングを有するアナログ−ディジタル変換
器では原理的に高いクロック周波数により動作される。 積分器またはその際に使用される演算増幅器の帯域幅は
再び、各クロック周期の間に積分器または演算増幅器の
十分に正確なビルドアップを保証するため、特定の係数
だけこのクロック周波数の上に位置すべきであろう。そ
れによって積分器または演算増幅器の帯域幅は最高の処
理すべき周波数よりも相当に高く位置しなければならな
い。さらに、しかも、この変換器において生ずる、量子
化ノイズの減少に通ずる補償効果を達成するため、高い
無負荷増幅率も要求される。高い増幅率は特に集積され
たＣＭＯＳ演算増幅器では非常に高い実現費用によって
、また速度を犠牲にして、従ってまた演算増幅器の帯域
幅を犠牲にしてのみ達成され得る。公知のアナログ−デ
ィジタル変換器における演算増幅器への要求をわずかに
保つためには、積分器において両付属コンデンサのキャ
パシタンス比が大きくされた。しかし、それによってア
ナログ−ディジタル変換器の駆動範囲は制約される。
【０００５】Ｋ．Ｎａｇａｒａｊ 、Ｔ．Ｒ．Ｖｉｓｗ
ａｎａｔｈａｎ 、Ｋ．Ｓｉｎｇｈａｌ およびＪ．Ｖ
ｌａｃｈ の論文“増幅器ゲインへの感度を減ぜられた
スイッチド−キャパシタ回路”、米国電気電子学会論文
集、回路およびシステム編、第ＣＡＳ−３４巻、第５号
、１９８７年５月、第５７１〜５７４頁から、演算増幅
器の有限な無負荷増幅率の影響に対する敏感さが強く減
ぜられているスイッチド−キャパシタ技術は知られてい
る。この積分器では両クロック相で入力電圧が交互にそ
れぞれ１つのコンデンサに、すなわち第１または第２の
コンデンサに記憶される。各第２の相で次いで既に積分
ステップが行われ、また第１のコンデンサが第３のコン
デンサを介して放電される。演算増幅器の有限の無負荷
増幅率に起因して、その入力端にオフセット電圧および
オフセット電流が生じ、これらが第１のコンデンサの完
全な放電を妨げるので、この積分ステップは損失を伴う
。従って、演算増幅器の入力端の間に生ずる電圧が同時
に第４のコンデンサに記憶される。それに続くクロック
相で次いで本来の積分ステップが行われる。すなわち第
２のコンデンサが第５のコンデンサを介して放電される
。その際に第２のコンデンサは直接にではなく第４のコ
ンデンサを介して演算増幅器の負入力端と接続される。 演算増幅器の入力端におけるオフセット電圧がこうして
補償されるので、第２のコンデンサの完全な放電が行わ
れる。すなわち回路は、あたかも演算増幅器が無限の無
負荷増幅率を有するかのように挙動する。
ａｎａｔｈａｎ 、Ｋ．Ｓｉｎｇｈａｌ およびＪ．Ｖ
ｌａｃｈ の論文“増幅器ゲインへの感度を減ぜられた
スイッチド−キャパシタ回路”、米国電気電子学会論文
集、回路およびシステム編、第ＣＡＳ−３４巻、第５号
、１９８７年５月、第５７１〜５７４頁から、演算増幅
器の有限な無負荷増幅率の影響に対する敏感さが強く減
ぜられているスイッチド−キャパシタ技術は知られてい
る。この積分器では両クロック相で入力電圧が交互にそ
れぞれ１つのコンデンサに、すなわち第１または第２の
コンデンサに記憶される。各第２の相で次いで既に積分
ステップが行われ、また第１のコンデンサが第３のコン
デンサを介して放電される。演算増幅器の有限の無負荷
増幅率に起因して、その入力端にオフセット電圧および
オフセット電流が生じ、これらが第１のコンデンサの完
全な放電を妨げるので、この積分ステップは損失を伴う
。従って、演算増幅器の入力端の間に生ずる電圧が同時
に第４のコンデンサに記憶される。それに続くクロック
相で次いで本来の積分ステップが行われる。すなわち第
２のコンデンサが第５のコンデンサを介して放電される
。その際に第２のコンデンサは直接にではなく第４のコ
ンデンサを介して演算増幅器の負入力端と接続される。 演算増幅器の入力端におけるオフセット電圧がこうして
補償されるので、第２のコンデンサの完全な放電が行わ
れる。すなわち回路は、あたかも演算増幅器が無限の無
負荷増幅率を有するかのように挙動する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、オー
バサンプリングおよびノイズフィルタリングを有する公
知の積分器および公知のアナログ−ディジタル変換器を
、両者の組み合わせが可能であるように変更することで
ある。
バサンプリングおよびノイズフィルタリングを有する公
知の積分器および公知のアナログ−ディジタル変換器を
、両者の組み合わせが可能であるように変更することで
ある。
【０００７】
【課題を解決するための手段】この課題は請求項１によ
るアナログ−ディジタル変換器により解決される。本発
明の有利な実施態様は請求項２以下にあげられている。
るアナログ−ディジタル変換器により解決される。本発
明の有利な実施態様は請求項２以下にあげられている。
【０００８】
【発明の効果】本発明によるアナログ−ディジタル変換
器の利点は高い安定性、わずかな回路技術的費用、構成
部品変動および外部擾乱影響に対してのわずかな敏感さ
およびより大きい駆動範囲である。
器の利点は高い安定性、わずかな回路技術的費用、構成
部品変動および外部擾乱影響に対してのわずかな敏感さ
およびより大きい駆動範囲である。
【０００９】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。図１による実施例は、オーバ
サンプリングおよび３次のノイズフィルタリングを有し
、３つの同一に構成されたそれぞれ１次の変換器段Ｕ１
、Ｕ２、Ｕ３から成るアナログ−ディジタル変換器を示
す。３つの変換器段Ｕ１、Ｕ２、Ｕ３の各々に２つの参
照電位ＶＲ１、ＶＲ２および５つのクロック信号Ａ、Ｂ
、Ｃ、Ｄ、Ｅが与えられている。入力信号として変換器
段Ｕ１ではアナログ−ディジタル変換器の入力信号ＩＮ
が、変換器段Ｕ２では変換器段Ｕ１の出力信号ＶＯＡが
、変換器段Ｕ３では変換器段Ｕ２の出力信号ＶＯＡが与
えられている。変換器段Ｕ３の出力信号ＶＯＤは一方で
は遅延要素Ｖ２の入力端に、また他方では加算器Ａ３の
一方の入力端に与えられており、その他方の入力端は遅
延要素Ｖ２の出力端と接続されている。加算器Ａ３の出
力端は加算器Ａ１の一方の入力端に導かれており、その
他方の入力端は変換器段Ｕ２の出力信号ＶＯＤにより駆
動される。加算器Ａ１の出力端は一方では遅延要素Ｖ１
の入力端と、また他方では加算器Ａ２の一方の入力端と
接続されており、その他方の入力端は遅延要素Ｖ１の出
力端に接続されている。一方の入力端で加算器Ａ２の出
力端と接続されており、また他方の入力端に変換器段Ｕ
１の出力信号ＶＯＤを与えられている加算器Ａ４の出力
信号は、アナログ−ディジタル変換器の出力信号ＯＵＴ
として用いられている。加算器Ａ２と結び付いた遅延要
素Ｖ１または加算器Ａ３と結び付いた遅延要素Ｖ２はそ
れぞれディジタル微分器段を形成する。微分器段は図示
されている実施例では、隣接する変換器段Ｕ１、Ｕ２、
Ｕ３のディジタル出力信号ＶＯＤを導く出力端がそれぞ
れ微分器段を介して、それぞれ１ィジタル出力信号ＶＯ
Ｄと加わり、またそれぞれ後続の微分器段に供給される
ように互いに結合されるように接続されている。変換器
段Ｕ１、Ｕ２、Ｕ３のディジタル出力信号ＶＯＤがそれ
ぞれ（前に接続されている変換器段の数に等しい）相応
の数の微分器段を介して導かれ、また次いで加え合わさ
れる構成例にくらべての利点は、微分器段の全数、従っ
てまた回路技術的費用が減ぜられることである。なぜな
らば、特に加算器Ａ１およびＡ３またはＡ２およびＡ４
も相応の実施例ではそれぞれ１つの加算器としてまとめ
られ得るからである。
明を一層詳細に説明する。図１による実施例は、オーバ
サンプリングおよび３次のノイズフィルタリングを有し
、３つの同一に構成されたそれぞれ１次の変換器段Ｕ１
、Ｕ２、Ｕ３から成るアナログ−ディジタル変換器を示
す。３つの変換器段Ｕ１、Ｕ２、Ｕ３の各々に２つの参
照電位ＶＲ１、ＶＲ２および５つのクロック信号Ａ、Ｂ
、Ｃ、Ｄ、Ｅが与えられている。入力信号として変換器
段Ｕ１ではアナログ−ディジタル変換器の入力信号ＩＮ
が、変換器段Ｕ２では変換器段Ｕ１の出力信号ＶＯＡが
、変換器段Ｕ３では変換器段Ｕ２の出力信号ＶＯＡが与
えられている。変換器段Ｕ３の出力信号ＶＯＤは一方で
は遅延要素Ｖ２の入力端に、また他方では加算器Ａ３の
一方の入力端に与えられており、その他方の入力端は遅
延要素Ｖ２の出力端と接続されている。加算器Ａ３の出
力端は加算器Ａ１の一方の入力端に導かれており、その
他方の入力端は変換器段Ｕ２の出力信号ＶＯＤにより駆
動される。加算器Ａ１の出力端は一方では遅延要素Ｖ１
の入力端と、また他方では加算器Ａ２の一方の入力端と
接続されており、その他方の入力端は遅延要素Ｖ１の出
力端に接続されている。一方の入力端で加算器Ａ２の出
力端と接続されており、また他方の入力端に変換器段Ｕ
１の出力信号ＶＯＤを与えられている加算器Ａ４の出力
信号は、アナログ−ディジタル変換器の出力信号ＯＵＴ
として用いられている。加算器Ａ２と結び付いた遅延要
素Ｖ１または加算器Ａ３と結び付いた遅延要素Ｖ２はそ
れぞれディジタル微分器段を形成する。微分器段は図示
されている実施例では、隣接する変換器段Ｕ１、Ｕ２、
Ｕ３のディジタル出力信号ＶＯＤを導く出力端がそれぞ
れ微分器段を介して、それぞれ１ィジタル出力信号ＶＯ
Ｄと加わり、またそれぞれ後続の微分器段に供給される
ように互いに結合されるように接続されている。変換器
段Ｕ１、Ｕ２、Ｕ３のディジタル出力信号ＶＯＤがそれ
ぞれ（前に接続されている変換器段の数に等しい）相応
の数の微分器段を介して導かれ、また次いで加え合わさ
れる構成例にくらべての利点は、微分器段の全数、従っ
てまた回路技術的費用が減ぜられることである。なぜな
らば、特に加算器Ａ１およびＡ３またはＡ２およびＡ４
も相応の実施例ではそれぞれ１つの加算器としてまとめ
られ得るからである。
【００１０】変換器段Ｕ１、Ｕ２、Ｕ３はその際に同一
に構成されている。スイッチド・キャパシタ技術でのこ
のような変換器段Ｕの実施例は図２に示されている。入
力信号ＶＩＮは一方では制御可能な電子スイッチＳ３を
介してコンデンサＣ１の一方の端子に、また他方では制
御可能な電子スイッチＳ４を介してコンデンサＣ２の一
方の端子に導かれている。コンデンサＣ１の前記一方の
端子にはさらに直列に制御可能な電子スイッチＳ２およ
び制御可能な電子スイッチＳ５を介して参照電位ＶＲ１
が接続され得る。相応にコンデンサＣ２の前記一方の端
子にはさらに直列に制御可能な電子スイッチＳ１および
制御可能な電子スイッチＳ６を介して参照電位ＶＲ２が
接続され得る。コンデンサＣ１の他方の端子とコンデン
サＣ３の一方の端子との間には制御可能な電子スイッチ
Ｓ７が、またコンデンサＣ２の他方の端子とコンデンサ
Ｃ３の他方の端子との間には制御可能な電子スイッチＳ
８が接続されている。さらにコンデンサＣ１の前記他方
の端子、コンデンサＣ２の前記他方の端子およびコンデ
ンサＣ３の前記一方の端子はそれぞれ制御可能な電子ス
イッチＳ９、Ｓ１０またはＳ１１を介して基準電位に接
続され得る。コンデンサＣ３の前記他方の端子は演算増
幅器ＯＰの反転入力端と接続されており、その非反転入
力端は基準電位に接続されており、またその出力端は出
力信号ＶＯＡを導く。演算増幅器ＯＰの出力端とその反
転入力端との間には負帰還回路網が接続されている。こ
れはコンデンサＣ４から成っており、その一方の端子は
制御可能な電子スイッチＳ１２を介して基準電位に、ま
た制御可能な電子スイッチＳ１３を介して反転入力端に
接続可能であり、またその他方の端子は演算増幅器ＯＰ
の出力端と接続されている。最後に演算増幅器ＯＰの出
力端はコンデンサＣ５および制御可能な電子スイッチＳ
１４の直列回路を介してコンデンサＣ３の前記一方の端
子と接続されている。この負帰還回路網に本発明の構成
例では別の負帰還回路網が並列に接続されている。これ
は演算増幅器ＯＰの反転入力端と出力端との間に２つの
コンデンサＣ６およびＣ７の直列回路を有する。コンデ
ンサＣ６およびＣ７の互いに接続されている端子はさら
にそれぞれ制御可能な電子スイッチＳ１５またはＳ１６
を介して基準電位に接続可能である。この追加的な負帰
還回路網は、演算増幅器ＯＰが制御可能な電子スイッチ
Ｓ１２、Ｓ１３、Ｓ１４のスイッチング相の間で負帰還
されず、従って不安定であることを防止する。出力信号
ＶＯＡはコンパレータＫＯの反転入力端に導かれており
、その非反転入力端は基準電位に接続されており、また
その出力端にはメモリ要素として設けられているフリッ
プフロップＦＦが接続されている。フリップフロップＦ
Ｆの反転および非反転出力端はそれぞれクロック信号バ
ーＱ（図では上線付きのＱで示されている）またはＱを
導き、その際にクロック信号Ｑは出力信号ＶＯＤとして
も用いられている。
に構成されている。スイッチド・キャパシタ技術でのこ
のような変換器段Ｕの実施例は図２に示されている。入
力信号ＶＩＮは一方では制御可能な電子スイッチＳ３を
介してコンデンサＣ１の一方の端子に、また他方では制
御可能な電子スイッチＳ４を介してコンデンサＣ２の一
方の端子に導かれている。コンデンサＣ１の前記一方の
端子にはさらに直列に制御可能な電子スイッチＳ２およ
び制御可能な電子スイッチＳ５を介して参照電位ＶＲ１
が接続され得る。相応にコンデンサＣ２の前記一方の端
子にはさらに直列に制御可能な電子スイッチＳ１および
制御可能な電子スイッチＳ６を介して参照電位ＶＲ２が
接続され得る。コンデンサＣ１の他方の端子とコンデン
サＣ３の一方の端子との間には制御可能な電子スイッチ
Ｓ７が、またコンデンサＣ２の他方の端子とコンデンサ
Ｃ３の他方の端子との間には制御可能な電子スイッチＳ
８が接続されている。さらにコンデンサＣ１の前記他方
の端子、コンデンサＣ２の前記他方の端子およびコンデ
ンサＣ３の前記一方の端子はそれぞれ制御可能な電子ス
イッチＳ９、Ｓ１０またはＳ１１を介して基準電位に接
続され得る。コンデンサＣ３の前記他方の端子は演算増
幅器ＯＰの反転入力端と接続されており、その非反転入
力端は基準電位に接続されており、またその出力端は出
力信号ＶＯＡを導く。演算増幅器ＯＰの出力端とその反
転入力端との間には負帰還回路網が接続されている。こ
れはコンデンサＣ４から成っており、その一方の端子は
制御可能な電子スイッチＳ１２を介して基準電位に、ま
た制御可能な電子スイッチＳ１３を介して反転入力端に
接続可能であり、またその他方の端子は演算増幅器ＯＰ
の出力端と接続されている。最後に演算増幅器ＯＰの出
力端はコンデンサＣ５および制御可能な電子スイッチＳ
１４の直列回路を介してコンデンサＣ３の前記一方の端
子と接続されている。この負帰還回路網に本発明の構成
例では別の負帰還回路網が並列に接続されている。これ
は演算増幅器ＯＰの反転入力端と出力端との間に２つの
コンデンサＣ６およびＣ７の直列回路を有する。コンデ
ンサＣ６およびＣ７の互いに接続されている端子はさら
にそれぞれ制御可能な電子スイッチＳ１５またはＳ１６
を介して基準電位に接続可能である。この追加的な負帰
還回路網は、演算増幅器ＯＰが制御可能な電子スイッチ
Ｓ１２、Ｓ１３、Ｓ１４のスイッチング相の間で負帰還
されず、従って不安定であることを防止する。出力信号
ＶＯＡはコンパレータＫＯの反転入力端に導かれており
、その非反転入力端は基準電位に接続されており、また
その出力端にはメモリ要素として設けられているフリッ
プフロップＦＦが接続されている。フリップフロップＦ
Ｆの反転および非反転出力端はそれぞれクロック信号バ
ーＱ（図では上線付きのＱで示されている）またはＱを
導き、その際にクロック信号Ｑは出力信号ＶＯＤとして
も用いられている。
【００１１】クロック信号Ｑ、バーＱはクロック信号Ａ
、Ｂ、Ｃ、Ｄ、Ｅと同様に電子スイッチＳ１ないしＳ１
６を制御する役割をする。その際に電子スイッチＳ３お
よびＳ４ならびにコンパレータＫＯの制御のためにはク
ロック信号Ａが、電子スイッチＳ６、Ｓ８、Ｓ１１、Ｓ
１３、Ｓ１６ならびにフリップフロップＦＦの制御のた
めにはクロック信号Ｂが、電子スイッチＳ５およびＳ７
の制御のためにはクロック信号Ｃが、電子スイッチＳ９
の制御のためにはクロック信号Ｄが、また電子スイッチ
Ｓ１０、Ｓ１２、Ｓ１４およびＳ１５の制御のためには
クロック信号Ｅが用いられている。電子スイッチＳ１と
その際にクロック信号バーＱにより、また電子スイッチ
Ｓ２はクロック信号Ｑにより制御される。
、Ｂ、Ｃ、Ｄ、Ｅと同様に電子スイッチＳ１ないしＳ１
６を制御する役割をする。その際に電子スイッチＳ３お
よびＳ４ならびにコンパレータＫＯの制御のためにはク
ロック信号Ａが、電子スイッチＳ６、Ｓ８、Ｓ１１、Ｓ
１３、Ｓ１６ならびにフリップフロップＦＦの制御のた
めにはクロック信号Ｂが、電子スイッチＳ５およびＳ７
の制御のためにはクロック信号Ｃが、電子スイッチＳ９
の制御のためにはクロック信号Ｄが、また電子スイッチ
Ｓ１０、Ｓ１２、Ｓ１４およびＳ１５の制御のためには
クロック信号Ｅが用いられている。電子スイッチＳ１と
その際にクロック信号バーＱにより、また電子スイッチ
Ｓ２はクロック信号Ｑにより制御される。
【００１２】クロック信号Ａ、Ｂ、Ｃ、ＤおよびＥの経
過は時間ｔを横軸にとって図３に示されている。これら
のクロック信号は周期的である。すなわち特定の継続時
間のパルスが特定の時間間隔で繰り返して生ずる。クロ
ック信号Ａ、ＢおよびＣはその際に時間的に互いに、先
ず１つのパルスがクロック信号Ａの際に生じ、それに続
いて１つのパルスがクロック信号Ｂの際に生じ、また再
びそれに続いて１つのパルスがクロック信号Ｃの際に生
ずるように配置されている。その後に再びクロック信号
Ａの際に１つのパルスが生じ（以下同様）、その際にク
ロック信号Ａ、ＢおよびＣは重ならないようにビルドア
ップされている。すなわち１つのクロック信号の際のパ
ルスの減衰の後に初めて他のクロック信号の際のパルス
の上昇が行われる。重ならないクロック信号Ａ、Ｂ、Ｃ
によりアナログ−ディジタル変換器の挙動への電子スイ
ッチの有限のスイッチング時間の影響が消去される。ク
ロック信号Ｄの際には、クロック信号Ａのパルスと同時
に開始し、またクロック信号Ｂのパルスと同時に終了す
るパルスが発せられる。最後にクロック信号Ｅの際には
クロック信号Ｃのパルスと同時に開始し、またクロック
信号Ａのパルスと同時に終了するパルスが発せられる。 これに対してクロック信号ＱおよびバーＱに対しては正
確な時間的対応付けを示す必要はない。なぜならば、こ
れらのクロック信号は入力信号ＶＩＮにも関係するから
である。最後に言及すべきこととして、別の変換器段お
よび付属の微分器段の追加により、より高い次数の安定
なオーバサンプリングするアナログ−ディジタル変換器
が実現される。
過は時間ｔを横軸にとって図３に示されている。これら
のクロック信号は周期的である。すなわち特定の継続時
間のパルスが特定の時間間隔で繰り返して生ずる。クロ
ック信号Ａ、ＢおよびＣはその際に時間的に互いに、先
ず１つのパルスがクロック信号Ａの際に生じ、それに続
いて１つのパルスがクロック信号Ｂの際に生じ、また再
びそれに続いて１つのパルスがクロック信号Ｃの際に生
ずるように配置されている。その後に再びクロック信号
Ａの際に１つのパルスが生じ（以下同様）、その際にク
ロック信号Ａ、ＢおよびＣは重ならないようにビルドア
ップされている。すなわち１つのクロック信号の際のパ
ルスの減衰の後に初めて他のクロック信号の際のパルス
の上昇が行われる。重ならないクロック信号Ａ、Ｂ、Ｃ
によりアナログ−ディジタル変換器の挙動への電子スイ
ッチの有限のスイッチング時間の影響が消去される。ク
ロック信号Ｄの際には、クロック信号Ａのパルスと同時
に開始し、またクロック信号Ｂのパルスと同時に終了す
るパルスが発せられる。最後にクロック信号Ｅの際には
クロック信号Ｃのパルスと同時に開始し、またクロック
信号Ａのパルスと同時に終了するパルスが発せられる。 これに対してクロック信号ＱおよびバーＱに対しては正
確な時間的対応付けを示す必要はない。なぜならば、こ
れらのクロック信号は入力信号ＶＩＮにも関係するから
である。最後に言及すべきこととして、別の変換器段お
よび付属の微分器段の追加により、より高い次数の安定
なオーバサンプリングするアナログ−ディジタル変換器
が実現される。
【図１】スイッチド−キャパシタ技術でのオーバサンプ
リングおよびノイズフィルタリングを有する本発明によ
るアナログ−ディジタル変換器の実施例のブロック回路
図。
リングおよびノイズフィルタリングを有する本発明によ
るアナログ−ディジタル変換器の実施例のブロック回路
図。
【図２】図１によるアナログ−ディジタル変換器におけ
る本発明による変換器段。
る本発明による変換器段。
【図３】図１によるアナログ−ディジタル変換器のクロ
ック信号の時間的経過。
ック信号の時間的経過。
Ａ〜Ｅ クロック信号
Ａ１〜Ａ４ 加算器
ＦＦ フリップフロップ
ＫＯ コンパレータ
ＯＰ 演算増幅器
Ｑ、バーＱ クロック信号
Ｓ１〜Ｓ１６ 制御可能なスイッチＵ１〜Ｕ３
変換器段 Ｖ１、Ｖ２ 遅延要素 ＶＩＮ 入力信号 ＶＯＡ アナログ出力信号 ＶＯＤ ディジタル出力信号 ＶＲ１、ＶＲ２ 参照電位
変換器段 Ｖ１、Ｖ２ 遅延要素 ＶＩＮ 入力信号 ＶＯＡ アナログ出力信号 ＶＯＤ ディジタル出力信号 ＶＲ１、ＶＲ２ 参照電位
Claims (4)
- 【請求項１】 それぞれアナログ入力信号（ＶＩＮ）
により駆動され、またそれぞれアナログ出力信号（ＶＯ
Ａ）およびディジタル出力信号（ＶＯＤ、Ｑ）を出力す
る、同一に構成された少なくとも３つの変換器段（Ｕ１
、Ｕ２、Ｕ３）を有するオーバサンプリングするアナロ
グ−ディジタル変換器において、変換器段（Ｕ１、Ｕ２
、Ｕ３）がアナログ入力信号（ＶＩＮ）およびアナログ
出力信号（ＶＯＡ）に関して直列に接続されており、変
換器段（Ｕ１、Ｕ２、Ｕ３）のディジタル出力信号（Ｖ
ＯＤ）がそれぞれ、それぞれ前に接続されている変換器
段（Ｕ１、Ｕ２）の数に等しい数の直列に接続されてい
る微分器段（Ｖ１、Ｖ２、Ａ２、Ａ３）を介して導かれ
、かつ加え合わされ、変換器段（Ｕ１、Ｕ２、Ｕ３）が
それぞれ、そのつどの変換器段（Ｕ１、Ｕ２、Ｕ３）の
アナログ出力信号（ＶＯＡ）を出力端に与える演算増幅
器（ＯＰ）と、演算増幅器（ＯＰ）の後に接続されてい
るコンパレータ（ＫＯ）と、コンパレータ（ＫＯ）の後
に接続されており、そのつどの変換器段（Ｕ１、Ｕ２、
Ｕ３）のディジタル出力信号（ＶＯＤ）を出力端に与え
るメモリ要素（ＦＦ）とを有し、変換器段（Ｕ１、Ｕ２
、Ｕ３）のなかでそれぞれアナログ入力信号（ＶＩＮ）
が一方では第１の制御可能なスイッチ（Ｓ３）を介して
第１のコンデンサ（Ｃ１）の一方の端子に、また他方で
は第４の制御可能なスイッチ（Ｓ４）を介して第２のコ
ンデンサ（Ｃ２）の一方の端子に導かれ、第１のコンデ
ンサ（Ｃ１）の前記一方の端子にはさらに直列に第２お
よび第３の制御可能なスイッチ（Ｓ２、Ｓ５）を介して
第１の参照電位（ＶＲ１）が接続可能であり、また第２
のコンデンサ（Ｃ２）の前記一方の端子にはさらに直列
に第５および第６の制御可能なスイッチ（Ｓ１、Ｓ６）
を介して第２の参照電位（ＶＲ２）が接続可能であり、
変換器段（Ｕ１、Ｕ２、Ｕ３）のなかでそれぞれ第１の
コンデンサ（Ｃ１）の他方の端子は一方では第７の制御
可能なスイッチ（Ｓ９）を介して基準電位に、また他方
では第８の制御可能なスイッチ（Ｓ７）を介して基準電
位に通ずる第９の制御可能なスイッチ（Ｓ１１）と第３
のコンデンサ（Ｃ３）の一方の端子とに接続されており
、第３のコンデンサ（Ｃ３）の他方の端子は演算増幅器
（ＯＰ）の反転入力端と接続されており、変換器段（Ｕ
１、Ｕ２、Ｕ３）のなかでそれぞれ第２のコンデンサ（
Ｃ２）の他方の端子は一方では第１０の制御可能なスイ
ッチ（Ｓ１０）を介して基準電位に、また他方では第１
１の制御可能なスイッチ（Ｓ８）を介して演算増幅器（
ＯＰ）の反転入力端に接続されており、変換器段（Ｕ１
、Ｕ２、Ｕ３）のなかでそれぞれ演算増幅器（ＯＰ）の
出力端は一方では直列に第１２の制御可能なスイッチ（
Ｓ１４）および第４のコンデンサ（Ｃ５）を介して第３
のコンデンサ（Ｃ３）の前記一方の端子に、また他方で
は第５のコンデンサ（Ｃ４）を介して、基準電位に通ず
る第１３の制御可能なスイッチ（Ｓ１２）と、演算増幅
器（ＯＰ）の反転入力端と接続されている第１４の制御
可能なスイッチ（Ｓ１３）とに接続されており、変換器
段（Ｕ１、Ｕ２、Ｕ３）のなかで第１および第４のスイ
ッチ（Ｓ３、Ｓ４）が第１のクロック信号（Ａ）により
、第６、第９、第１１および第１４のスイッチ（Ｓ６、
Ｓ１１、Ｓ８、Ｓ１３）が第２のクロック信号（Ｂ）に
より、第３および第８のスイッチ（Ｓ５、Ｓ７）が第３
のクロック信号（Ｃ）により、第７のスイッチ（Ｓ９）
が第４のクロック信号（Ｄ）により、第１０、第１２お
よび第１３のスイッチ（Ｓ１０、Ｓ１２、Ｓ１４）が第
５のクロック信号（Ｅ）により、第５のスイッチ（Ｓ１
）が反転されたディジタル出力信号（バーＱ）により、
また第２のスイッチ（Ｓ２）がディジタル出力信号（Ｑ
）により制御され、第１、第２および第３のクロック信
号（Ａ、Ｂ、Ｃ）として、次々と生じ、周期的に繰り返
し、またそれぞれ対応付けられているスイッチを導通状
態にするパルスが用いられており、また第４および第５
のクロック信号（Ｄ、Ｅ）として、第１のクロック信号
（Ａ）のパルスにより開始しかつ第２のクロック信号（
Ｂ）のパルスにより終了し、または第３のクロック信号
（Ｃ）のパルスにより開始しかつ第１のクロック信号（
Ａ）のパルスにより終了する、それぞれ対応付けられて
いるスイッチを導通状態にするパルスが用いられている
ことを特徴とするアナログ−ディジタル変換器。 - 【請求項２】 変換器段（Ｕ１、Ｕ２、Ｕ３）におい
てそれぞれ演算増幅器（ＯＰ）の出力端が第７のコンデ
ンサ（Ｃ７）の一方の端子と接続されており、また演算
増幅器（ＯＰ）の反転入力端が第６のコンデンサ（Ｃ６
）の一方の端子と接続されており、第６および第７のコ
ンデンサ（Ｃ６、Ｃ７）の他方の端子が互いに接続され
ており、また一方は第２のクロック信号（Ｂ）によりま
た他方は第５のクロック信号（Ｅ）により制御される２
つの並列接続されたスイッチ（Ｓ１５、Ｓ１６）を介し
て基準電位に接続可能であることを特徴とする請求項１
記載のアナログ−ディジタル変換器。 - 【請求項３】 第１、第２および第３のクロック信号
（Ａ、Ｂ、Ｃ）のパルスが重ならないことを特徴とする
請求項１または２記載のアナログ−ディジタル変換器。 - 【請求項４】 隣接する変換器段（Ｕ１、Ｕ２、Ｕ３
）のディジタル出力信号（ＶＯＤ）を導く出力端は、そ
れぞれ微分器段（Ｖ１、Ｖ２、Ａ２、Ａ３）を介して、
それぞれ微分器段（Ｖ１、Ｖ２、Ａ２、Ａ３）の出力信
号が変換器段（Ｕ１、Ｕ２、Ｕ３）のディジタル出力信
号（ＶＯＤ）と加えられ、またそれぞれ後続の微分器段
（Ｖ１、Ａ２）に供給されるように互いに接続されてい
ることを特徴とする請求項１ないし３の１つに記載のア
ナログ−ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90111111A EP0461282B1 (de) | 1990-06-12 | 1990-06-12 | Überabtastender Analog-Digital-Umsetzer mit Rauschfilterung in Switched-Capacitor-Technik |
| AT90111111.2 | 1990-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233332A true JPH04233332A (ja) | 1992-08-21 |
| JP2977643B2 JP2977643B2 (ja) | 1999-11-15 |
Family
ID=8204087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166467A Expired - Fee Related JP2977643B2 (ja) | 1990-06-12 | 1991-06-10 | アナログ‐ディジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5177484A (ja) |
| EP (1) | EP0461282B1 (ja) |
| JP (1) | JP2977643B2 (ja) |
| DE (1) | DE59008090D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69329837T2 (de) * | 1992-04-30 | 2001-04-19 | Hewlett Packard Co | Differenztieller integrierender Verstärker mit geschalteten Kapazitäten zur Bildung von Prezisionswiderständen |
| DE4215536A1 (de) * | 1992-05-12 | 1993-11-18 | Basf Ag | Cyan-Mischungen für den Farbstofftransfer |
| EP0607712B1 (en) * | 1993-01-20 | 2001-09-12 | Schlumberger Industries S.A. | Frequency modulated integrator circuit |
| US5363102A (en) * | 1993-03-26 | 1994-11-08 | Analog Devices, Inc. | Offset-insensitive switched-capacitor gain stage |
| US5487027A (en) * | 1994-05-18 | 1996-01-23 | Lord Corporation | Process and apparatus for providing an analog waveform synchronized with an input signal |
| US6111528A (en) * | 1995-06-07 | 2000-08-29 | Emc Corporation | Communications arrangements for network digital data processing system |
| JPH0946230A (ja) * | 1995-07-27 | 1997-02-14 | Yamaha Corp | Ｄ／ａコンバータ |
| DE19600884A1 (de) * | 1996-01-12 | 1997-07-17 | Bosch Gmbh Robert | Vorrichtung zum Umsetzen eines analogen in ein digitales Signal und umgekehrt |
| US5861826A (en) * | 1997-06-30 | 1999-01-19 | Harris Corporation | Method and apparatus for calibrating integrated circuit analog-to-digital converters |
| US6768443B2 (en) | 2000-11-30 | 2004-07-27 | John Willis | Switch capacitor circuit and applications thereof |
| US6559789B1 (en) * | 2001-07-30 | 2003-05-06 | Cirrus Logic, Inc. | High speed successive approximation return path and data conversion methods and circuits using the same |
| US6552676B1 (en) * | 2001-09-14 | 2003-04-22 | Nokia Corporation | Method and apparatus for power reduction in switched capacitor circuits |
| US20050263283A1 (en) * | 2004-05-25 | 2005-12-01 | Nguyen Philip D | Methods for stabilizing and stimulating wells in unconsolidated subterranean formations |
| US7164377B2 (en) * | 2004-12-03 | 2007-01-16 | Integration Associates Inc. | Multiplexed voltage reference strategy for codec |
| JP4966777B2 (ja) * | 2007-07-25 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換器 |
| TWI375465B (en) * | 2008-02-27 | 2012-10-21 | Pixart Imaging Inc | Correlation double sampling circuit for image sensor |
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|---|---|---|---|---|
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| US4876542A (en) * | 1988-01-25 | 1989-10-24 | Motorola, Inc. | Multiple output oversampling A/D converter with each output containing data and noise |
| DE3841276C1 (ja) * | 1988-12-08 | 1990-05-17 | G. Siempelkamp Gmbh & Co, 4150 Krefeld, De |
-
1990
- 1990-06-12 DE DE59008090T patent/DE59008090D1/de not_active Expired - Fee Related
- 1990-06-12 EP EP90111111A patent/EP0461282B1/de not_active Expired - Lifetime
-
1991
- 1991-06-10 US US07/713,464 patent/US5177484A/en not_active Expired - Lifetime
- 1991-06-10 JP JP3166467A patent/JP2977643B2/ja not_active Expired - Fee Related
Also Published As
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| DE59008090D1 (de) | 1995-02-02 |
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| EP0461282A1 (de) | 1991-12-18 |
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