JP4875767B2 - 積分器、共振器及びオーバーサンプリングａ／ｄ変換器 - Google Patents

Description

本発明は、積分器に関し、特に、連続時間型ΔΣ変調器に好適な積分器に関する。

オーバーサンプリングＡ／Ｄ変換器は通信機器のフロントエンドや音声信号の変換などに広く用いられており、現在の通信、映像、音声信号処理回路に必須の回路技術である。オーバーサンプリングＡ／Ｄ変換器の一つに、連続時間型フィルタを備えた連続時間型ΔΣＡ／Ｄ変換器（CTDS-ADC:Continuous Time Delta-Sigma A/D converter）がある（例えば、非特許文献１，２参照）。

一般的なＣＴＤＳ−ＡＤＣでは、入力信号は縦続接続されたｎ個の積分器（連続時間型フィルタ）を通って量子化器によって量子化される。量子化器のデジタル出力はｎ個のＤ／Ａ変換器によってアナログ電流信号に変換されてからｎ個の積分器のそれぞれにフィードバックされる。ＣＴＤＳ−ＡＤＣでは、アナログ回路部分にスイッチが含まれないため低電圧化が可能となる。また、サンプリングフィルタを用いた場合に通常必要となる前置フィルタがＣＴＤＳ−ＡＤＣでは不要である。これらの点から、ＣＴＤＳ−ＡＤＣは通信システムへの応用に適しており、近年、応用開発研究が盛んとなっている。
Richard Schreier and Bo Bang, "Delta-Sigma Modulators Employing Continuous-Time Circuitry", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS--I: FUNDAMENTAL THEORY AND APPLICATIONS, VOL. 43, NO. 4, APRIL 1996 Xuefeng Chen et al., "A 18mW CT ΔΣ Modulator with 25MHz Bandwidth for Next Generation Wireless Applications", IEEE 2007 Custom Intergrated Circuits Conference, 2007

ＣＴＤＳ−ＡＤＣにおいて分解能とＳＮ性能を向上させるには量子化ノイズ除去のためのフィルタ次数を上げる必要があり、その次数分の演算増幅器が必要となる。すなわち、ＣＴＤＳ−ＡＤＣの性能を向上しようとすると多数の演算増幅器を使用しなければならなくなる。しかし、演算増幅器の個数増加は回路規模と消費電力の増加を招くこととなり、携帯通信機器などに応用されるシステムＬＳＩの性能向上に係るボトルネックの一因となる。

上記問題に鑑み、本発明は、１個の演算増幅器で高次の積分特性を発揮する積分器を提供することを課題とする。さらに、そのような積分器を用いた共振器及び連続時間型オーバーサンプリングＡ／Ｄ変換器を提供することを課題とする。

上記課題を解決するために本発明は次のような手段を講じた。積分器として、演算増幅器と、演算増幅器の反転入力端に接続された第１のフィルタと、演算増幅器の反転入力端と出力端との間に接続された第２のフィルタとを備えたものとする。ここで、第１のフィルタは、直列接続されたｎ個の抵抗素子と、一端が前記抵抗素子の各接続点に接続され、他端が接地されたｎ−１個の容量素子とを有する。また、第２のフィルタは、直列接続されたｎ個の容量素子と、一端が容量素子の各接続点に接続され、他端が接地されたｎ−１個の抵抗素子とを有する。ただし、ｎは２以上の整数である。

これによると、第１のフィルタにおける抵抗素子及び容量素子並びに第２のフィルタにおける抵抗素子及び容量素子の各素子値について所定の関係が成り立つようにすることで、当該積分器の伝達関数は、その分母及び分子においてｓ（ｓはラプラス演算子である）からｓ^ｎ−１までの項が打ち消されて１／ｓ^ｎの項のみとなる。すなわち、１個の演算増幅器でｎ次積分器を構成することができる。

上記の積分器は、第１のフィルタに並列接続された抵抗素子及び容量素子の少なくとも一つを有する第３のフィルタをさらに備えていることが好ましい。これによると、第３のフィルタは当該積分器の入力と演算増幅器の反転入力端との間でフィードフォワードパスとして作用する。これにより、当該積分器の出力に０次、１次、及び２次積分成分を生じさせることができる。

上記の積分器に、第１のフィルタにおける抵抗素子の接続点の少なくとも一つと演算増幅器の出力端との間に接続された少なくとも一つのＧｍ素子又は抵抗素子を追加すると、共振器を構成することができる。

また、本発明に係るオーバーサンプリングＡ／Ｄ変換器は、上記の積分器と、積分器の出力を量子化する量子化器と、量子化器のデジタル出力を電流信号に変換して第１のフィルタにおける抵抗素子の各接続点にフィードバックするｎ−１個のＤ／Ａ変換器と、量子化器のデジタル出力を電流信号に変換して第２のフィルタにおける容量素子の各接続点にフィードバックするｎ−１個のＤ／Ａ変換器とを備えている。あるいは、本発明に係るオーバーサンプリングＡ／Ｄ変換器は、上記の積分器と、積分器の出力を量子化する量子化器と、量子化器のデジタル出力を電流信号に変換して第１のフィルタにおける抵抗素子の各接続点にフィードバックするｎ−１個のＤ／Ａ変換器と、量子化器のデジタル出力を電流信号に変換して演算増幅器の反転入力端にフィードバックするＤ／Ａ変換器とを備えている。あるいは、本発明に係るオーバーサンプリングＡ／Ｄ変換器は、上記の第３のフィルタを備えた積分器と、積分器の出力を量子化する量子化器と、量子化器のデジタル出力を電流信号に変換して積分器の入力側にフィードバックするＤ／Ａ変換器とを備えている。これらオーバーサンプリングＡ／Ｄ変換器は、それが備えている演算増幅器の個数よりも高い次数のフィルタリング特性を発揮する。

なお、上記のオーバーサンプリングＡ／Ｄ変換器に、第１のフィルタにおける抵抗素子の接続点の少なくとも一つと演算増幅器の出力端との間に接続された少なくとも一つのＧｍ素子又は抵抗素子を追加すると、量子化ノイズの伝達特性に零点を持つフィルタリング特性を発揮するようになる。

本発明によると、小型かつ低消費電力のｎ次積分器及びｎ次共振器を得ることができる。さらに、高分解能かつ高ＳＮ比のオーバーサンプリングＡ／Ｄ変換器の小型化及び低消費電力化が可能となる。

図１は、第１の実施形態に係る積分器の構成図である。 図２は、第２の実施形態に係る積分器の構成図である。 図３は、第３の実施形態に係る積分器の構成図である。 図４は、第４の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。 図５は、第５の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。 図６は、第６の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。 図７は、図６に示した本発明に係る共振器の過渡応答のシミュレーション結果を示すグラフである。 図８は、第７の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。 図９は、図８に示した本発明に係る共振器の過渡応答のシミュレーション結果を示すグラフである。 図１０は、第８の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。 図１１は、第９の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。

１０ 積分器
１０Ａ、１０Ａ’ 共振器
１１ 演算増幅器
１２ フィルタ（第１のフィルタ）
１２１ 抵抗素子
１２２ 容量素子
１３ フィルタ（第２のフィルタ）
１３１ 容量素子
１３２ 抵抗素子
１４ フィルタ（第３のフィルタ）
１４１ 抵抗素子
１４２ 容量素子
１５ Ｇｍ素子
１６ 抵抗素子
２０ 量子化器
３０ Ｄ／Ａ変換器
４０ Ｄ／Ａ変換器

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、第１の実施形態に係る積分器の構成を示す。当該積分器１０は、演算増幅器１１、演算増幅器１１の反転入力端に接続されたフィルタ１２、及び演算増幅器１１の反転入力端と出力端との間に接続されたフィルタ１３を備えている。フィルタ１２は、直列接続された２個の抵抗素子１２１、及び一端がこれら抵抗素子の接続点に接続され、他端が接地された容量素子１２２を備えた２次ローパスフィルタである。フィルタ１３は、直列接続された２個の容量素子１３１、及び一端がこれら容量素子の接続点に接続され、他端が接地された抵抗素子１３２を備えた２次ハイパスフィルタである。

積分器１０において、入力電圧をＶ_ｉｎ、出力電圧をＶ_ｏｕｔ、抵抗素子１２１の抵抗値をＲ_１、容量素子１２２の容量値をＣ_１、抵抗素子１３２の抵抗値をＲ_２、容量素子１３１の容量値をＣ _２ 、抵抗素子１２１と容量素子１２２との接続点の電圧をＶ_１、及び容量素子１３１と抵抗素子１３２との接続点の電圧をＶ_２とすると、次の節点方程式が導出される。ただし、ｓはラプラス演算子である。

この節点方程式を解くと積分器１０の伝達関数が次式のように導出される。

ここで、Ｃ_１Ｒ_１＝４Ｃ_２Ｒ_２が成り立つとき、次の伝達関数が導出される。

すなわち、抵抗素子１２１及び１３２並びに容量素子１２２及び１３１の各素子値を適宜設定することで１／ｓ^２の項のみからなる伝達関数を得ることができる。このように、本実施形態によると、１個の演算増幅器１１で２次積分器を構成することができる。なお、本実施形態に係る積分器１０を多重化することで４次以上の積分器を構成することができる。例えば、本実施形態に係る積分器１０を２個多重化することで、２個の演算増幅器１１で４次積分器を構成することができる。

（第２の実施形態）
図２は、第２の実施形態に係る積分器の構成を示す。当該積分器１０は、図１の積分器１０とは異なる構成のフィルタ１２及び１３を備えている。すなわち、フィルタ１２は、直列接続された３個以上の抵抗素子１２１、及び一端がこれら抵抗素子の各接続点に接続され、他端が接地され、抵抗素子１２１よりも１個少ない容量素子１２２を備えたｎ次ローパスフィルタである。フィルタ１３は、直列接続された３個以上の容量素子１３１、及び一端がこれら容量素子の各接続点に接続され、他端が接地され、容量素子１３１よりも１個少ない抵抗素子１３２を備えたｎ次ハイパスフィルタである。

抵抗素子１２１及び容量素子１３１の個数をｎとすると当該積分器１０の伝達関数は一般に次式で表される。ただし、α、β、γ、τ、κは抵抗素子１２１及び１３２並びに容量素子１２２及び１３１の各素子値によって決まる定数である。

ここで、抵抗素子１２１及び１３２並びに容量素子１２２及び１３１の各素子値について所定の関係が成り立つようにすることで、上記の伝達関数の分母及び分子においてｓからｓ^ｎ−１までの項が打ち消されて１／ｓ^ｎの項のみからなる伝達関数が得られる。このように、本実施形態によると、１個の演算増幅器でｎ次積分器を構成することができる。

なお、上記の各実施形態において、フィルタ１２における二つの抵抗素子１２１は互いに異なる抵抗値であってもよい。また、フィルタ１３における二つの容量素子１３１もまた互いに異なる容量値であってもよい。いずれの場合でも、抵抗素子１２１及び１３２並びに容量素子１２２及び１３１の各素子値について所定の関係が成り立つようにすることで２次以上の積分器１０を構成することができる。

（第３の実施形態）
図３は、第３の実施形態に係る積分器の構成を示す。当該積分器１０は、図１又は図２の積分器１０にフィルタ１４を追加したものである。フィルタ１４は、フィルタ１２に並列接続された抵抗素子１４１及び容量素子１４２を備えている。フィルタ１４は積分器１０の入力と演算増幅器１１の反転入力端との間でフィードフォワードパスとして作用する。これにより、積分器１０の出力に、ｎ次積分成分に加えて０次、１次及び２次の積分成分を生じさせることができる。各次数の積分成分は、抵抗素子１４１及び容量素子１４２の素子値を適宜設定することで調整可能である。

なお、抵抗素子１４１及び容量素子１４２のいずれか一方を省略してもよい。例えば、フィルタ１４を抵抗素子１４１のみで構成した場合、積分器１０の出力に、ｎ次積分成分に加えて１次の積分成分を生じさせることができる。フィルタ１４を容量素子１４２のみで構成した場合、積分器１０の出力に０次及び１次の積分成分を生じさせることができる。

（第４の実施形態）
図４は、第４の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、図１の積分器１０、積分器１０の出力を量子化する量子化器２０、量子化器２０のデジタル出力を電流信号に変換してフィルタ１２における抵抗素子１２１の接続点にフィードバックするＤ／Ａ変換器３０、量子化器２０のデジタル出力を電流信号に変換してフィルタ１３における容量素子１３１の接続点にフィードバックするＤ／Ａ変換器４０を備えている。ここで、Ｄ／Ａ変換器３０の出力電流をＩ_１、Ｄ／Ａ変換器４０の出力電流をＩ_２とすると、次の節点方程式が導出される。

この節点方程式を解くと積分器１０の出力電圧Ｖ_ｏｕｔと電流Ｉ_１との関係が次式のように導出される。

ここで、Ｃ_１Ｒ_１＝４Ｃ_２Ｒ_２が成り立つとき、次の関係式が導出される。

また、詳細な計算過程は省略するが、積分器１０の出力電圧Ｖ_ｏｕｔと電流Ｉ_２との関係が次式のように導出される。

すなわち、抵抗素子１２１及び１３２並びに容量素子１２２及び１３１の各素子値を適宜設定することで、Ｄ／Ａ変換器３０の出力をフィルタ１２における抵抗素子１２１の接続点にフィードバックして２次積分操作を行うことができる。また、Ｄ／Ａ変換器４０の出力をフィルタ１３における容量素子１３１の接続点にフィードバックして１次積分操作を行うことができる。このように、本実施形態によると、１個の演算増幅器１１で２次フィルタリング特性（量子化ノイズ除去特性）を有するオーバーサンプリングＡ／Ｄ変換器を構成することができる。なお、積分器１０を多重化することで４次以上のフィルタリング特性を発揮するオーバーサンプリングＡ／Ｄ変換器を構成することができる。例えば、積分器１０を２個多重化することで、２個の演算増幅器１１で４次フィルタリング特性を発揮するオーバーサンプリングＡ／Ｄ変換器を構成することができる。

（第５の実施形態）
図５は、第５の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、図２の積分器１０、積分器１０の出力を量子化する量子化器２０、量子化器２０のデジタル出力を電流信号に変換してフィルタ１２における抵抗素子１２１の各接続点にフィードバックする複数のＤ／Ａ変換器３０、量子化器２０のデジタル出力を電流信号に変換してフィルタ１３における容量素子１３１の各接続点にフィードバックする複数のＤ／Ａ変換器４０を備えている。上述したように、抵抗素子１２１及び１３２並びに容量素子１２２及び１３１の各素子値について所定の関係が成り立つようにすることで、積分器１０はｎ次積分特性を発揮するようになる。このように、本実施形態によると、１個の演算増幅器１１でｎ次フィルタリング特性を発揮するオーバーサンプリングＡ／Ｄ変換器を構成することができる。

（第６の実施形態）
図６は、第６の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、一般的な１次積分器１０’及び２次共振器１０Ａ及び１０Ａ’を備えており、全体として５次フィルタリング特性を発揮する。なお、図６において、各素子の傍らに示した記号は各素子値を表している。共振器１０Ａ及び１０Ａ’は、図１の積分器１０にＧｍ素子（トランスコンダクタ素子）１５を追加したものである。Ｇｍ素子１５は、演算増幅器１１の出力を、フィルタ１２における抵抗素子の接続点にフィードバックする。

図７は、図６に示した共振器１０Ａに共振周波数近傍の５ＭＨｚの正弦波を入力したときの共振器１０Ａの過渡応答のシミュレーション結果を示す。ただし、演算増幅器１１のゲインは７０ｄＢ、ＧＢＷは２００ＭＨｚである。このシミュレーション結果から、共振器１０Ａは発振しないことがわかる。

（第７の実施形態）
図８は、第７の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、図６のＣＴＤＳ−ＡＤＣにおいて、共振器１０Ａ及び１０Ａ’におけるＧｍ素子１５を抵抗素子１６に置き換えたものである。

図９は、図８に示した共振器１０Ａに共振周波数近傍の５ＭＨｚの正弦波を入力したときの共振器１０Ａの過渡応答のシミュレーション結果を示す。ただし、演算増幅器１１のゲインは７０ｄＢ、ＧＢＷは２００ＭＨｚである。このシミュレーション結果から、共振器１０Ａは発振しないことがわかる。さらに、図７のグラフと比較すると、第６の実施形態に係る共振器１０Ａよりも本実施形態に係る共振器１０Ａの方が過渡応答特性がよいことがわかる。

（第８の実施形態）
図１０は、第８の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、一般的な１次積分器１０’及び３次共振器１０Ａを備えており、全体として４次フィルタリング特性を発揮する。

共振器１０Ａは、図２の積分器１０に３個のＧｍ素子１５を追加したものである。各Ｇｍ素子１５は、演算増幅器１１の出力を、フィルタ１２における抵抗素子の各接続点にフィードバックする。図５のＣＴＤＳ−ＡＤＣと同様に、フィルタ１２における抵抗素子の各接続点には３個のＤ／Ａ変換器３０のそれぞれの出力がフィードバックされる。一方、図５のＣＴＤＳ−ＡＤＣとは異なり、Ｄ／Ａ変換器４０の出力はフィルタ１３における容量素子の各接続点ではなく演算増幅器１１の反転入力端にフィードバックされる。このように、本実施形態によると、Ｄ／Ａ変換器の総数が比較的少なくて済み、回路規模及び消費電力を低減することができる。

なお、Ｇｍ素子１５を抵抗素子に置換してもよい。また、フィルタ１２における抵抗素子のすべての接続点にＧｍ素子１５又は抵抗素子を接続する必要はない。すなわち、フィルタ１２における抵抗素子の少なくとも一つの接続点に演算増幅器１１の出力をＧｍ素子又は抵抗素子を介してフィードバックすることで共振器が構成可能である。

（第９の実施形態）
図１１は、第９の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、一般的な１次積分器１０’及び２次共振器１０Ａを備えており、全体として３次フィルタリング特性を発揮する。共振器１０Ａは、図３の積分器１０に、演算増幅器１１の出力をフィルタ１２における抵抗素子の接続点にフィードバックする抵抗素子１６を追加したものである。

共振器１０Ａにおいてフィルタ１４は共振器１０Ａの入力と演算増幅器１１の反転入力端との間でフィードフォワードパスとして作用する。このため、フィルタ１２における抵抗素子の接続点に量子化器２０の出力をフィードバックしなくとも当該ＣＴＤＳ−ＡＤＣの位相補償が可能となる。したがって、本実施形態によると、Ｄ／Ａ変換器をより一層削減することができ、回路規模及び消費電力のさらなる低減が可能となる。

なお、抵抗素子１６をＧｍ素子に置換してもよい。また、抵抗素子１６を省略してもよい。その場合のＣＴＤＳ−ＡＤＣは、量子化ノイズの伝達特性に零点を持たないフィルタリング特性を発揮することとなる。

また、上記の各実施形態において、各抵抗素子をスイッチトキャパシタ回路で構成してもよい。これにより、積分器１０及び共振器１０Ａ、１０Ａ’を離散型フィルタにすることができる。離散型フィルタは容量比で回路の伝達関数を決定することができるため、フィルタリング精度を向上させることができる。

本発明に係る積分器、共振器及びオーバーサンプリングＡ／Ｄ変換器は、比較的小規模かつ低消費電力で高次の積分特性及びフィルタリング特性を発揮するため、携帯通信機器などに有用である。

Claims (8)

1. 信号入力端と、
   信号出力端と、
   出力端が前記信号出力端に接続された演算増幅器と、
   前記信号入力端と前記演算増幅器の反転入力端との間に接続された第１のフィルタと、
   前記演算増幅器の前記反転入力端と前記出力端との間に接続された第２のフィルタとを備え、
   前記第１のフィルタは、ｎを２以上の整数として、
   前記信号入力端と前記演算増幅器の前記反転入力端との間に直列接続されたｎ個の抵抗素子と、
   前記ｎ個の抵抗素子を個々に接続するｎ−１個の接続点と接地ノードとの間に挿入接続されたｎ−１個の容量素子とを有するものであり、
   前記第２のフィルタは、
   前記演算増幅器の前記反転入力端と前記出力端との間に直列接続されたｎ個の容量素子と、
   前記ｎ個の容量素子を個々に接続するｎ−１個の接続点と前記接地ノードとの間に挿入接続されたｎ−１個の抵抗素子とを有するものである
   ことを特徴とする積分器。
2. 請求項１の積分器において、
   前記第１のフィルタに並列接続された抵抗素子及び容量素子の少なくとも一つを有する第３のフィルタを備えている
   ことを特徴とする積分器。
3. 請求項１及び２のいずれか一つの積分器において、
   前記抵抗素子は、いずれも、スイッチトキャパシタ回路である
   ことを特徴とする積分器。
4. 請求項１から３のいずれか一つの積分器と、
   前記第１のフィルタにおける前記ｎ−１個の接続点の少なくとも一つと前記演算増幅器の前記出力端との間に接続された少なくとも一つのＧｍ素子又は抵抗素子とを備え、
   前記積分器の前記信号入力端に信号を入力して、前記積分器の前記信号出力端から信号を出力する
   ことを特徴とする共振器。
5. 請求項１の積分器と、
   前記積分器の出力を量子化する量子化器と、
   前記量子化器のデジタル出力を電流信号に変換して前記第１のフィルタにおける前記ｎ−１個の各接続点にフィードバックするｎ−１個のＤ／Ａ変換器と、
   前記量子化器のデジタル出力を電流信号に変換して前記第２のフィルタにおける前記ｎ−１個の各接続点にフィードバックするｎ−１個のＤ／Ａ変換器とを備え、
   前記積分器の前記信号入力端にアナログ信号を入力して、前記量子化器の前記デジタル出力を出力信号とする
   ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。
6. 請求項１の積分器と、
   前記積分器の出力を量子化する量子化器と、
   前記量子化器のデジタル出力を電流信号に変換して前記第１のフィルタにおける前記ｎ−１個の各接続点にフィードバックするｎ−１個のＤ／Ａ変換器と、
   前記量子化器のデジタル出力を電流信号に変換して前記演算増幅器の前記反転入力端にフィードバックするＤ／Ａ変換器とを備え、
   前記積分器の前記信号入力端にアナログ信号を入力して、前記量子化器の前記デジタル出力を出力信号とする
   ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。
7. 請求項２の積分器と、
   前記積分器の出力を量子化する量子化器と、
   前記量子化器のデジタル出力を電流信号に変換して前記積分器の入力側にフィードバックするＤ／Ａ変換器とを備え、
   前記積分器の前記信号入力端にアナログ信号を入力して、前記量子化器の前記デジタル出力を出力信号とする
   ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。
8. 請求項５から７のいずれか一つのオーバーサンプリングＡ／Ｄ変換器において、
   前記第１のフィルタにおける前記ｎ−１個の接続点の少なくとも一つと前記演算増幅器の前記出力端との間に接続された少なくとも一つのＧｍ素子又は抵抗素子を備えている
   ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。

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