JPWO2009133653A1 - 積分器、共振器及びオーバーサンプリングa/d変換器 - Google Patents
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Abstract
Description
Richard Schreier and Bo Bang, "Delta-Sigma Modulators Employing Continuous-Time Circuitry", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS--I: FUNDAMENTAL THEORY AND APPLICATIONS, VOL. 43, NO. 4, APRIL 1996 Xuefeng Chen et al., "A 18mW CT ΔΣ Modulator with 25MHz Bandwidth for Next Generation Wireless Applications", IEEE 2007 Custom Intergrated Circuits Conference, 2007
10A、10A’ 共振器
11 演算増幅器
12 フィルタ(第1のフィルタ)
121 抵抗素子
122 容量素子
13 フィルタ(第2のフィルタ)
131 容量素子
132 抵抗素子
14 フィルタ(第3のフィルタ)
141 抵抗素子
142 容量素子
15 Gm素子
16 抵抗素子
20 量子化器
30 D/A変換器
40 D/A変換器
図1は、第1の実施形態に係る積分器の構成を示す。当該積分器10は、演算増幅器11、演算増幅器11の反転入力端に接続されたフィルタ12、及び演算増幅器11の反転入力端と出力端との間に接続されたフィルタ13を備えている。フィルタ12は、直列接続された2個の抵抗素子121、及び一端がこれら抵抗素子の接続点に接続され、他端が接地された容量素子122を備えた2次ローパスフィルタである。フィルタ13は、直列接続された2個の容量素子131、及び一端がこれら容量素子の接続点に接続され、他端が接地された抵抗素子132を備えた2次ハイパスフィルタである。
図2は、第2の実施形態に係る積分器の構成を示す。当該積分器10は、図1の積分器10とは異なる構成のフィルタ12及び13を備えている。すなわち、フィルタ12は、直列接続された3個以上の抵抗素子121、及び一端がこれら抵抗素子の各接続点に接続され、他端が接地され、抵抗素子121よりも1個少ない容量素子122を備えたn次ローパスフィルタである。フィルタ13は、直列接続された3個以上の容量素子131、及び一端がこれら容量素子の各接続点に接続され、他端が接地され、容量素子131よりも1個少ない抵抗素子132を備えたn次ハイパスフィルタである。
図3は、第3の実施形態に係る積分器の構成を示す。当該積分器10は、図1又は図2の積分器10にフィルタ14を追加したものである。フィルタ14は、フィルタ12に並列接続された抵抗素子141及び容量素子142を備えている。フィルタ14は積分器10の入力と演算増幅器11の反転入力端との間でフィードフォワードパスとして作用する。これにより、積分器10の出力に、n次積分成分に加えて0次、1次及び2次の積分成分を生じさせることができる。各次数の積分成分は、抵抗素子141及び容量素子142の素子値を適宜設定することで調整可能である。
図4は、第4の実施形態に係るCSDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、図1の積分器10、積分器10の出力を量子化する量子化器20、量子化器20のデジタル出力を電流信号に変換してフィルタ12における抵抗素子121の接続点にフィードバックするD/A変換器30、量子化器20のデジタル出力を電流信号に変換してフィルタ13における容量素子131の接続点にフィードバックするD/A変換器40を備えている。ここで、D/A変換器30の出力電流をI1、D/A変換器40の出力電流をI2とすると、次の節点方程式が導出される。
図5は、第5の実施形態に係るCSDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、図2の積分器10、積分器10の出力を量子化する量子化器20、量子化器20のデジタル出力を電流信号に変換してフィルタ12における抵抗素子121の各接続点にフィードバックする複数のD/A変換器30、量子化器20のデジタル出力を電流信号に変換してフィルタ13における容量素子131の各接続点にフィードバックする複数のD/A変換器40を備えている。上述したように、抵抗素子121及び132並びに容量素子122及び131の各素子値について所定の関係が成り立つようにすることで、積分器10はn次積分特性を発揮するようになる。このように、本実施形態によると、1個の演算増幅器11でn次フィルタリング特性を発揮するオーバーサンプリングA/D変換器を構成することができる。
図6は、第6の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、一般的な1次積分器10’及び2次共振器10A及び10A’を備えており、全体として5次フィルタリング特性を発揮する。なお、図6において、各素子の傍らに示した記号は各素子値を表している。共振器10A及び10A’は、図1の積分器10にGm素子(トランスコンダクタ素子)15を追加したものである。Gm素子15は、演算増幅器11の出力を、フィルタ12における抵抗素子の接続点にフィードバックする。
図8は、第7の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、図6のCTDS−ADCにおいて、共振器10A及び10A’におけるGm素子15を抵抗素子16に置き換えたものである。
図10は、第8の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、一般的な1次積分器10’及び3次共振器10Aを備えており、全体として4次フィルタリング特性を発揮する。
図11は、第9の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、一般的な1次積分器10’及び2次共振器10Aを備えており、全体として3次フィルタリング特性を発揮する。共振器10Aは、図3の積分器10に、演算増幅器11の出力をフィルタ12における抵抗素子の接続点にフィードバックする抵抗素子16を追加したものである。
Richard Schreier and Bo Bang, "Delta-Sigma Modulators Employing Continuous-Time Circuitry", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS--I: FUNDAMENTAL THEORY AND APPLICATIONS, VOL. 43, NO. 4, APRIL 1996 Xuefeng Chen et al., "A 18mW CT ΔΣ Modulator with 25MHz Bandwidth for Next Generation Wireless Applications", IEEE 2007 Custom Intergrated Circuits Conference, 2007
10A、10A’ 共振器
11 演算増幅器
12 フィルタ(第1のフィルタ)
121 抵抗素子
122 容量素子
13 フィルタ(第2のフィルタ)
131 容量素子
132 抵抗素子
14 フィルタ(第3のフィルタ)
141 抵抗素子
142 容量素子
15 Gm素子
16 抵抗素子
20 量子化器
30 D/A変換器
40 D/A変換器
図1は、第1の実施形態に係る積分器の構成を示す。当該積分器10は、演算増幅器11、演算増幅器11の反転入力端に接続されたフィルタ12、及び演算増幅器11の反転入力端と出力端との間に接続されたフィルタ13を備えている。フィルタ12は、直列接続された2個の抵抗素子121、及び一端がこれら抵抗素子の接続点に接続され、他端が接地された容量素子122を備えた2次ローパスフィルタである。フィルタ13は、直列接続された2個の容量素子131、及び一端がこれら容量素子の接続点に接続され、他端が接地された抵抗素子132を備えた2次ハイパスフィルタである。
図2は、第2の実施形態に係る積分器の構成を示す。当該積分器10は、図1の積分器10とは異なる構成のフィルタ12及び13を備えている。すなわち、フィルタ12は、直列接続された3個以上の抵抗素子121、及び一端がこれら抵抗素子の各接続点に接続され、他端が接地され、抵抗素子121よりも1個少ない容量素子122を備えたn次ローパスフィルタである。フィルタ13は、直列接続された3個以上の容量素子131、及び一端がこれら容量素子の各接続点に接続され、他端が接地され、容量素子131よりも1個少ない抵抗素子132を備えたn次ハイパスフィルタである。
図3は、第3の実施形態に係る積分器の構成を示す。当該積分器10は、図1又は図2の積分器10にフィルタ14を追加したものである。フィルタ14は、フィルタ12に並列接続された抵抗素子141及び容量素子142を備えている。フィルタ14は積分器10の入力と演算増幅器11の反転入力端との間でフィードフォワードパスとして作用する。これにより、積分器10の出力に、n次積分成分に加えて0次、1次及び2次の積分成分を生じさせることができる。各次数の積分成分は、抵抗素子141及び容量素子142の素子値を適宜設定することで調整可能である。
図4は、第4の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、図1の積分器10、積分器10の出力を量子化する量子化器20、量子化器20のデジタル出力を電流信号に変換してフィルタ12における抵抗素子121の接続点にフィードバックするD/A変換器30、量子化器20のデジタル出力を電流信号に変換してフィルタ13における容量素子131の接続点にフィードバックするD/A変換器40を備えている。ここで、D/A変換器30の出力電流をI1、D/A変換器40の出力電流をI2とすると、次の節点方程式が導出される。
図5は、第5の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、図2の積分器10、積分器10の出力を量子化する量子化器20、量子化器20のデジタル出力を電流信号に変換してフィルタ12における抵抗素子121の各接続点にフィードバックする複数のD/A変換器30、量子化器20のデジタル出力を電流信号に変換してフィルタ13における容量素子131の各接続点にフィードバックする複数のD/A変換器40を備えている。上述したように、抵抗素子121及び132並びに容量素子122及び131の各素子値について所定の関係が成り立つようにすることで、積分器10はn次積分特性を発揮するようになる。このように、本実施形態によると、1個の演算増幅器11でn次フィルタリング特性を発揮するオーバーサンプリングA/D変換器を構成することができる。
図6は、第6の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、一般的な1次積分器10’及び2次共振器10A及び10A’を備えており、全体として5次フィルタリング特性を発揮する。なお、図6において、各素子の傍らに示した記号は各素子値を表している。共振器10A及び10A’は、図1の積分器10にGm素子(トランスコンダクタ素子)15を追加したものである。Gm素子15は、演算増幅器11の出力を、フィルタ12における抵抗素子の接続点にフィードバックする。
図8は、第7の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、図6のCTDS−ADCにおいて、共振器10A及び10A’におけるGm素子15を抵抗素子16に置き換えたものである。
図10は、第8の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、一般的な1次積分器10’及び3次共振器10Aを備えており、全体として4次フィルタリング特性を発揮する。
図11は、第9の実施形態に係るCTDS−ADCの構成を示す。本実施形態に係るCTDS−ADCは、一般的な1次積分器10’及び2次共振器10Aを備えており、全体として3次フィルタリング特性を発揮する。共振器10Aは、図3の積分器10に、演算増幅器11の出力をフィルタ12における抵抗素子の接続点にフィードバックする抵抗素子16を追加したものである。
Claims (8)
- 演算増幅器と、
前記演算増幅器の反転入力端に接続された第1のフィルタと、
前記演算増幅器の反転入力端と出力端との間に接続された第2のフィルタとを備え、
前記第1のフィルタは、nを2以上の整数として、
直列接続されたn個の抵抗素子と、
一端が前記抵抗素子の各接続点に接続され、他端が接地されたn−1個の容量素子とを有するものであり、
前記第2のフィルタは、
直列接続されたn個の容量素子と、
一端が前記容量素子の各接続点に接続され、他端が接地されたn−1個の抵抗素子とを有するものである
ことを特徴とする積分器。 - 請求項1の積分器において、
前記第1のフィルタに並列接続された抵抗素子及び容量素子の少なくとも一つを有する第3のフィルタを備えている
ことを特徴とする積分器。 - 請求項1及び2のいずれかの積分器において、
前記抵抗素子は、いずれも、スイッチトキャパシタ回路である
ことを特徴とする積分器。 - 請求項1から3のいずれか一つの積分器と、
前記第1のフィルタにおける前記抵抗素子の接続点の少なくとも一つと前記演算増幅器の出力端との間に接続された少なくとも一つのGm素子又は抵抗素子とを備えている
ことを特徴とする共振器。 - 請求項1の積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記第1のフィルタにおける前記抵抗素子の各接続点にフィードバックするn−1個のD/A変換器と、
前記量子化器のデジタル出力を電流信号に変換して前記第2のフィルタにおける前記容量素子の各接続点にフィードバックするn−1個のD/A変換器とを備えている
ことを特徴とするオーバーサンプリングA/D変換器。 - 請求項1の積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記第1のフィルタにおける前記抵抗素子の各接続点にフィードバックするn−1個のD/A変換器と、
前記量子化器のデジタル出力を電流信号に変換して前記演算増幅器の反転入力端にフィードバックするD/A変換器とを備えている
ことを特徴とするオーバーサンプリングA/D変換器。 - 請求項2の積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記積分器の入力側にフィードバックするD/A変換器とを備えている
ことを特徴とするオーバーサンプリングA/D変換器。 - 請求項5から7のいずれか一つのオーバーサンプリングA/D変換器において、
前記第1のフィルタにおける前記抵抗素子の接続点の少なくとも一つと前記演算増幅器の出力端との間に接続された少なくとも一つのGm素子又は抵抗素子を備えている
ことを特徴とするオーバーサンプリングA/D変換器。
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