JP5275195B2

JP5275195B2 - 複素２次積分器およびそれを備えたオーバーサンプリングａ／ｄ変換器

Info

Publication number: JP5275195B2
Application number: JP2009225133A
Authority: JP
Inventors: 志郎道正
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2009-09-29
Filing date: 2009-09-29
Publication date: 2013-08-28
Anticipated expiration: 2029-09-29
Also published as: WO2011039914A1; US8665129B2; JP2011077688A; US20120161999A1

Description

本発明は、複素２次積分器に関し、特に、時間連続型オーバーサンプリングΔΣ変換器などに好適な複素２次積分器に関する。

オーバーサンプリングＡ／Ｄ変換器は通信機器のフロントエンドや音声信号の変換などに広く用いられており、現在の通信、映像、音声信号処理回路に必須の回路技術である。オーバーサンプリングＡ／Ｄ変換器の一つに、連続時間型フィルタを備えた連続時間型ΔΣＡ／Ｄ変換器（CTDS-ADC:Continuous Time Delta-Sigma A/D converter）がある（例えば、非特許文献１，２参照）。

一般的なＣＴＤＳ−ＡＤＣでは、入力信号は縦続接続されたｎ個の積分器（連続時間型フィルタ）を通って量子化器によって量子化される。量子化器のデジタル出力はｎ個のＤ／Ａ変換器によってアナログ電流信号に変換されてからｎ個の積分器のそれぞれにフィードバックされる。ＣＴＤＳ−ＡＤＣでは、アナログ回路部分にスイッチが含まれないため低電圧化が可能となる。また、サンプリングフィルタを用いた場合に通常必要となる前置フィルタがＣＴＤＳ−ＡＤＣでは不要である。これらの点から、ＣＴＤＳ−ＡＤＣは通信システムへの応用に適しており、近年、応用開発研究が盛んとなっている。

一方、通信機器などではイメージ信号除去のために複素フィルタがよく用いられる。典型的な複素フィルタは、互いに位相が９０度ずれたＩ信号およびＱ信号がそれぞれ入力される積分器どうしを結合回路で結合したものである（例えば、特許文献１参照）。一般に結合回路はトランジスタなどの能動素子で構成されるが、１次積分器どうしを結合する結合回路については能動素子を用いずに受動素子、具体的には抵抗素子で構成することができる（例えば、非特許文献１参照）。

米国特許第４９１４４０８号明細書

Jan Crols and Michiel Steyaert, "An Analog Integrated Polyphase Filter for a High Performance Low-IF Reciever", Digest of Technical Papers, Symposium on VLSI Circuit, PP.87-88, 1995

ＣＴＤＳ−ＡＤＣにおいて分解能とＳＮ性能を向上させるには量子化ノイズ除去のためのフィルタ次数を上げる必要があり、その次数分の演算増幅器が必要となる。さらにＣＴＤＳ−ＡＤＣに複素係数を持たせようとするとその倍の演算増幅器が必要となる。上述したように一次積分器どうしを結合する結合回路は演算増幅器を用いずに構成することができる。しかし、演算増幅器の個数を削減して構成された高次積分器、例えば、１個の演算増幅器で構成された２次積分器どうしを結合する結合回路についても能動素子を用いずに構成できるか否かは不明である。

すなわち、ＣＴＤＳ−ＡＤＣを複素化して性能をより向上しようとすると多数の演算増幅器を使用しなければならなくなる。しかし、演算増幅器の個数増加は回路規模と消費電力の増加を招くこととなり、携帯通信機器などに応用されるシステムＬＳＩの性能向上に係るボトルネックの一因となる。

上記問題に鑑み、本発明は、より少ない演算増幅器で複素２次積分器を実現することを課題とする。さらに、そのような複素２次積分器を用いた高次の時間連続型オーバーサンプリングＡ／Ｄ変換器を実現することを課題とする。

上記課題を解決するために本発明によって次のような手段を講じた。すなわち、複素２次積分器は、第１および第２の２次積分器と、第１および第２の２次積分器を結合する第１および第２の結合回路とを備えている。ここで、第１および第２の２次積分器は、いずれも、演算増幅器と、第１のノードと当該２次積分器の信号入力端との間に接続された抵抗素子と、第１のノードと演算増幅器の反転入力端との間に接続された抵抗素子と、第１のノードとグランドとの間に接続された容量素子と、第２のノードと演算増幅器の反転入力端との間に接続された容量素子と、第２のノードと演算増幅器の出力端との間に接続された容量素子と、第２のノードとグランドとの間に接続された抵抗素子と、第１のノードとグランドとの間に接続された抵抗素子とを有する。第１の結合回路は、第１の２次積分器の演算増幅器の出力端と第２の２次積分器における第２のノードとを互いに極性反転して結合する抵抗素子と、第２の２次積分器の演算増幅器の出力端と第１の２次積分器における第２のノードとを極性反転せずに結合する抵抗素子とを有する。そして、第２の結合回路は、第２の２次積分器の演算増幅器の反転入力端と第１の２次積分器における第２のノードとを互いに極性反転して結合する抵抗素子と、第１の２次積分器の演算増幅器の反転入力端と第２の２次積分器における第２のノードとを極性反転せずに結合する抵抗素子とを有する。

これによると、第１および第２の２次積分器で用いられる演算増幅器は１個であり、第１および第２の結合回路は抵抗素子、すなわち受動素子で構成される。したがって、全体としてわずか２個の演算増幅器で２次の複素積分特性を発揮する複素２次積分器を構成することができる。

複素２次積分器は、さらに、第１および第２の２次積分器を結合する第３の結合回路を備えていてもよい。ここで、第１および第２の２次積分器は、いずれも、第２のノードと当該２次積分器の信号入力端との間に接続された容量素子と、第２のノードと当該２次積分器の信号入力端との間に接続された抵抗素子とを有する。そして、第３の結合回路は、第１の２次積分器の信号入力端と第２の２次積分器における第２のノードとを互いに極性反転して結合する抵抗素子と、第２の２次積分器の信号入力端と第１の２次積分器における第２のノードとを極性反転せずに結合する抵抗素子とを有する。

これによると、（α（ｓ−δ）^２＋β（ｓ−δ）＋γ）／（ｓ−δ）^２で表される（ただし、ｓはラプラス演算子、α、β、γ、δは各素子の素子値によって決定される定数である。）任意の伝達特性を実現することができる。

好ましくは、第１のノードに接続された素子を並列接続した場合の合成アドミタンスと第２のノードに接続された素子を並列接続した場合の合成アドミタンスとを等しくする。これによると、第１および第２の２次積分器において第１のノードと演算増幅器の出力端との間に抵抗性パスを設けることなく、当該複素２次積分器は複素２次共振器として機能するようになる。

また、オーバーサンプリングＡ／Ｄ変換器は上記の複素２次積分器を少なくとも一つ備えているものとする。

本発明によると、小型かつ低消費電力の複素２次積分器を得ることができる。さらに、高分解能かつ高ＳＮ比のオーバーサンプリングＡ／Ｄ変換器の小型化および低消費電力化が可能となる。

図１は、第１の実施形態に係る複素２次積分器の構成図である。図２は、第２の実施形態に係る複素２次積分器の構成図である。図３は、第３の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。図４は、図３のオーバーサンプリングＡ／Ｄ変換器の量子化ノイズ伝達特性を示すグラフである。

（第１の実施形態）
図１は、第１の実施形態に係る複素２次積分器の構成を示す。本実施形態に係る複素２次積分器１００は、信号Ｖ_ｉｎＩが入力され、信号Ｖ_ｏｕｔＩを出力する２次積分器１００_Ｉ、および信号Ｖ_ｉｎＩから位相が９０度ずれた信号Ｖ_ｉｎＱが入力され、信号Ｖ_ｏｕｔＩから位相が９０度ずれた信号Ｖ_ｏｕｔＱを出力する２次積分器１００_Ｑを２個の結合回路３０，４０で結合して構成される。

２次積分器１００_Ｉ，１００_Ｑは、いずれも１個の演算増幅器１０を用いて構成することができる。具体的には、信号入力端と演算増幅器１０の反転入力端との間には抵抗素子１１，１２，１４および容量素子２１からなる入力部フィルタが設けられている。これら素子の一端はいずれもノード１０１に接続されており、抵抗素子１１，１２の他端は信号入力端および演算増幅器１０の反転入力端にそれぞれ接続され、抵抗素子１４および容量素子２１の他端はグランドに接続されている。また、演算増幅器１０の反転入力端と出力端との間には容量素子２２，２３および抵抗素子１３からなる帰還部フィルタが設けられている。これら素子の一端はいずれもノード１０２に接続されており、容量素子２２，２３の他端は演算増幅器１０の反転入力端および出力端にそれぞれ接続され、抵抗素子１３の他端はグランドに接続されている。

結合回路３０は、２次積分器１００_Ｉ，１００_Ｑのそれぞれの容量素子２３どうしをクロス結合する。具体的には、結合回路３０は、抵抗素子３１，３２で構成することができる。抵抗素子３１は、２次積分器１００_Ｉにおける容量素子２３の２つの端子のうち演算増幅器１０の出力端に接続された方と、２次積分器１００_Ｑにおける容量素子２３の２つの端子のうちノード１０２に接続された方とを互いに極性反転して結合する。抵抗素子３２は、２次積分器１００_Ｑにおける容量素子２３の２つの端子のうち算増幅器１０の出力端に接続された方と、２次積分器１００_Ｉにおける容量素子２３の２つの端子のうちノード１０２に接続された方とを極性反転せずに結合する。

結合回路４０は、２次積分器１００_Ｉ，１００_Ｑのそれぞれの容量素子２２どうしをクロス結合する。具体的には、結合回路４０は、抵抗素子４１，４２で構成することができる。抵抗素子４１は、２次積分器１００_Ｉにおける容量素子２２の２つの端子のうちノード１０２に接続された方と、２次積分器１００_Ｑにおける容量素子２２の２つの端子のうち演算増幅器１０の反転入力端に接続された方とを互いに極性反転して結合する。抵抗素子４２は、２次積分器１００_Ｑにおける容量素子２２の２つの端子のうちノード１０２に接続された方と、２次積分器１００_Ｉにおける容量素子２２の２つの端子のうち演算増幅器１０の反転入力端に接続された方とを極性反転せずに結合する。

本実施形態に係る複素２次積分器１００において、抵抗素子１１〜１４の抵抗値をＲ_１，Ｒ_２，Ｒ_３，Ｒ_４、容量素子２１〜２３の容量値をＣ_１，Ｃ_２，Ｃ_３、抵抗素子３１，３２の抵抗値をＲ_ｆ１、抵抗素子４１，４２の抵抗値をＲ_ｆ２、２次積分器１００_Ｉにおけるノード１０１，１０２の電圧をＶ_１，Ｖ_２、２次積分器１００_Ｑにおけるノード１０１，１０２の電圧をＶ_３，Ｖ_４とすると、次の節点方程式が成り立つ。ただし、ｓはラプラス演算子である。

ここで、２次積分器１００_Ｉ，１００_Ｑのそれぞれについて、ノード１０１に接続された素子を並列接続した場合の合成アドミタンスとノード１０２に接続された素子を並列接続した場合の合成アドミタンスとが等しい、例えば、Ｃ_１＝Ｃ_２＋Ｃ_３、１／Ｒ_３＝１／Ｒ_１＋１／Ｒ_２、１／Ｒ_４＝１／Ｒ_ｆ１＋１／Ｒ_ｆ２とすると、複素２次積分器１００について次の伝達関数が導出される。

この伝達関数から明らかなように、複素２次積分器１００の周波数特性は正の周波数の方向に１／Ｃ_２Ｒ_ｆ２および１／Ｃ_３Ｒ_ｆ１だけシフトしている。すなわち、複素２次積分器１００は正の周波数と負の周波数に対して非対称な伝達特性を有し、演算増幅器を多用した従来の複素２次積分器と同等の複素積分特性を発揮する。

（第２の実施形態）
図２は、第２の実施形態に係る複素２次積分器の構成を示す。本実施形態に係る複素２次積分器１００は、図１の複素２次積分器１００に２次積分器１００_Ｉ，１００_Ｑのそれぞれにおいてノード１０２と信号入力端との間に抵抗素子１５および容量素子２４を並列接続し、さらに、２次積分器１００_Ｉ，１００_Ｑのそれぞれの容量素子２４どうしをクロス結合する結合回路５０を追加したものである。以下、第１の実施形態と異なる点について説明する。

結合回路５０は、抵抗素子５１，５２で構成することができる。抵抗素子５１は、２次積分器１００_Ｉにおける容量素子２４の２つの端子のうち信号入力端に接続された方と、２次積分器１００_Ｑにおける容量素子２３の２つの端子のうちノード１０２に接続された方とを互いに極性反転して結合する。抵抗素子５２は、２次積分器１００_Ｑにおける容量素子２４の２つの端子のうち信号入力端に接続された方と、２次積分器１００_Ｉにおける容量素子２３の２つの端子のうちノード１０２に接続された方とを極性反転せずに結合する。

本実施形態に係る複素２次積分器１００において、さらに、抵抗素子１５の抵抗値をＲ_５、容量素子２４の容量値をＣ_４、抵抗素子５１，５２の抵抗値をＲ_ｆ３とすると、次の節点方程式が成り立つ。

ここで、２次積分器１００_Ｉ，１００_Ｑのそれぞれについて、ノード１０１に接続された素子を並列接続した場合の合成アドミタンスとノード１０２に接続された素子を並列接続した場合の合成アドミタンスとが等しい、例えば、Ｃ_１＝Ｃ_２＋Ｃ_３＋Ｃ_４、１／Ｒ_３＝１／Ｒ_１＋１／Ｒ_２、１／Ｒ_４＝１／Ｒ_ｆ１＋１／Ｒ_ｆ２＋１／Ｒ_ｆ３＋１／Ｒ_５とし、さらに簡略化のためＲ_ｆ２＝Ｃ_３／Ｃ_２×Ｒ_ｆ１、Ｒ_ｆ３＝Ｃ_３／Ｃ_４×Ｒ_ｆ１とすると、複素２次積分器１００について次の伝達関数が導出される。

この伝達関数から明らかなように、複素２次積分器１００の周波数特性は、下記の汎用的な２次積分器の伝達関数Ｈ（ｓ）を正の周波数の方向に１／Ｃ_３Ｒ_ｆ１だけシフトしたものに等しい。

すなわち、複素２次積分器１００は正の周波数と負の周波数に対して非対称な伝達特性を有し、演算増幅器を多用した従来の複素２次積分器と同等の複素積分特性を発揮する。さらに、伝達関数の分子の各項を自由に、しかも互いに独立に変更することができる。例えば、容量値Ｃ_４を変更することで２次項のみを変更することができ、抵抗値Ｒ_５を変更することで１次項のみを変更することができ、抵抗値Ｒ_１，Ｒ_２および容量値Ｃ_２のいずれか一つを変更することで０次項のみを変更することができる。

なお、２次積分器１００_Ｉ，１００_Ｑのそれぞれにおいてノード１０１と演算増幅器１０の出力端との間に抵抗性パスを設けることで、第１および第２の実施形態に係る複素２次積分器１００を複素２次共振器に変形することができる。ただし、上述したようにノード１０１に接続された素子を並列接続した場合の合成アドミタンスとノード１０２に接続された素子を並列接続した場合の合成アドミタンスとが等しくなるように各素子値を設定することで複素２次積分器１００は実質的に共振器として振る舞うため、抵抗性パスを敢えて設ける必要はない。

（第３の実施形態）
図３は、第３の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。図３において、符号１１０は一般的な複素１次積分器、符号１２０は加算器、符号１３０は量子化器、符号１４０はＤ／Ａ変換器（電圧電流変換器）をそれぞれ示す。複素２次積分器１００は第１および第２の実施形態のいずれに係るものでもよい。複素１次積分器１１０および２個の複素２次積分器を縦続接続することで当該ＣＴＤＳ−ＡＤＣは５次の複素積分特性を発揮する。図４は、当該ＣＴＤＳ−ＡＤＣの量子化ノイズ伝達特性を示す。当該ＣＴＤＳ−ＡＤＣは正の周波数方向にシフトした非対称の伝達特性を有する。このように、本実施形態によると、少ない個数の演算増幅器で高次の複素積分特性を有するＣＴＤＳ−ＡＤＣを実現することができる。

本発明に係る複素２次積分器およびオーバーサンプリングＡ／Ｄ変換器は、比較的小規模かつ低消費電力で高次の複素積分特性および非対称フィルタリング特性を発揮するため、携帯通信機器などに有用である。

１００複素２次積分器
１００_Ｉ２次積分器（第１の２次積分器）
１００_Ｑ２次積分器（第２の２次積分器）
１０１ノード（第１のノード）
１０２ノード（第２のノード）
１０演算増幅器
１１抵抗素子
１２抵抗素子
１３抵抗素子
１４抵抗素子
１５抵抗素子
２１容量素子
２２容量素子
２３容量素子
２４容量素子
３０結合回路（第１の結合回路）
３１抵抗素子
３２抵抗素子
４０結合回路（第２の結合回路）
４１抵抗素子
４２抵抗素子
５０結合回路（第３の結合回路）
５１抵抗素子
５２抵抗素子

Claims

第１および第２の２次積分器と、
前記第１および第２の２次積分器を結合する第１および第２の結合回路とを備え、
前記第１および第２の２次積分器は、いずれも、
演算増幅器と、
第１のノードと当該２次積分器の信号入力端との間に接続された抵抗素子と、
前記第１のノードと前記演算増幅器の反転入力端との間に接続された抵抗素子と、
前記第１のノードとグランドとの間に接続された容量素子と、
第２のノードと前記演算増幅器の反転入力端との間に接続された容量素子と、
前記第２のノードと前記演算増幅器の出力端との間に接続された容量素子と、
前記第２のノードとグランドとの間に接続された抵抗素子と、
前記第１のノードとグランドとの間に接続された抵抗素子とを有するものであり、
前記第１の結合回路は、
前記第１の２次積分器の前記演算増幅器の出力端と前記第２の２次積分器における前記第２のノードとを互いに極性反転して結合する抵抗素子と、
前記第２の２次積分器の前記演算増幅器の出力端と前記第１の２次積分器における前記第２のノードとを極性反転せずに結合する抵抗素子とを有するものであり、
前記第２の結合回路は、
前記第２の２次積分器の前記演算増幅器の反転入力端と前記第１の２次積分器における前記第２のノードとを互いに極性反転して結合する抵抗素子と、
前記第１の２次積分器の前記演算増幅器の反転入力端と前記第２の２次積分器における前記第２のノードとを極性反転せずに結合する抵抗素子とを有するものである
ことを特徴とする複素２次積分器。
請求項１の複素２次積分器において、
前記第１のノードに接続された素子を並列接続した場合の合成アドミタンスと前記第２のノードに接続された素子を並列接続した場合の合成アドミタンスとが等しい
ことを特徴とする複素２次積分器。
請求項１の複素２次積分器において、
前記第１および第２の２次積分器を結合する第３の結合回路を備え、
前記第１および第２の２次積分器は、いずれも、
前記第２のノードと当該２次積分器の信号入力端との間に接続された容量素子と、
前記第２のノードと当該２次積分器の信号入力端との間に接続された抵抗素子とを有するものであり、
前記第３の結合回路は、
前記第１の２次積分器の信号入力端と前記第２の２次積分器における前記第２のノードとを互いに極性反転して結合する抵抗素子と、
前記第２の２次積分器の信号入力端と前記第１の２次積分器における前記第２のノードとを極性反転せずに結合する抵抗素子とを有するものである
ことを特徴とする複素２次積分器。
請求項３の複素２次積分器において、
前記第１のノードに接続された素子を並列接続した場合の合成アドミタンスと前記第２のノードに接続された素子を並列接続した場合の合成アドミタンスとが等しい
ことを特徴とする複素２次積分器。
請求項１から４のいずれか一つの複素２次積分器を備えている
ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。