JP3243917B2 - ノイズシェーピング回路 - Google Patents
ノイズシェーピング回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、量子化雑音等のノイズ
の周波数構造を変化させるノイズシェーピング回路に関
するものである。
の周波数構造を変化させるノイズシェーピング回路に関
するものである。
【０００２】
【従来の技術】近年、１〜３ビットの量子化数で１６ビ
ット以上の精度を持つアナログ／ディジタル変換器（Ａ
／Ｄ変換器）やディジタル／アナログ変換器（Ｄ／Ａ変
換器）が登場してきた。これらは、オーバサンプリング
とノイズシェーピングを用いて、量子化の精度を振幅か
ら時間軸に依存する形を取っている。ここで、ノイズシ
ェーピングは量子化器を帰還ループ内に設けることで、
量子化雑音に微分特性即ち高域上がりの特性を与えるも
のであり、オーディオ帯域の量子化雑音を低減し、高い
Ｓ／Ｎが得られる特長を持つ。更に、ノイズシェーピン
グの次数を大きくすると低域でのノイズが減少（同一の
標本化周波数ｆsで周波数ｆs／３２において次数を１次
から２次にすると−１３ｄＢ、３次にすると−２９ｄ
Ｂ、４次にすると−４４ｄＢとなる。）する。
ット以上の精度を持つアナログ／ディジタル変換器（Ａ
／Ｄ変換器）やディジタル／アナログ変換器（Ｄ／Ａ変
換器）が登場してきた。これらは、オーバサンプリング
とノイズシェーピングを用いて、量子化の精度を振幅か
ら時間軸に依存する形を取っている。ここで、ノイズシ
ェーピングは量子化器を帰還ループ内に設けることで、
量子化雑音に微分特性即ち高域上がりの特性を与えるも
のであり、オーディオ帯域の量子化雑音を低減し、高い
Ｓ／Ｎが得られる特長を持つ。更に、ノイズシェーピン
グの次数を大きくすると低域でのノイズが減少（同一の
標本化周波数ｆsで周波数ｆs／３２において次数を１次
から２次にすると−１３ｄＢ、３次にすると−２９ｄ
Ｂ、４次にすると−４４ｄＢとなる。）する。
【０００３】ところで、２次以下のノイズシェーピング
は安定に動作するが、３次以上の構成では量子化ステッ
プ数が制約されると量子化雑音が量子化器の入力と相関
を持つため動作が不安定になる。
は安定に動作するが、３次以上の構成では量子化ステッ
プ数が制約されると量子化雑音が量子化器の入力と相関
を持つため動作が不安定になる。
【０００４】そこで、従来より量子化器の量子化ステッ
プ数を増加させ量子化雑音が入力と無相関になるように
する方法や、雑誌「ラジオ技術」（ラジオ技術社）1989
年2月号pp.88〜pp.97に記載されているようなスタガー
ドデルタ・シグマ（ΔΣ）型のノイズシェーピング回路
を用いた１ビットＡ／Ｄ変換器があった。
プ数を増加させ量子化雑音が入力と無相関になるように
する方法や、雑誌「ラジオ技術」（ラジオ技術社）1989
年2月号pp.88〜pp.97に記載されているようなスタガー
ドデルタ・シグマ（ΔΣ）型のノイズシェーピング回路
を用いた１ビットＡ／Ｄ変換器があった。
【０００５】以下に、従来のスタガードΔΣ型のノイズ
シェーピング回路について説明する。
シェーピング回路について説明する。
【０００６】図６は従来のスタガードΔΣ型のノイズシ
ェーピング回路を用いた１ビットＡ／Ｄ変換器を示すも
のである。６０１はアナログ信号を入力する入力端子、
６０２は積分器、６０３は積分器６０２の出力を積分す
る積分器、６０４は積分器６０３の出力を積分し積分し
た出力を所定の出力値で制限するリミッタ付きの積分
器、６０５は積分器６０３の出力を増幅する増幅器、６
０６は積分器６０４の出力を増幅する増幅器、６０７は
積分器６０２の出力と増幅器６０５，６０６の出力を加
算する加算器、６０８は加算器６０７の出力を１ビット
のディジタル信号に変換するＡ／Ｄ変換器、６０９はＡ
／Ｄ変換器６０８の出力信号を出力する出力端子、６１
０はＡ／Ｄ変換器６０８の出力を１標本化周期遅延させ
る遅延器、６１１は入力信号と遅延器６１０の出力を加
算する加算器であり、加算器６１１の出力は積分器６０
２に入力される。ここで、積分器６０２，６０３，６０
４はそれぞれ１次の積分特性を持つ積分器である。
ェーピング回路を用いた１ビットＡ／Ｄ変換器を示すも
のである。６０１はアナログ信号を入力する入力端子、
６０２は積分器、６０３は積分器６０２の出力を積分す
る積分器、６０４は積分器６０３の出力を積分し積分し
た出力を所定の出力値で制限するリミッタ付きの積分
器、６０５は積分器６０３の出力を増幅する増幅器、６
０６は積分器６０４の出力を増幅する増幅器、６０７は
積分器６０２の出力と増幅器６０５，６０６の出力を加
算する加算器、６０８は加算器６０７の出力を１ビット
のディジタル信号に変換するＡ／Ｄ変換器、６０９はＡ
／Ｄ変換器６０８の出力信号を出力する出力端子、６１
０はＡ／Ｄ変換器６０８の出力を１標本化周期遅延させ
る遅延器、６１１は入力信号と遅延器６１０の出力を加
算する加算器であり、加算器６１１の出力は積分器６０
２に入力される。ここで、積分器６０２，６０３，６０
４はそれぞれ１次の積分特性を持つ積分器である。
【０００７】図６を用いて、系の安定性について説明す
る。６０８は１ビットのＡ／Ｄ変換器であり、入力を
Ｕ、出力をＹとすれば、出力Ｙは入力Ｕの符号の正負に
応じて＋１、−１となる。ただし、出力Ｙの大きさは１
である。従って、Ａ／Ｄ変換器６０８で発生する量子化
雑音をＱとすると、Ａ／Ｄ変換器６０８の入出力間の関
係式は（数１）、（数２）となる。
る。６０８は１ビットのＡ／Ｄ変換器であり、入力を
Ｕ、出力をＹとすれば、出力Ｙは入力Ｕの符号の正負に
応じて＋１、−１となる。ただし、出力Ｙの大きさは１
である。従って、Ａ／Ｄ変換器６０８で発生する量子化
雑音をＱとすると、Ａ／Ｄ変換器６０８の入出力間の関
係式は（数１）、（数２）となる。
【０００８】
【数１】
【０００９】
【数２】
【００１０】但し、｜Ｕ｜は入力Ｕの大きさを現す。ま
た、遅延器６１０の位相回転を無視すると図６の系の開
ループ伝達関数Ｇ0(s)は（数３）となる。
た、遅延器６１０の位相回転を無視すると図６の系の開
ループ伝達関数Ｇ0(s)は（数３）となる。
【００１１】
【数３】
【００１２】（数３）の周波数特性を考える。開ループ
伝達関数Ｇ0(s)の周波数伝達関数Ｇ0(ω)、振幅｜Ｇ
0(ω)｜及び位相ΦＧ0(ω)はそれぞれ（数４），（数
５），（数６）となる。
伝達関数Ｇ0(s)の周波数伝達関数Ｇ0(ω)、振幅｜Ｇ
0(ω)｜及び位相ΦＧ0(ω)はそれぞれ（数４），（数
５），（数６）となる。
【００１３】
【数４】
【００１４】
【数５】
【００１５】
【数６】
【００１６】（数４），（数５），（数６）をもとに開
ループ伝達関数Ｇ0(s)の周波数特性を図７に示す。図７
の（ａ）はα＝β＝１としている。図７の（ａ）より、
ｋ＜＝１ではゲインが１以下になる周波数において位相
が−１８０度以上になり不安定となる。即ち、｜Ｕ｜が
１を越えると発振が始まりＵが増大し、ｋがどんどん小
さくなり発振を加速する。ここで、β＜α＜１とすると
ｋ＝１では図７の（ｂ）となり、位相余裕があるためｋ
＜１となっても発振は開始しない。ｋが小さくなると発
振が開始するが、積分器６０４はリミッタを持ち一定値
となるため系は２次のノイズシェーピングとなり発振は
起こらない。
ループ伝達関数Ｇ0(s)の周波数特性を図７に示す。図７
の（ａ）はα＝β＝１としている。図７の（ａ）より、
ｋ＜＝１ではゲインが１以下になる周波数において位相
が−１８０度以上になり不安定となる。即ち、｜Ｕ｜が
１を越えると発振が始まりＵが増大し、ｋがどんどん小
さくなり発振を加速する。ここで、β＜α＜１とすると
ｋ＝１では図７の（ｂ）となり、位相余裕があるためｋ
＜１となっても発振は開始しない。ｋが小さくなると発
振が開始するが、積分器６０４はリミッタを持ち一定値
となるため系は２次のノイズシェーピングとなり発振は
起こらない。
【００１７】本従来例は、積分器６０３及び積分器６０
４の出力にそれぞれゲインが１未満の増幅器６０５（ゲ
インα）、増幅器６０６（ゲインβ）を設けて系の位相
余裕を大きくし、更に大きな入力信号に対しては積分器
６０４のリミッタで積分器６０４の出力を一定とするこ
とで系を２次にし、安定なノイズシェーピング回路の構
成を可能としている。
４の出力にそれぞれゲインが１未満の増幅器６０５（ゲ
インα）、増幅器６０６（ゲインβ）を設けて系の位相
余裕を大きくし、更に大きな入力信号に対しては積分器
６０４のリミッタで積分器６０４の出力を一定とするこ
とで系を２次にし、安定なノイズシェーピング回路の構
成を可能としている。
【００１８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、３次のノイズシェーピング回路を構成する
のに積分器を３個必要とする。そのため、部品点数が増
えることによるコストアップと言う問題点と、部品点数
が増加することにより部品から生じる雑音が増加すると
言う問題点と、（数３）〜（数６）及び図７から分かる
ように、高域では積分器の周波数特性は１次の積分特性
となり２次の積分特性を維持できないためノイズシェー
ピング特性が悪化すると言う問題点とを有していた。
の構成では、３次のノイズシェーピング回路を構成する
のに積分器を３個必要とする。そのため、部品点数が増
えることによるコストアップと言う問題点と、部品点数
が増加することにより部品から生じる雑音が増加すると
言う問題点と、（数３）〜（数６）及び図７から分かる
ように、高域では積分器の周波数特性は１次の積分特性
となり２次の積分特性を維持できないためノイズシェー
ピング特性が悪化すると言う問題点とを有していた。
【００１９】本発明は上記従来の問題点を解決するもの
で、積分器に帰還回路としてｎ次のハイパスフィルタを
用いることで１個の演算増幅器でｎ次のノイズシェーピ
ング回路を構成でき部品点数及び部品から生じる雑音を
減少させることを可能とすることと、積分器の出力信号
の振幅レベルに応じて積分器の帰還回路であるフィルタ
の次数をｎ次から２次に切り換えることで安定なノイズ
シェーピング回路を構成することが可能なことと、ま
た、積分器の出力信号の周波数成分により帰還回路であ
るフィルタの遮断特性を切り換えることで安定なノイズ
シェーピング回路を構成することが可能なことと、積分
器の出力にローパスフィルタを縦続接続することで２次
の積分特性が高域まで維持できノイズシェーピング特性
の向上が可能なノイズシェーピング回路を提供すること
を目的とする。
で、積分器に帰還回路としてｎ次のハイパスフィルタを
用いることで１個の演算増幅器でｎ次のノイズシェーピ
ング回路を構成でき部品点数及び部品から生じる雑音を
減少させることを可能とすることと、積分器の出力信号
の振幅レベルに応じて積分器の帰還回路であるフィルタ
の次数をｎ次から２次に切り換えることで安定なノイズ
シェーピング回路を構成することが可能なことと、ま
た、積分器の出力信号の周波数成分により帰還回路であ
るフィルタの遮断特性を切り換えることで安定なノイズ
シェーピング回路を構成することが可能なことと、積分
器の出力にローパスフィルタを縦続接続することで２次
の積分特性が高域まで維持できノイズシェーピング特性
の向上が可能なノイズシェーピング回路を提供すること
を目的とする。
【００２０】
【課題を解決するための手段】この目的を達成するため
に本発明のノイズシェーピング回路は、ｎ次のハイパス
フィルタを帰還回路とした積分手段と、積分手段の出力
信号の振幅レベルを判断するレベル検出手段と、レベル
検出手段の出力に基づきハイパスフィルタの次数を２次
に切り換える切り換え手段と、積分手段の出力を帯域制
限するローパスフィルタと、ローパスフィルタの出力で
あるアナログ信号をディジタル信号に変換するアナログ
／ディジタル変換手段と、アナログ／ディジタル変換手
段により変換されたディジタル信号を１標本化周期遅延
させる遅延手段と、遅延手段により遅延されたディジタ
ル信号をアナログ信号に変換するディジタル／アナログ
変換手段と、ディジタル／アナログ変換手段の出力を前
記積分手段に帰還する帰還抵抗とを備えた構成を持つ。
に本発明のノイズシェーピング回路は、ｎ次のハイパス
フィルタを帰還回路とした積分手段と、積分手段の出力
信号の振幅レベルを判断するレベル検出手段と、レベル
検出手段の出力に基づきハイパスフィルタの次数を２次
に切り換える切り換え手段と、積分手段の出力を帯域制
限するローパスフィルタと、ローパスフィルタの出力で
あるアナログ信号をディジタル信号に変換するアナログ
／ディジタル変換手段と、アナログ／ディジタル変換手
段により変換されたディジタル信号を１標本化周期遅延
させる遅延手段と、遅延手段により遅延されたディジタ
ル信号をアナログ信号に変換するディジタル／アナログ
変換手段と、ディジタル／アナログ変換手段の出力を前
記積分手段に帰還する帰還抵抗とを備えた構成を持つ。
【００２１】また、本発明のノイズシェーピング回路
は、ｎ次のハイパスフィルタを帰還回路とした積分手段
と、積分手段の出力信号の周波数を判断する周波数検出
手段と、周波数検出手段の出力に基づき前記ハイパスフ
ィルタの遮断特性を切り換える切り換え手段と、積分手
段の出力を帯域制限するローパスフィルタと、ローパス
フィルタの出力であるアナログ信号をディジタル信号に
変換するアナログ／ディジタル変換手段と、アナログ／
ディジタル変換手段により変換されたディジタル信号を
１標本化周期遅延させる遅延手段と、遅延手段により遅
延されたディジタル信号をアナログ信号に変換するディ
ジタル／アナログ変換手段と、ディジタル／アナログ変
換手段の出力を前記積分手段に帰還する帰還抵抗とを備
えた構成を持つ。
は、ｎ次のハイパスフィルタを帰還回路とした積分手段
と、積分手段の出力信号の周波数を判断する周波数検出
手段と、周波数検出手段の出力に基づき前記ハイパスフ
ィルタの遮断特性を切り換える切り換え手段と、積分手
段の出力を帯域制限するローパスフィルタと、ローパス
フィルタの出力であるアナログ信号をディジタル信号に
変換するアナログ／ディジタル変換手段と、アナログ／
ディジタル変換手段により変換されたディジタル信号を
１標本化周期遅延させる遅延手段と、遅延手段により遅
延されたディジタル信号をアナログ信号に変換するディ
ジタル／アナログ変換手段と、ディジタル／アナログ変
換手段の出力を前記積分手段に帰還する帰還抵抗とを備
えた構成を持つ。
【００２２】
【作用】本発明は上記した構成により、以下のような作
用をする。即ち、アナログ／ディジタル変換手段は積分
手段の出力を帯域制限したローパスフィルタの出力であ
るアナログ信号をディジタル信号に変換する。遅延手段
はアナログ／ディジタル変換手段の出力を１標本化周期
遅延する。遅延手段の出力は帰還抵抗を通じて積分手段
に帰還され入力信号と加算される。このような構成でノ
イズシェーピング回路を構成する。そして、積分手段の
帰還回路がｎ次のハイパスフィルタであるためｎ次のノ
イズシェーピング回路を構成する。更に、レベル検出手
段は積分手段の出力信号の振幅レベルを検出する。そし
て、積分手段の出力レベルが所定レベルよりも大きくな
ると切り換え手段に切り換え信号を出力する。切り換え
手段はレベル検出手段の出力に基づき積分手段の帰還回
路であるハイパスフィルタの次数をｎ次から２次に切り
換えるようにしている。更に、ローパスフィルタは積分
手段の周波数特性が高域で１次の積分特性になるのを２
次の積分特性になるようにしている。
用をする。即ち、アナログ／ディジタル変換手段は積分
手段の出力を帯域制限したローパスフィルタの出力であ
るアナログ信号をディジタル信号に変換する。遅延手段
はアナログ／ディジタル変換手段の出力を１標本化周期
遅延する。遅延手段の出力は帰還抵抗を通じて積分手段
に帰還され入力信号と加算される。このような構成でノ
イズシェーピング回路を構成する。そして、積分手段の
帰還回路がｎ次のハイパスフィルタであるためｎ次のノ
イズシェーピング回路を構成する。更に、レベル検出手
段は積分手段の出力信号の振幅レベルを検出する。そし
て、積分手段の出力レベルが所定レベルよりも大きくな
ると切り換え手段に切り換え信号を出力する。切り換え
手段はレベル検出手段の出力に基づき積分手段の帰還回
路であるハイパスフィルタの次数をｎ次から２次に切り
換えるようにしている。更に、ローパスフィルタは積分
手段の周波数特性が高域で１次の積分特性になるのを２
次の積分特性になるようにしている。
【００２３】また、本発明は上記した構成により、以下
のような作用をする。即ち、アナログ／ディジタル変換
手段は積分手段の出力を帯域制限したローパスフィルタ
の出力であるアナログ信号をディジタル信号に変換す
る。遅延手段はアナログ／ディジタル変換手段の出力を
１標本化周期遅延する。遅延手段の出力は帰還抵抗を通
じて積分手段に帰還され入力信号と加算される。このよ
うな構成でノイズシェーピング回路を構成する。そし
て、積分手段の帰還回路がｎ次のハイパスフィルタであ
るためｎ次のノイズシェーピング回路を構成する。更
に、周波数検出手段は積分手段の出力信号に所定の周波
数成分を持つ信号を検出する。そして、検出したら切り
換え手段に切り換え信号を出力する。切り換え手段は周
波数検出手段の出力に基づき積分手段の帰還回路である
ハイパスフィルタの遮断特性を切り換えるようにしてい
る。更に、ローパスフィルタは積分手段の周波数特性が
高域で１次の積分特性になるのを２次の積分特性になる
ようにしている。
のような作用をする。即ち、アナログ／ディジタル変換
手段は積分手段の出力を帯域制限したローパスフィルタ
の出力であるアナログ信号をディジタル信号に変換す
る。遅延手段はアナログ／ディジタル変換手段の出力を
１標本化周期遅延する。遅延手段の出力は帰還抵抗を通
じて積分手段に帰還され入力信号と加算される。このよ
うな構成でノイズシェーピング回路を構成する。そし
て、積分手段の帰還回路がｎ次のハイパスフィルタであ
るためｎ次のノイズシェーピング回路を構成する。更
に、周波数検出手段は積分手段の出力信号に所定の周波
数成分を持つ信号を検出する。そして、検出したら切り
換え手段に切り換え信号を出力する。切り換え手段は周
波数検出手段の出力に基づき積分手段の帰還回路である
ハイパスフィルタの遮断特性を切り換えるようにしてい
る。更に、ローパスフィルタは積分手段の周波数特性が
高域で１次の積分特性になるのを２次の積分特性になる
ようにしている。
【００２４】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００２５】図１は本発明の第１の実施例におけるノイ
ズシェーピング回路のブロック図を示す。図１におい
て、１０１は入力信号を積分する積分器で、１０２はア
ナログ信号を入力する入力端子、１０３は入力抵抗、１
０４は演算増幅器、１０５はｎ次のハイパスフィルタ、
１０６は演算増幅器１０４の出力信号を帯域制限するロ
ーパスフィルタ、１０７はローパスフィルタ１０６を構
成する抵抗器、１０８はローパスフィルタ１０６を構成
するコンデンサ、１０９はローパスフィルタ１０６の出
力信号をディジタル信号に変換するＡ／Ｄ変換器、１１
０はＡ／Ｄ変換器１０９の出力信号を出力する出力端
子、１１１はＡ／Ｄ変換器１０９の出力信号を１標本化
周期遅延させる遅延器、１１２は遅延器１１１の出力で
あるディジタル信号をアナログ信号に変換するＤ／Ａ変
換器、１１３はＤ／Ａ変換器１１２の出力信号を演算増
幅器１０４に帰還する帰還抵抗、１１４は演算増幅器１
０４の出力信号の振幅レベルが所定のレベル以上である
かを検出するレベル検出器、１１５はレベル検出器１１
４の出力に基づきハイパスフィルタ１０５の次数をｎ次
から２次に切り換える切り換え器である。
ズシェーピング回路のブロック図を示す。図１におい
て、１０１は入力信号を積分する積分器で、１０２はア
ナログ信号を入力する入力端子、１０３は入力抵抗、１
０４は演算増幅器、１０５はｎ次のハイパスフィルタ、
１０６は演算増幅器１０４の出力信号を帯域制限するロ
ーパスフィルタ、１０７はローパスフィルタ１０６を構
成する抵抗器、１０８はローパスフィルタ１０６を構成
するコンデンサ、１０９はローパスフィルタ１０６の出
力信号をディジタル信号に変換するＡ／Ｄ変換器、１１
０はＡ／Ｄ変換器１０９の出力信号を出力する出力端
子、１１１はＡ／Ｄ変換器１０９の出力信号を１標本化
周期遅延させる遅延器、１１２は遅延器１１１の出力で
あるディジタル信号をアナログ信号に変換するＤ／Ａ変
換器、１１３はＤ／Ａ変換器１１２の出力信号を演算増
幅器１０４に帰還する帰還抵抗、１１４は演算増幅器１
０４の出力信号の振幅レベルが所定のレベル以上である
かを検出するレベル検出器、１１５はレベル検出器１１
４の出力に基づきハイパスフィルタ１０５の次数をｎ次
から２次に切り換える切り換え器である。
【００２６】このように構成された本実施例のノイズシ
ェーピング回路について、以下その動作について説明す
る。入力端子１０２から入力されたアナログ信号は、ハ
イパスフィルタ１０５を帰還回路とする入力抵抗１０
３、演算増幅器１０４及びハイパスフィルタ１０５から
なる積分器１０１に入力される。抵抗器１０７とコンデ
ンサ１０８で構成されたローパスフィルタ１０６は積分
器１０１の出力信号を帯域制限する。Ａ／Ｄ変換器１０
９はローパスフィルタ１０６の出力をディジタル信号に
変換し、出力端子１１０に出力する。遅延器１１１はＡ
／Ｄ変換器１０９の出力信号であるディジタル信号を１
標本化周期Ｔs遅延する。Ｄ／Ａ変換器１１２は遅延器
１１１の出力即ちＡ／Ｄ変換器１０９が出力するディジ
タル信号を１標本化周期遅延した信号をアナログ信号に
変換する。そして、Ｄ／Ａ変換器１１２の出力は帰還抵
抗１１３を通じて演算増幅器１０４に帰還される。ハイ
パスフィルタ１０５の次数はｎ次であるため、全体とし
てはｎ次のノイズシェーピング回路を構成する。ところ
で、３次以上のノイズシェーピング回路はＡ／Ｄ変換器
１０９の量子化ステップが大きくないとＡ／Ｄ変換器１
０９で発生した量子化雑音は入力信号と相関を持つため
入力信号の振幅レベルが大きくなると不安定になり発振
する。そこで、レベル検出器１１４は演算増幅器１０４
の出力信号の振幅レベルが所定のレベル（ノイズシェー
ピング回路が不安定になる信号レベル）以上であること
を検出する。そして、切り換え器１１５はレベル検出器
１１４の出力に基づきハイパスフィルタ１０５の次数を
ｎ次から２次に切り換える。つまり、ｎ次のノイズシェ
ーピング回路から２次のノイズシェーピング回路に切り
換わることになる。また、２次のノイズシェーピング回
路はＡ／Ｄ変換器１０９の量子化ステップに関係なく安
定である。そのため、本実施例は安定となる。ところ
が、本実施例の積分器１０１は帰還回路にハイパスフィ
ルタを用いているため各次数の積分器の周波数特性を加
算した様な周波数特性を持つ。すなわち、ハイパスフィ
ルタ１０５が３次であれば３次の積分器の周波数特性と
２次の積分器の周波数特性と１次の積分器の周波数特性
を加算した周波数特性を持つ。そのため、高域では１次
の積分器の周波数特性が支配的になり、高域程ノイズシ
ェーピング特性が劣化する。そこで、ローパスフィルタ
１０６の遮断特性を積分器１０１が１次の積分特性にな
る周波数に設定することで、積分器１０１の周波数特性
を高域まで２次の積分特性にし、高域でのノイズシェー
ピング特性の劣化を防いでいる。
ェーピング回路について、以下その動作について説明す
る。入力端子１０２から入力されたアナログ信号は、ハ
イパスフィルタ１０５を帰還回路とする入力抵抗１０
３、演算増幅器１０４及びハイパスフィルタ１０５から
なる積分器１０１に入力される。抵抗器１０７とコンデ
ンサ１０８で構成されたローパスフィルタ１０６は積分
器１０１の出力信号を帯域制限する。Ａ／Ｄ変換器１０
９はローパスフィルタ１０６の出力をディジタル信号に
変換し、出力端子１１０に出力する。遅延器１１１はＡ
／Ｄ変換器１０９の出力信号であるディジタル信号を１
標本化周期Ｔs遅延する。Ｄ／Ａ変換器１１２は遅延器
１１１の出力即ちＡ／Ｄ変換器１０９が出力するディジ
タル信号を１標本化周期遅延した信号をアナログ信号に
変換する。そして、Ｄ／Ａ変換器１１２の出力は帰還抵
抗１１３を通じて演算増幅器１０４に帰還される。ハイ
パスフィルタ１０５の次数はｎ次であるため、全体とし
てはｎ次のノイズシェーピング回路を構成する。ところ
で、３次以上のノイズシェーピング回路はＡ／Ｄ変換器
１０９の量子化ステップが大きくないとＡ／Ｄ変換器１
０９で発生した量子化雑音は入力信号と相関を持つため
入力信号の振幅レベルが大きくなると不安定になり発振
する。そこで、レベル検出器１１４は演算増幅器１０４
の出力信号の振幅レベルが所定のレベル（ノイズシェー
ピング回路が不安定になる信号レベル）以上であること
を検出する。そして、切り換え器１１５はレベル検出器
１１４の出力に基づきハイパスフィルタ１０５の次数を
ｎ次から２次に切り換える。つまり、ｎ次のノイズシェ
ーピング回路から２次のノイズシェーピング回路に切り
換わることになる。また、２次のノイズシェーピング回
路はＡ／Ｄ変換器１０９の量子化ステップに関係なく安
定である。そのため、本実施例は安定となる。ところ
が、本実施例の積分器１０１は帰還回路にハイパスフィ
ルタを用いているため各次数の積分器の周波数特性を加
算した様な周波数特性を持つ。すなわち、ハイパスフィ
ルタ１０５が３次であれば３次の積分器の周波数特性と
２次の積分器の周波数特性と１次の積分器の周波数特性
を加算した周波数特性を持つ。そのため、高域では１次
の積分器の周波数特性が支配的になり、高域程ノイズシ
ェーピング特性が劣化する。そこで、ローパスフィルタ
１０６の遮断特性を積分器１０１が１次の積分特性にな
る周波数に設定することで、積分器１０１の周波数特性
を高域まで２次の積分特性にし、高域でのノイズシェー
ピング特性の劣化を防いでいる。
【００２７】図２は第１の実施例の具体的な回路の一例
であり、２０１はアナログ信号を入力する入力端子、２
０２は抵抗器Ｒ1、２０３は演算増幅器、２０４はコン
デンサＣ1、２０５はコンデンサＣ2、２０６はコンデン
サＣ3、２０７は抵抗器Ｒ3、２０８は抵抗器Ｒ4、２０
９はダイオードＤ1，２１０はダイオードＤ2，２１１は
抵抗器Ｒ5、２１２はコンデンサＣ4、２１３はコンパレ
ータ、２１４は出力端子、２１５はＤ型フリップフロッ
プ（Ｄ・ＦＦ）、２１６はサンプリングクロックを入力
する入力端子、２１７は抵抗器Ｒ2である。
であり、２０１はアナログ信号を入力する入力端子、２
０２は抵抗器Ｒ1、２０３は演算増幅器、２０４はコン
デンサＣ1、２０５はコンデンサＣ2、２０６はコンデン
サＣ3、２０７は抵抗器Ｒ3、２０８は抵抗器Ｒ4、２０
９はダイオードＤ1，２１０はダイオードＤ2，２１１は
抵抗器Ｒ5、２１２はコンデンサＣ4、２１３はコンパレ
ータ、２１４は出力端子、２１５はＤ型フリップフロッ
プ（Ｄ・ＦＦ）、２１６はサンプリングクロックを入力
する入力端子、２１７は抵抗器Ｒ2である。
【００２８】図３は本発明の第１の実施例の動作説明図
である。以上のように構成した具体的な回路例について
説明する。ここでは、ハイパスフィルタ１０５の次数を
３次（ｎ＝３）として説明する。
である。以上のように構成した具体的な回路例について
説明する。ここでは、ハイパスフィルタ１０５の次数を
３次（ｎ＝３）として説明する。
【００２９】コンデンサ２０４〜２０６、抵抗器２０
７，２０８は３次のハイパスフィルタ１０５を構成す
る。そして、このハイパスフィルタ１０５を帰還回路と
して抵抗器２０２と演算増幅器２０３とで積分器を構成
し、入力端子２０１から入力される入力信号と抵抗器２
１７を通じて入力される帰還信号との和を積分する。抵
抗器２１１とコンデンサ２１２は１次のローパスフィル
タを構成する。そして、演算増幅器２０３の出力信号を
帯域制限する。コンパレータ２１３は帯域制限された演
算増幅器２０３の出力信号の符号の正負を判定する。即
ち、コンパレータ２１３は演算増幅器２０３の出力であ
るアナログ信号をディジタル信号に変換する１ビットの
Ａ／Ｄ変換器である。変換されたディジタル信号は出力
端子２１４から出力される。また、Ｄ・ＦＦ２１５は入
力端子２１６から入力されるサンプリングクロック（ｆ
s）に基づき、コンパレータ２１３が出力するディジタ
ル信号を１標本化周期（Ｔs＝１／ｆs）遅延する。そし
て、Ｄ・ＦＦ２１５が出力するディジタル信号は二値信
号であるためＤ／Ａ変換器１１２は必要ない。そして、
抵抗器２１７を通じて演算増幅器２０３に帰還される。
７，２０８は３次のハイパスフィルタ１０５を構成す
る。そして、このハイパスフィルタ１０５を帰還回路と
して抵抗器２０２と演算増幅器２０３とで積分器を構成
し、入力端子２０１から入力される入力信号と抵抗器２
１７を通じて入力される帰還信号との和を積分する。抵
抗器２１１とコンデンサ２１２は１次のローパスフィル
タを構成する。そして、演算増幅器２０３の出力信号を
帯域制限する。コンパレータ２１３は帯域制限された演
算増幅器２０３の出力信号の符号の正負を判定する。即
ち、コンパレータ２１３は演算増幅器２０３の出力であ
るアナログ信号をディジタル信号に変換する１ビットの
Ａ／Ｄ変換器である。変換されたディジタル信号は出力
端子２１４から出力される。また、Ｄ・ＦＦ２１５は入
力端子２１６から入力されるサンプリングクロック（ｆ
s）に基づき、コンパレータ２１３が出力するディジタ
ル信号を１標本化周期（Ｔs＝１／ｆs）遅延する。そし
て、Ｄ・ＦＦ２１５が出力するディジタル信号は二値信
号であるためＤ／Ａ変換器１１２は必要ない。そして、
抵抗器２１７を通じて演算増幅器２０３に帰還される。
【００３０】以上の構成で、入力信号をｘ、出力信号を
ｙ、コンパレータ２１３で発生する量子化雑音をＱとし
たときの入出力間の関係式は（数７）となる。
ｙ、コンパレータ２１３で発生する量子化雑音をＱとし
たときの入出力間の関係式は（数７）となる。
【００３１】
【数７】
【００３２】但し、（数８），（数９），（数１０）を
条件とする。
条件とする。
【００３３】
【数８】
【００３４】
【数９】
【００３５】
【数１０】
【００３６】従って、（数７）より、上記の構成は３次
のノイズシェーピング回路であることがわかる。
のノイズシェーピング回路であることがわかる。
【００３７】ところで、図２に示したノイズシェーピン
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器２０３の出力信号がコンパレ
ータ２１３の出力レベルを越えると発振が始まる。しか
し、演算増幅器２０３の出力信号レベルがコンパレータ
２１３の出力レベルに等しくなる前にダイオード２０
９，２１０が導通する。更に、ダイオード２０９，２１
０はコンデンサ２０６に並列に接続されているため、ダ
イオード２０９，２１０が導通することによりコンデン
サ２０６は短絡されハイパスフィルタ１０５は次数が３
次から２次に変化する。つまり、ダイオード２０９，２
１０は演算増幅器２０３の出力信号レベルが所定レベル
以上であるかを検出するレベル検出器１１４とハイパス
フィルタ１０５の次数を切り換える切り換え器１１５の
役割を持っている。従って、演算増幅器２０３の出力信
号レベルがコンパレータ２１３の出力レベルを越える場
合、２次のノイズシェーピング回路となるため本ノイズ
シェーピング回路は発振しない。なお、この具体的な回
路例では、演算増幅器２０３の出力レベルを検出する判
断の基準レベルをダイオード１個分の順方向電圧（０.
６Ｖ）としたが、ダイオードを複数個直列に接続するこ
とで基準レベルを簡単に変更できる。
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器２０３の出力信号がコンパレ
ータ２１３の出力レベルを越えると発振が始まる。しか
し、演算増幅器２０３の出力信号レベルがコンパレータ
２１３の出力レベルに等しくなる前にダイオード２０
９，２１０が導通する。更に、ダイオード２０９，２１
０はコンデンサ２０６に並列に接続されているため、ダ
イオード２０９，２１０が導通することによりコンデン
サ２０６は短絡されハイパスフィルタ１０５は次数が３
次から２次に変化する。つまり、ダイオード２０９，２
１０は演算増幅器２０３の出力信号レベルが所定レベル
以上であるかを検出するレベル検出器１１４とハイパス
フィルタ１０５の次数を切り換える切り換え器１１５の
役割を持っている。従って、演算増幅器２０３の出力信
号レベルがコンパレータ２１３の出力レベルを越える場
合、２次のノイズシェーピング回路となるため本ノイズ
シェーピング回路は発振しない。なお、この具体的な回
路例では、演算増幅器２０３の出力レベルを検出する判
断の基準レベルをダイオード１個分の順方向電圧（０.
６Ｖ）としたが、ダイオードを複数個直列に接続するこ
とで基準レベルを簡単に変更できる。
【００３８】ところで、抵抗器２０２，２０７，２０
８、コンデンサ２０４，２０５，２０６及び演算増幅器
２０３で構成される積分器１０１の伝達関数Ｉ(s)は、
（数８），（数９）を条件とすると（数１１）となる。
８、コンデンサ２０４，２０５，２０６及び演算増幅器
２０３で構成される積分器１０１の伝達関数Ｉ(s)は、
（数８），（数９）を条件とすると（数１１）となる。
【００３９】
【数１１】
【００４０】（数１１）をもとに積分器１０１の周波数
特性を図示すると図３の（ａ）となる。図３の（ａ）よ
り、高域では１次の積分特性になっていることが分か
る。一方、抵抗器２１１及びコンデンサ２１２からなる
ローパスフィルタ１０６の伝達関数Ｈ(s)は（数１２）
となる。ここで、ローパスフィルタの遮断角周波数ωc
は（数１３）となる。ローパスフィルタ１０６の周波数
特性を図３の（ａ）に示す。ローパスフィルタ１０６
は、１次のローパスフィルタであるため、遮断特性は−
６ｄＢ／ｏｃｔである。ここで、ローパスフィルタ１０
６の遮断角周波数を積分器１０１の周波数特性が１次の
積分特性（−６ｄＢ／ｏｃｔ）となる角周波数に設定す
ると図３の（ｂ）に示すように積分器１０１の１次の積
分特性とローパスフィルタ１０６の周波数特性が合成さ
れ２次の積分特性を示し、全体として高域まで２次のノ
イズシェーピング特性が実現できる。
特性を図示すると図３の（ａ）となる。図３の（ａ）よ
り、高域では１次の積分特性になっていることが分か
る。一方、抵抗器２１１及びコンデンサ２１２からなる
ローパスフィルタ１０６の伝達関数Ｈ(s)は（数１２）
となる。ここで、ローパスフィルタの遮断角周波数ωc
は（数１３）となる。ローパスフィルタ１０６の周波数
特性を図３の（ａ）に示す。ローパスフィルタ１０６
は、１次のローパスフィルタであるため、遮断特性は−
６ｄＢ／ｏｃｔである。ここで、ローパスフィルタ１０
６の遮断角周波数を積分器１０１の周波数特性が１次の
積分特性（−６ｄＢ／ｏｃｔ）となる角周波数に設定す
ると図３の（ｂ）に示すように積分器１０１の１次の積
分特性とローパスフィルタ１０６の周波数特性が合成さ
れ２次の積分特性を示し、全体として高域まで２次のノ
イズシェーピング特性が実現できる。
【００４１】
【数１２】
【００４２】
【数１３】
【００４３】以上のように、本発明の第１の実施例で
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。さらに、ノイズシェーピン
グ回路の発振をレベル検出器が積分器の出力信号の振幅
レベルを検出し、発振を開始する電圧に達する前にハイ
パスフィルタの次数をｎ次から２次に切り換えノイズシ
ェーピング回路の次数を２次にして発振を回避してい
る。また、積分器の出力に１次のローパスフィルタを縦
続接続することで積分器の特性が高域で２次の積分特性
から１次の積分特性になるのを防止することができるた
め高域まで２次のノイズシェーピング特性が実現でき
る。
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。さらに、ノイズシェーピン
グ回路の発振をレベル検出器が積分器の出力信号の振幅
レベルを検出し、発振を開始する電圧に達する前にハイ
パスフィルタの次数をｎ次から２次に切り換えノイズシ
ェーピング回路の次数を２次にして発振を回避してい
る。また、積分器の出力に１次のローパスフィルタを縦
続接続することで積分器の特性が高域で２次の積分特性
から１次の積分特性になるのを防止することができるた
め高域まで２次のノイズシェーピング特性が実現でき
る。
【００４４】図４は本発明の第２の実施例におけるノイ
ズシェーピング回路のブロック図を示す。図４におい
て、４０１は入力信号を積分する積分器で、４０２はア
ナログ信号を入力する入力端子、４０３は入力抵抗、４
０４は演算増幅器、４０５はｎ次のハイパスフィルタ、
４０６は演算増幅器４０４の出力信号を帯域制限するロ
ーパスフィルタ、４０７はローパスフィルタ４０６を構
成する抵抗器、４０８はローパスフィルタ４０６を構成
するコンデンサ、４０９はローパスフィルタ４０６の出
力信号をディジタル信号に変換するＡ／Ｄ変換器、４１
０はＡ／Ｄ変換器４０９の出力信号を出力する出力端
子、４１１はＡ／Ｄ変換器４０９の出力信号を１標本化
周期遅延させる遅延器、４１２は遅延器４１１の出力で
あるディジタル信号をアナログ信号に変換するＤ／Ａ変
換器、４１３はＤ／Ａ変換器４１２の出力信号を演算増
幅器４０４に帰還する帰還抵抗、４１４は演算増幅器４
０４の出力信号の出力信号に所定の周波数（低域）成分
を持つ信号が存在するかを検出する周波数検出器、４１
５は周波数検出器４１４の出力に基づきハイパスフィル
タ４０５の遮断特性を切り換える切り換え器である。
ズシェーピング回路のブロック図を示す。図４におい
て、４０１は入力信号を積分する積分器で、４０２はア
ナログ信号を入力する入力端子、４０３は入力抵抗、４
０４は演算増幅器、４０５はｎ次のハイパスフィルタ、
４０６は演算増幅器４０４の出力信号を帯域制限するロ
ーパスフィルタ、４０７はローパスフィルタ４０６を構
成する抵抗器、４０８はローパスフィルタ４０６を構成
するコンデンサ、４０９はローパスフィルタ４０６の出
力信号をディジタル信号に変換するＡ／Ｄ変換器、４１
０はＡ／Ｄ変換器４０９の出力信号を出力する出力端
子、４１１はＡ／Ｄ変換器４０９の出力信号を１標本化
周期遅延させる遅延器、４１２は遅延器４１１の出力で
あるディジタル信号をアナログ信号に変換するＤ／Ａ変
換器、４１３はＤ／Ａ変換器４１２の出力信号を演算増
幅器４０４に帰還する帰還抵抗、４１４は演算増幅器４
０４の出力信号の出力信号に所定の周波数（低域）成分
を持つ信号が存在するかを検出する周波数検出器、４１
５は周波数検出器４１４の出力に基づきハイパスフィル
タ４０５の遮断特性を切り換える切り換え器である。
【００４５】このように構成された本実施例のノイズシ
ェーピング回路について、以下その動作について説明す
る。入力端子４０２から入力されたアナログ信号は、ハ
イパスフィルタ４０５を帰還回路とする入力抵抗４０
３、演算増幅器４０４及びハイパスフィルタ４０５から
なる積分器４０１に入力される。抵抗器４０７とコンデ
ンサ４０８で構成されたローパスフィルタ４０６は積分
器４０１の出力信号を帯域制限する。Ａ／Ｄ変換器４０
９はローパスフィルタ４０６の出力をディジタル信号に
変換し、出力端子４１０に出力する。遅延器４１１はＡ
／Ｄ変換器４０９の出力信号であるディジタル信号を１
標本化周期Ｔs遅延する。Ｄ／Ａ変換器４１２は遅延器
４１１の出力即ちＡ／Ｄ変換器４０９が出力するディジ
タル信号を１標本化周期遅延した信号をアナログ信号に
変換する。そして、Ｄ／Ａ変換器４１２の出力は帰還抵
抗４１３を通じて演算増幅器４０４に帰還される。ハイ
パスフィルタ４０５の次数はｎ次であるため、全体とし
てはｎ次のノイズシェーピング回路を構成する。ところ
で、３次以上のノイズシェーピング回路はＡ／Ｄ変換器
４０９の量子化ステップが大きくないとＡ／Ｄ変換器４
０９で発生した量子化雑音は入力信号と相関を持つため
入力信号の振幅レベルが大きくなると不安定になり発振
する。そこで、周波数検出器４１４は演算増幅器４０４
の出力信号に所定の周波数（ハイパスフィルタ４０５で
大きく減衰される周波数）成分の信号（この周波数で
は、ハイパスフィルタ４０５で大きく減衰されるため帰
還量が減り、ゲインが大きくなる。そのため、ノイズシ
ェーピング回路は不安定になる。）が存在するかを検出
する。そして、切り換え器４１５は周波数検出器４１４
の出力に基づきハイパスフィルタ４０５の遮断特性を切
り換える。つまり、演算増幅器４０４の出力信号にノイ
ズシェーピング回路を不安定にする周波数成分の信号が
存在する場合、ハイパスフィルタの遮断特性を変化さ
せ、即ち系を不安定にする周波数成分の帰還量を小さく
する。そのため、本実施例は安定となる。
ェーピング回路について、以下その動作について説明す
る。入力端子４０２から入力されたアナログ信号は、ハ
イパスフィルタ４０５を帰還回路とする入力抵抗４０
３、演算増幅器４０４及びハイパスフィルタ４０５から
なる積分器４０１に入力される。抵抗器４０７とコンデ
ンサ４０８で構成されたローパスフィルタ４０６は積分
器４０１の出力信号を帯域制限する。Ａ／Ｄ変換器４０
９はローパスフィルタ４０６の出力をディジタル信号に
変換し、出力端子４１０に出力する。遅延器４１１はＡ
／Ｄ変換器４０９の出力信号であるディジタル信号を１
標本化周期Ｔs遅延する。Ｄ／Ａ変換器４１２は遅延器
４１１の出力即ちＡ／Ｄ変換器４０９が出力するディジ
タル信号を１標本化周期遅延した信号をアナログ信号に
変換する。そして、Ｄ／Ａ変換器４１２の出力は帰還抵
抗４１３を通じて演算増幅器４０４に帰還される。ハイ
パスフィルタ４０５の次数はｎ次であるため、全体とし
てはｎ次のノイズシェーピング回路を構成する。ところ
で、３次以上のノイズシェーピング回路はＡ／Ｄ変換器
４０９の量子化ステップが大きくないとＡ／Ｄ変換器４
０９で発生した量子化雑音は入力信号と相関を持つため
入力信号の振幅レベルが大きくなると不安定になり発振
する。そこで、周波数検出器４１４は演算増幅器４０４
の出力信号に所定の周波数（ハイパスフィルタ４０５で
大きく減衰される周波数）成分の信号（この周波数で
は、ハイパスフィルタ４０５で大きく減衰されるため帰
還量が減り、ゲインが大きくなる。そのため、ノイズシ
ェーピング回路は不安定になる。）が存在するかを検出
する。そして、切り換え器４１５は周波数検出器４１４
の出力に基づきハイパスフィルタ４０５の遮断特性を切
り換える。つまり、演算増幅器４０４の出力信号にノイ
ズシェーピング回路を不安定にする周波数成分の信号が
存在する場合、ハイパスフィルタの遮断特性を変化さ
せ、即ち系を不安定にする周波数成分の帰還量を小さく
する。そのため、本実施例は安定となる。
【００４６】ところが、本実施例の積分器４０１は帰還
回路にハイパスフィルタを用いているため各次数の積分
器の周波数特性を加算した様な周波数特性を持つ。すな
わち、ハイパスフィルタ４０５が３次であれば３次の積
分器の周波数特性と２次の積分器の周波数特性と１次の
積分器の周波数特性を加算した周波数特性を持つ。その
ため、高域では１次の積分器の周波数特性が支配的にな
り、高域程ノイズシェーピング特性が劣化する。そこ
で、ローパスフィルタ４０６の遮断特性を積分器４０１
が１次の積分特性になる周波数に設定することで、積分
器４０１の周波数特性を高域まで２次の積分特性にし、
高域でのノイズシェーピング特性の劣化を防いでいる。
回路にハイパスフィルタを用いているため各次数の積分
器の周波数特性を加算した様な周波数特性を持つ。すな
わち、ハイパスフィルタ４０５が３次であれば３次の積
分器の周波数特性と２次の積分器の周波数特性と１次の
積分器の周波数特性を加算した周波数特性を持つ。その
ため、高域では１次の積分器の周波数特性が支配的にな
り、高域程ノイズシェーピング特性が劣化する。そこ
で、ローパスフィルタ４０６の遮断特性を積分器４０１
が１次の積分特性になる周波数に設定することで、積分
器４０１の周波数特性を高域まで２次の積分特性にし、
高域でのノイズシェーピング特性の劣化を防いでいる。
【００４７】図５は第２の実施例の具体的な回路の一例
であり、５０１はアナログ信号を入力する入力端子、５
０２は抵抗器Ｒ1、５０３は演算増幅器、５０４はコン
デンサＣ1、５０５はコンデンサＣ2、５０６はコンデン
サＣ3、５０７は抵抗器Ｒ3、５０８は抵抗器Ｒ4、５０
９はコンデンサＣ5、５１０は抵抗器Ｒ5、５１１はコン
デンサＣ4、５１２はコンパレータ、５１３は出力端
子、５１４はＤ型フリップフロップ（Ｄ・ＦＦ）、５１
５はサンプリングクロックを入力する入力端子、５１６
は抵抗器Ｒ2である。
であり、５０１はアナログ信号を入力する入力端子、５
０２は抵抗器Ｒ1、５０３は演算増幅器、５０４はコン
デンサＣ1、５０５はコンデンサＣ2、５０６はコンデン
サＣ3、５０７は抵抗器Ｒ3、５０８は抵抗器Ｒ4、５０
９はコンデンサＣ5、５１０は抵抗器Ｒ5、５１１はコン
デンサＣ4、５１２はコンパレータ、５１３は出力端
子、５１４はＤ型フリップフロップ（Ｄ・ＦＦ）、５１
５はサンプリングクロックを入力する入力端子、５１６
は抵抗器Ｒ2である。
【００４８】以上のように構成した具体的な回路例につ
いて説明する。ここでハイパスフィルタ４０５の次数を
３次（ｎ＝３）として説明する。
いて説明する。ここでハイパスフィルタ４０５の次数を
３次（ｎ＝３）として説明する。
【００４９】コンデンサ５０４〜５０６及び５０９、抵
抗器５０７，５０８は３次のハイパスフィルタ４０５を
構成する。そして、このハイパスフィルタ４０５を帰還
回路として抵抗器５０２と演算増幅器５０３とで積分器
を構成し、入力端子５０１から入力される入力信号と抵
抗５１６を通じて入力される帰還信号との和を積分す
る。抵抗器５１０とコンデンサ５１１は１次のローパス
フィルタを構成する。そして、演算増幅器５０３の出力
信号を帯域制限する。コンパレータ５１２は帯域制限さ
れた演算増幅器５０３の出力信号の符号の正負を判定す
る。即ち、コンパレータ５１２は演算増幅器５０３の出
力であるアナログ信号をディジタル信号に変換する１ビ
ットのＡ／Ｄ変換器である。変換されたディジタル信号
は出力端子５１３から出力される。また、Ｄ・ＦＦ５１
４は入力端子５１５から入力されるサンプリングクロッ
ク（ｆs）に基づき、コンパレータ５１２が出力するデ
ィジタル信号を１標本化周期（Ｔs＝１／ｆs）遅延す
る。そして、Ｄ・ＦＦ５１４が出力するディジタル信号
は二値信号であるためＤ／Ａ変換器４１２は必要ない。
そして、抵抗器５１６を通じて演算増幅器５０３に帰還
される。
抗器５０７，５０８は３次のハイパスフィルタ４０５を
構成する。そして、このハイパスフィルタ４０５を帰還
回路として抵抗器５０２と演算増幅器５０３とで積分器
を構成し、入力端子５０１から入力される入力信号と抵
抗５１６を通じて入力される帰還信号との和を積分す
る。抵抗器５１０とコンデンサ５１１は１次のローパス
フィルタを構成する。そして、演算増幅器５０３の出力
信号を帯域制限する。コンパレータ５１２は帯域制限さ
れた演算増幅器５０３の出力信号の符号の正負を判定す
る。即ち、コンパレータ５１２は演算増幅器５０３の出
力であるアナログ信号をディジタル信号に変換する１ビ
ットのＡ／Ｄ変換器である。変換されたディジタル信号
は出力端子５１３から出力される。また、Ｄ・ＦＦ５１
４は入力端子５１５から入力されるサンプリングクロッ
ク（ｆs）に基づき、コンパレータ５１２が出力するデ
ィジタル信号を１標本化周期（Ｔs＝１／ｆs）遅延す
る。そして、Ｄ・ＦＦ５１４が出力するディジタル信号
は二値信号であるためＤ／Ａ変換器４１２は必要ない。
そして、抵抗器５１６を通じて演算増幅器５０３に帰還
される。
【００５０】以上の構成で、コンデンサ５０９のインピ
ーダンス（１／ｓＣ5）が充分小さい周波数においては
３次のノイズシェーピング回路を構成する。そして、入
出力間の関係式は（数７）と等しい。
ーダンス（１／ｓＣ5）が充分小さい周波数においては
３次のノイズシェーピング回路を構成する。そして、入
出力間の関係式は（数７）と等しい。
【００５１】ところで、図５に示したノイズシェーピン
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器５０３の出力信号がコンパレ
ータ５１２の出力レベルを越えると発振が始まる。しか
も演算増幅器５０３の帰還回路はハイパスフィルタであ
り低域の帰還量が少ない。そのため、低域のゲインが高
くなる。つまり、演算増幅器５０３の出力は低域成分の
信号レベルが大きい。よって、発振を防止するには低域
のゲインを低下させれば良いことがわかる。低域でのゲ
インを制御する、つまりハイパスフィルタの低域での遮
断特性を制御するのは、コンデンサ５０９である。コン
デンサ５０９のインピーダンスが（数１４）のとき、全
体は３次のノイズシェーピング回路となり、（数７）と
なる。また、コンデンサ５０９のインピーダンスが（数
１５）のとき、２次のノイズシェーピング回路と近似さ
れ、（数１６）となる。
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器５０３の出力信号がコンパレ
ータ５１２の出力レベルを越えると発振が始まる。しか
も演算増幅器５０３の帰還回路はハイパスフィルタであ
り低域の帰還量が少ない。そのため、低域のゲインが高
くなる。つまり、演算増幅器５０３の出力は低域成分の
信号レベルが大きい。よって、発振を防止するには低域
のゲインを低下させれば良いことがわかる。低域でのゲ
インを制御する、つまりハイパスフィルタの低域での遮
断特性を制御するのは、コンデンサ５０９である。コン
デンサ５０９のインピーダンスが（数１４）のとき、全
体は３次のノイズシェーピング回路となり、（数７）と
なる。また、コンデンサ５０９のインピーダンスが（数
１５）のとき、２次のノイズシェーピング回路と近似さ
れ、（数１６）となる。
【００５２】
【数１４】
【００５３】
【数１５】
【００５４】
【数１６】
【００５５】即ち、コンデンサ５０９は周波数検出器４
１４及び切り換え器４１５の機能を持っている。コンデ
ンサ５０９は演算増幅器５０３の出力信号の周波数によ
りインピーダンスが変化し、ハイパスフィルタの遮断特
性が変化する。つまり、次数が３次（高域）から２次
（低域）に変化する。そのため、演算増幅器５０３の出
力がコンパレータ５１２の出力レベルを越えても図５に
示したノイズシェーピング回路は安定である。
１４及び切り換え器４１５の機能を持っている。コンデ
ンサ５０９は演算増幅器５０３の出力信号の周波数によ
りインピーダンスが変化し、ハイパスフィルタの遮断特
性が変化する。つまり、次数が３次（高域）から２次
（低域）に変化する。そのため、演算増幅器５０３の出
力がコンパレータ５１２の出力レベルを越えても図５に
示したノイズシェーピング回路は安定である。
【００５６】ここで、抵抗器５０２，５０７，５０８、
コンデンサ５０４，５０５，５０６，５０９及び演算増
幅器５０３で構成される積分器４０１の伝達関数Ｉ(s)
は、コンデンサ５０９のインピーダンス（１／ｓＣ5）
が充分小さい周波数においては、第１の実施例と同一の
周波数特性を持つ。従って、第１の実施例と同様に抵抗
器５１０及びコンデンサ５１１からなるローパスフィル
タ４０６の遮断角周波数ωcを積分器４０１の周波数特
性が１次の積分特性（−６ｄＢ／ｏｃｔ）となる角周波
数に設定すると積分器４０１の１次の積分特性とローパ
スフィルタ４０６の周波数特性が合成され２次の積分特
性を示し、全体として高域まで２次のノイズシェーピン
グ特性が実現できる。
コンデンサ５０４，５０５，５０６，５０９及び演算増
幅器５０３で構成される積分器４０１の伝達関数Ｉ(s)
は、コンデンサ５０９のインピーダンス（１／ｓＣ5）
が充分小さい周波数においては、第１の実施例と同一の
周波数特性を持つ。従って、第１の実施例と同様に抵抗
器５１０及びコンデンサ５１１からなるローパスフィル
タ４０６の遮断角周波数ωcを積分器４０１の周波数特
性が１次の積分特性（−６ｄＢ／ｏｃｔ）となる角周波
数に設定すると積分器４０１の１次の積分特性とローパ
スフィルタ４０６の周波数特性が合成され２次の積分特
性を示し、全体として高域まで２次のノイズシェーピン
グ特性が実現できる。
【００５７】以上のように、本発明の第２の実施例で
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。また、積分器の帰還回路は
ハイパスフィルタのため低域のゲインは高い。そのた
め、３次のノイズシェーピング回路は低域で発振する。
そこで、周波数検出器は積分器の出力信号に低域周波数
成分を持つ信号を検出し、ハイパスフィルタの低域での
遮断特性を変化させ、信号レベルが発振を開始する電圧
にならないように積分器の低域のゲインを制御する。こ
のようにして発振を回避している。また、積分器の出力
に１次のローパスフィルタを縦続接続することで積分器
の特性が高域で２次の積分特性から１次の積分特性にな
るのを防止することができるため高域まで２次のノイズ
シェーピング特性が実現できる。
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。また、積分器の帰還回路は
ハイパスフィルタのため低域のゲインは高い。そのた
め、３次のノイズシェーピング回路は低域で発振する。
そこで、周波数検出器は積分器の出力信号に低域周波数
成分を持つ信号を検出し、ハイパスフィルタの低域での
遮断特性を変化させ、信号レベルが発振を開始する電圧
にならないように積分器の低域のゲインを制御する。こ
のようにして発振を回避している。また、積分器の出力
に１次のローパスフィルタを縦続接続することで積分器
の特性が高域で２次の積分特性から１次の積分特性にな
るのを防止することができるため高域まで２次のノイズ
シェーピング特性が実現できる。
【００５８】
【発明の効果】以上のように本発明は、積分器を構成す
る帰還回路にｎ次のハイパスフィルタを用いることで演
算増幅器１つでｎ次のノイズシェーピング回路を構成で
きるため、部品点数及び部品から生じる雑音を減少させ
ることを可能とする効果が得られる。
る帰還回路にｎ次のハイパスフィルタを用いることで演
算増幅器１つでｎ次のノイズシェーピング回路を構成で
きるため、部品点数及び部品から生じる雑音を減少させ
ることを可能とする効果が得られる。
【００５９】また、３次以上のノイズシェーピング回路
が発振するのを、積分器の出力信号の振幅レベルに応じ
て積分器の帰還回路であるフィルタの次数をｎ次から２
次に切り換えることで安定なノイズシェーピング回路を
構成することを可能とする効果が得られる。
が発振するのを、積分器の出力信号の振幅レベルに応じ
て積分器の帰還回路であるフィルタの次数をｎ次から２
次に切り換えることで安定なノイズシェーピング回路を
構成することを可能とする効果が得られる。
【００６０】更に、３次以上のノイズシェーピング回路
が発振するのを、積分器の出力信号の周波数成分により
帰還回路であるフィルタの遮断特性を切り換える即ち積
分器のゲインを制御することで安定なノイズシェーピン
グ回路を構成することを可能とする効果が得られる。
が発振するのを、積分器の出力信号の周波数成分により
帰還回路であるフィルタの遮断特性を切り換える即ち積
分器のゲインを制御することで安定なノイズシェーピン
グ回路を構成することを可能とする効果が得られる。
【００６１】加えて、積分器の周波数特性が高域で１次
の積分特性になるのを積分器の出力にローパスフィルタ
を縦続接続することで、高域まで２次の積分特性が得ら
れ、ノイズシェーピング特性の向上を可能とする効果が
得られる。
の積分特性になるのを積分器の出力にローパスフィルタ
を縦続接続することで、高域まで２次の積分特性が得ら
れ、ノイズシェーピング特性の向上を可能とする効果が
得られる。
【図１】本発明の第１の実施例におけるノイズシェーピ
ング回路の構成を示すブロック図
ング回路の構成を示すブロック図
【図２】同第１の実施例のノイズシェーピング回路の具
体的な構成を示す回路図
体的な構成を示す回路図
【図３】同第１の実施例の動作を説明する動作説明図
【図４】本発明の第２の実施例におけるノイズシェーピ
ング回路の構成を示すブロック図
ング回路の構成を示すブロック図
【図５】同第２の実施例のノイズシェーピング回路の具
体的な構成を示す回路図
体的な構成を示す回路図
【図６】従来のノイズシェーピング回路の構成を示すブ
ロック図
ロック図
【図７】同従来例の動作を説明する動作説明図
１０１，４０１ 入力端子 １０２，４０２ 入力抵抗 １０３，４０３ 演算増幅器 １０４，４０４ ハイパスフィルタ １０５，４０５ Ａ／Ｄ変換器 １０６，４０６ 出力端子 １０７，４０７ 遅延器 １０８，４０８ Ｄ／Ａ変換器 １０９，４０９ 帰還抵抗 １１０ レベル検出器 １１１，４１１ 切り換え器 ４１０ 周波数検出器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−357717（ＪＰ，Ａ) 特開 平５−235773（ＪＰ，Ａ) 特開 平５−110442（ＪＰ，Ａ) 特開 平４−129334（ＪＰ，Ａ) 特開 平４−320111（ＪＰ，Ａ) 特開 平６−164416（ＪＰ，Ａ) 米国特許5012244（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02 H03H 11/04 H03H 11/12 H03M 1/08
Claims (2)
- 【請求項１】 ｎ次のハイパスフィルタを帰還回路とし
た積分手段と、 前記積分手段の出力信号の振幅レベルを判断するレベル
検出手段と、 前記レベル検出手段の出力に基づき前記ハイパスフィル
タの次数を２次に切り換える切り換え手段と、 前記積分手段の出力を帯域制限するローパスフィルタ
と、 前記ローパスフィルタの出力であるアナログ信号をディ
ジタル信号に変換するアナログ／ディジタル変換手段
と、 前記アナログ／ディジタル変換手段により変換されたデ
ィジタル信号を１標本化周期遅延させる遅延手段と、 前記遅延手段により遅延されたディジタル信号をアナロ
グ信号に変換するディジタル／アナログ変換手段と、 前記ディジタル／アナログ変換手段の出力を前記積分手
段に帰還する帰還抵抗とを備えたことを特徴とするノイ
ズシェーピング回路。 - 【請求項２】 ｎ次のハイパスフィルタを帰還回路とし
た積分手段と、 前記積分手段の出力信号の周波数を判断する周波数検出
手段と、 前記周波数検出手段の出力に基づき前記ハイパスフィル
タの遮断特性を切り換える切り換え手段と、 前記積分手段の出力を帯域制限するローパスフィルタ
と、 前記ローパスフィルタの出力であるアナログ信号をディ
ジタル信号に変換するアナログ／ディジタル変換手段
と、 前記アナログ／ディジタル変換手段により変換されたデ
ィジタル信号を１標本化周期遅延させる遅延手段と、 前記遅延手段により遅延されたディジタル信号をアナロ
グ信号に変換するディジタル／アナログ変換手段と、 前記ディジタル／アナログ変換手段の出力を前記積分手
段に帰還する帰還抵抗とを備えたことを特徴とするノイ
ズシェーピング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02015194A JP3243917B2 (ja) | 1994-02-17 | 1994-02-17 | ノイズシェーピング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02015194A JP3243917B2 (ja) | 1994-02-17 | 1994-02-17 | ノイズシェーピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07231258A JPH07231258A (ja) | 1995-08-29 |
| JP3243917B2 true JP3243917B2 (ja) | 2002-01-07 |
Family
ID=12019160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02015194A Expired - Fee Related JP3243917B2 (ja) | 1994-02-17 | 1994-02-17 | ノイズシェーピング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243917B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104793680A (zh) * | 2015-04-08 | 2015-07-22 | 云南森格科技有限公司 | 一种电压信号解调电路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959291A (en) * | 1997-06-27 | 1999-09-28 | Caliper Technologies Corporation | Method and apparatus for measuring low power signals |
| EP2273682A4 (en) | 2008-04-28 | 2011-10-26 | Panasonic Corp | INTEGRATEUR, RESONATEUR AND ANALOGUE / DIGITAL OVERHEAD CONVERTER |
| JP2010263483A (ja) * | 2009-05-08 | 2010-11-18 | Sony Corp | Δς変調器 |
| JP5275195B2 (ja) | 2009-09-29 | 2013-08-28 | パナソニック株式会社 | 複素２次積分器およびそれを備えたオーバーサンプリングａ／ｄ変換器 |
| JP5275196B2 (ja) | 2009-09-29 | 2013-08-28 | パナソニック株式会社 | 積分器およびそれを備えたオーバーサンプリングａ／ｄ変換器 |
| JP5711706B2 (ja) * | 2012-09-12 | 2015-05-07 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調回路 |
-
1994
- 1994-02-17 JP JP02015194A patent/JP3243917B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104793680A (zh) * | 2015-04-08 | 2015-07-22 | 云南森格科技有限公司 | 一种电压信号解调电路 |
| CN104793680B (zh) * | 2015-04-08 | 2017-12-12 | 云南卓烁科技有限公司 | 一种电压信号解调电路 |
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| Publication number | Publication date |
|---|---|
| JPH07231258A (ja) | 1995-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |