JP3092360B2 - ノイズシェーピング回路 - Google Patents
ノイズシェーピング回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、量子化雑音等のノイズ
の周波数構造を変化させるノイズシェーピング回路に関
するものである。
の周波数構造を変化させるノイズシェーピング回路に関
するものである。
【０００２】
【従来の技術】近年、１〜３ビットの量子化数で１６ビ
ット以上の精度を持つアナログ／ディジタル変換器（Ａ
／Ｄ変換器）やディジタル／アナログ変換器（Ｄ／Ａ変
換器）が登場してきた。これらは、オーバサンプリング
とノイズシェーピングを用いて、量子化の精度を振幅か
ら時間軸に依存する形を取っている。そして、ノイズシ
ェーピングは量子化器を帰還ループ内に設けることで、
量子化雑音に微分特性即ち高域上がりの特性を与えるも
のであり、オーディオ帯域の量子化雑音を低減し、高い
Ｓ／Ｎが得られる特長を持つ。更に、ノイズシェーピン
グの次数を大きくすると低域でのノイズが減少（同一の
標本化周波数ｆsで周波数ｆs／３２において次数を１次
から２次にすると−１３ｄＢ、３次にすると−２９ｄ
Ｂ、４次にすると−４４ｄＢとなる）する。
ット以上の精度を持つアナログ／ディジタル変換器（Ａ
／Ｄ変換器）やディジタル／アナログ変換器（Ｄ／Ａ変
換器）が登場してきた。これらは、オーバサンプリング
とノイズシェーピングを用いて、量子化の精度を振幅か
ら時間軸に依存する形を取っている。そして、ノイズシ
ェーピングは量子化器を帰還ループ内に設けることで、
量子化雑音に微分特性即ち高域上がりの特性を与えるも
のであり、オーディオ帯域の量子化雑音を低減し、高い
Ｓ／Ｎが得られる特長を持つ。更に、ノイズシェーピン
グの次数を大きくすると低域でのノイズが減少（同一の
標本化周波数ｆsで周波数ｆs／３２において次数を１次
から２次にすると−１３ｄＢ、３次にすると−２９ｄ
Ｂ、４次にすると−４４ｄＢとなる）する。
【０００３】ところで、２次以下のノイズシェーピング
は安定に動作するが、３次以上の構成では量子化ステッ
プ数の制約や量子化雑音が量子化器の入力と相関を持つ
ため動作が不安定になる。
は安定に動作するが、３次以上の構成では量子化ステッ
プ数の制約や量子化雑音が量子化器の入力と相関を持つ
ため動作が不安定になる。
【０００４】そこで、従来より量子化器の量子化ステッ
プ数を増加させ量子化雑音が入力と無相関になるように
する方法や、雑誌「ラジオ技術」（ラジオ技術社）1989
年2月号pp.88〜pp.97に記載されているようなスタガー
ドデルタ・シグマ（ΔΣ）型のノイズシェーピング回路
を用いた１ビットＡ／Ｄ変換器があった。
プ数を増加させ量子化雑音が入力と無相関になるように
する方法や、雑誌「ラジオ技術」（ラジオ技術社）1989
年2月号pp.88〜pp.97に記載されているようなスタガー
ドデルタ・シグマ（ΔΣ）型のノイズシェーピング回路
を用いた１ビットＡ／Ｄ変換器があった。
【０００５】以下に、従来のスタガードΔΣ型のノイズ
シェーピング回路について説明する。
シェーピング回路について説明する。
【０００６】図５は従来のスタガードΔΣ型のノイズシ
ェーピング回路を用いた１ビットＡ／Ｄ変換器を示すも
のである。５１はアナログ信号を入力する入力端子、５
２は積分器、５３は積分器５２の出力を積分する積分
器、５４は積分器５３の出力を積分し積分した出力を所
定の出力値で制限するリミッタ付きの積分器、５５は積
分器５３の出力を増幅する増幅器、５６は積分器５４の
出力を増幅する増幅器、５７は積分器５２の出力と増幅
器５５及び５６の出力を加算する加算器、５８は加算器
５７の出力を１ビットのディジタル信号に変換するＡ／
Ｄ変換器、５９はＡ／Ｄ変換器５８の出力信号を出力す
る出力端子、５１０はＡ／Ｄ変換器５８の出力を１標本
化周期遅延させる遅延器、５１１は入力信号と遅延器５
１０の出力を加算する加算器であり、加算器５１１の出
力は積分器５２に入力される。
ェーピング回路を用いた１ビットＡ／Ｄ変換器を示すも
のである。５１はアナログ信号を入力する入力端子、５
２は積分器、５３は積分器５２の出力を積分する積分
器、５４は積分器５３の出力を積分し積分した出力を所
定の出力値で制限するリミッタ付きの積分器、５５は積
分器５３の出力を増幅する増幅器、５６は積分器５４の
出力を増幅する増幅器、５７は積分器５２の出力と増幅
器５５及び５６の出力を加算する加算器、５８は加算器
５７の出力を１ビットのディジタル信号に変換するＡ／
Ｄ変換器、５９はＡ／Ｄ変換器５８の出力信号を出力す
る出力端子、５１０はＡ／Ｄ変換器５８の出力を１標本
化周期遅延させる遅延器、５１１は入力信号と遅延器５
１０の出力を加算する加算器であり、加算器５１１の出
力は積分器５２に入力される。
【０００７】図５を用いて、系の安定性について説明す
る。５８は１ビットのＡ／Ｄ変換器であり、入力をＵ、
出力をＹとすれば、出力Ｙは入力Ｕの符号の正負に応じ
て＋１，−１となる。ただし、出力Ｙの大きさは１であ
る。従って、Ａ／Ｄ変換器５８で発生する量子化雑音を
Ｑとすると、Ａ／Ｄ変換器５８の入出力間の関係式は
（数１）、（数２）となる。
る。５８は１ビットのＡ／Ｄ変換器であり、入力をＵ、
出力をＹとすれば、出力Ｙは入力Ｕの符号の正負に応じ
て＋１，−１となる。ただし、出力Ｙの大きさは１であ
る。従って、Ａ／Ｄ変換器５８で発生する量子化雑音を
Ｑとすると、Ａ／Ｄ変換器５８の入出力間の関係式は
（数１）、（数２）となる。
【０００８】
【数１】
【０００９】
【数２】
【００１０】但し、｜Ｕ｜は入力Ｕの大きさを現す。ま
た、遅延器５１０の位相回転を無視すると図５の系のオ
ープンループゲインＧ0(s)は（数３）となる。
た、遅延器５１０の位相回転を無視すると図５の系のオ
ープンループゲインＧ0(s)は（数３）となる。
【００１１】
【数３】
【００１２】（数３）の周波数特性を図６に示す。図６
（ａ）はα＝β＝１としている。図６（ａ）より、ｋ＜
＝１ではゲインが１以下になる周波数において位相が−
１８０度以上になり不安定となる。即ち｜Ｕ｜が１を越
えると発振が始まりＵが増大し、ｋがどんどん小さくな
り発振を加速する。ここで、β＜α＜１とするとｋ＝１
では図６（ｂ）となり、位相余裕があるためｋ＝１／３
でも発振は開始しない。ｋがさらに小さくなると発振が
開始するが、積分器５４はリミッタを持ち一定値となる
ため系は２次のノイズシェーピングとなり発振は起こら
ない。
（ａ）はα＝β＝１としている。図６（ａ）より、ｋ＜
＝１ではゲインが１以下になる周波数において位相が−
１８０度以上になり不安定となる。即ち｜Ｕ｜が１を越
えると発振が始まりＵが増大し、ｋがどんどん小さくな
り発振を加速する。ここで、β＜α＜１とするとｋ＝１
では図６（ｂ）となり、位相余裕があるためｋ＝１／３
でも発振は開始しない。ｋがさらに小さくなると発振が
開始するが、積分器５４はリミッタを持ち一定値となる
ため系は２次のノイズシェーピングとなり発振は起こら
ない。
【００１３】この従来例は、積分器５３及び積分器５４
の出力にそれぞれゲインが１未満の増幅器５５（ゲイン
α）、５６（ゲインβ）を設けて系の位相余裕を大きく
し、更に大きな入力信号に対しては積分器５４のリミッ
タで積分器５４の出力を一定とすることで系を２次に
し、安定なノイズシェーピング回路の構成を可能として
いる。
の出力にそれぞれゲインが１未満の増幅器５５（ゲイン
α）、５６（ゲインβ）を設けて系の位相余裕を大きく
し、更に大きな入力信号に対しては積分器５４のリミッ
タで積分器５４の出力を一定とすることで系を２次に
し、安定なノイズシェーピング回路の構成を可能として
いる。
【００１４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、３次のノイズシェーピング回路を構成する
のに積分器を３個必要とする。そのため、部品点数が増
えることによるコストアップと言う問題点と、部品から
生じる雑音が増加すると言う問題点とを有していた。
の構成では、３次のノイズシェーピング回路を構成する
のに積分器を３個必要とする。そのため、部品点数が増
えることによるコストアップと言う問題点と、部品から
生じる雑音が増加すると言う問題点とを有していた。
【００１５】本発明は上記従来の問題点を解決するもの
で、積分器に帰還回路としてｎ次のハイパスフィルタを
用いることで１個の演算増幅器でｎ次のノイズシェーピ
ング回路を構成し部品点数及び部品から生じる雑音を減
少させることを可能とすることと、積分器の出力信号の
振幅レベルに応じて積分器の帰還回路であるフィルタの
次数をｎ次から２次に切り換えることで安定なノイズシ
ェーピング回路を構成することを可能とすることと、ま
た、積分器の出力信号の周波数成分により帰還回路であ
るフィルタの遮断特性を切り換えることで安定なノイズ
シェーピング回路を構成することを可能とするノイズシ
ェーピング回路を提供することを目的とする。
で、積分器に帰還回路としてｎ次のハイパスフィルタを
用いることで１個の演算増幅器でｎ次のノイズシェーピ
ング回路を構成し部品点数及び部品から生じる雑音を減
少させることを可能とすることと、積分器の出力信号の
振幅レベルに応じて積分器の帰還回路であるフィルタの
次数をｎ次から２次に切り換えることで安定なノイズシ
ェーピング回路を構成することを可能とすることと、ま
た、積分器の出力信号の周波数成分により帰還回路であ
るフィルタの遮断特性を切り換えることで安定なノイズ
シェーピング回路を構成することを可能とするノイズシ
ェーピング回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】この目的を達成するため
に本発明のノイズシェーピング回路は、ｎ次のハイパス
フィルタを帰還回路とした積分手段と、積分手段の出力
信号の振幅レベルを判断するレベル検出手段と、レベル
検出手段の出力に基づきハイパスフィルタの次数を２次
に切り換える切り換え手段と、積分手段の出力であるア
ナログ信号をディジタル信号に変換するアナログ／ディ
ジタル変換手段と、アナログ／ディジタル変換手段によ
り変換されたディジタル信号を１標本化周期遅延させる
遅延手段と、遅延手段により遅延されたディジタル信号
をアナログ信号に変換するディジタル／アナログ変換手
段と、ディジタル／アナログ変換手段の出力を前記積分
手段に帰還する帰還抵抗とを備えた構成を持つ。
に本発明のノイズシェーピング回路は、ｎ次のハイパス
フィルタを帰還回路とした積分手段と、積分手段の出力
信号の振幅レベルを判断するレベル検出手段と、レベル
検出手段の出力に基づきハイパスフィルタの次数を２次
に切り換える切り換え手段と、積分手段の出力であるア
ナログ信号をディジタル信号に変換するアナログ／ディ
ジタル変換手段と、アナログ／ディジタル変換手段によ
り変換されたディジタル信号を１標本化周期遅延させる
遅延手段と、遅延手段により遅延されたディジタル信号
をアナログ信号に変換するディジタル／アナログ変換手
段と、ディジタル／アナログ変換手段の出力を前記積分
手段に帰還する帰還抵抗とを備えた構成を持つ。
【００１７】また本発明のノイズシェーピング回路は、
ｎ次のハイパスフィルタを帰還回路とした積分手段と、
積分手段の出力信号の周波数を判断する周波数検出手段
と、周波数検出手段の出力に基づき前記ハイパスフィル
タの遮断特性を切り換える切り換え手段と、積分手段の
出力であるアナログ信号をディジタル信号に変換するア
ナログ／ディジタル変換手段と、アナログ／ディジタル
変換手段により変換されたディジタル信号を１標本化周
期遅延させる遅延手段と、遅延手段により遅延されたデ
ィジタル信号をアナログ信号に変換するディジタル／ア
ナログ変換手段と、ディジタル／アナログ変換手段の出
力を前記積分手段に帰還する帰還抵抗とを備えた構成を
持つ。
ｎ次のハイパスフィルタを帰還回路とした積分手段と、
積分手段の出力信号の周波数を判断する周波数検出手段
と、周波数検出手段の出力に基づき前記ハイパスフィル
タの遮断特性を切り換える切り換え手段と、積分手段の
出力であるアナログ信号をディジタル信号に変換するア
ナログ／ディジタル変換手段と、アナログ／ディジタル
変換手段により変換されたディジタル信号を１標本化周
期遅延させる遅延手段と、遅延手段により遅延されたデ
ィジタル信号をアナログ信号に変換するディジタル／ア
ナログ変換手段と、ディジタル／アナログ変換手段の出
力を前記積分手段に帰還する帰還抵抗とを備えた構成を
持つ。
【００１８】
【作用】本発明は上記した構成により、以下のような作
用をする。即ち、アナログ／ディジタル変換手段は積分
手段の出力であるアナログ信号をディジタル信号に変換
する。遅延手段はアナログ／ディジタル変換手段の出力
を１標本化周期遅延する。遅延手段の出力は帰還抵抗を
通じて積分手段に帰還され入力信号と加算される。この
ような構成でノイズシェーピング回路を構成する。そし
て、積分手段の帰還回路がｎ次のハイパスフィルタであ
るためｎ次のノイズシェーピング回路を構成する。更
に、レベル検出手段は積分手段の出力信号の振幅レベル
を検出する。そして、積分手段の出力レベルが所定レベ
ルよりも大きくなると切り換え手段に切り換え信号を出
力する。切り換え手段はレベル検出手段の出力に基づき
積分手段の帰還回路であるハイパスフィルタの次数をｎ
次から２次に切り換えるようにしている。
用をする。即ち、アナログ／ディジタル変換手段は積分
手段の出力であるアナログ信号をディジタル信号に変換
する。遅延手段はアナログ／ディジタル変換手段の出力
を１標本化周期遅延する。遅延手段の出力は帰還抵抗を
通じて積分手段に帰還され入力信号と加算される。この
ような構成でノイズシェーピング回路を構成する。そし
て、積分手段の帰還回路がｎ次のハイパスフィルタであ
るためｎ次のノイズシェーピング回路を構成する。更
に、レベル検出手段は積分手段の出力信号の振幅レベル
を検出する。そして、積分手段の出力レベルが所定レベ
ルよりも大きくなると切り換え手段に切り換え信号を出
力する。切り換え手段はレベル検出手段の出力に基づき
積分手段の帰還回路であるハイパスフィルタの次数をｎ
次から２次に切り換えるようにしている。
【００１９】また、本発明は上記した構成により、以下
のような作用をする。即ち、アナログ／ディジタル変換
手段は積分手段の出力であるアナログ信号をディジタル
信号に変換する。遅延手段はアナログ／ディジタル変換
手段の出力を１標本化周期遅延する。遅延手段の出力は
帰還抵抗を通じて積分手段に帰還され入力信号と加算さ
れる。このような構成でノイズシェーピング回路を構成
する。そして、積分手段の帰還回路がｎ次のハイパスフ
ィルタであるためｎ次のノイズシェーピング回路を構成
する。更に、周波数検出手段は積分手段の出力信号に所
定の周波数成分を持つ信号を検出する。そして、検出し
たら切り換え手段に切り換え信号を出力する。切り換え
手段は周波数検出手段の出力に基づき積分手段の帰還回
路であるハイパスフィルタの遮断特性を切り換えるよう
にしている。
のような作用をする。即ち、アナログ／ディジタル変換
手段は積分手段の出力であるアナログ信号をディジタル
信号に変換する。遅延手段はアナログ／ディジタル変換
手段の出力を１標本化周期遅延する。遅延手段の出力は
帰還抵抗を通じて積分手段に帰還され入力信号と加算さ
れる。このような構成でノイズシェーピング回路を構成
する。そして、積分手段の帰還回路がｎ次のハイパスフ
ィルタであるためｎ次のノイズシェーピング回路を構成
する。更に、周波数検出手段は積分手段の出力信号に所
定の周波数成分を持つ信号を検出する。そして、検出し
たら切り換え手段に切り換え信号を出力する。切り換え
手段は周波数検出手段の出力に基づき積分手段の帰還回
路であるハイパスフィルタの遮断特性を切り換えるよう
にしている。
【００２０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００２１】図１は本発明の第１の実施例におけるノイ
ズシェーピング回路のブロック図を示す。図１におい
て、１はアナログ信号を入力する入力端子、２は入力抵
抗、３は演算増幅器、４はｎ次のハイパスフィルタ、５
は演算増幅器３の出力信号をディジタル信号に変換する
Ａ／Ｄ変換器、６はＡ／Ｄ変換器５の出力信号を出力す
る出力端子、７はＡ／Ｄ変換器５の出力信号を１標本化
周期遅延させる遅延器、８は遅延器７の出力であるディ
ジタル信号をアナログ信号に変換するＤ／Ａ変換器、９
はＤ／Ａ変換器８の出力信号を演算増幅器３に帰還する
帰還抵抗、１０は演算増幅器３の出力信号の振幅レベル
が所定のレベル以上であるかを検出するレベル検出器、
１１はレベル検出器１０の出力に基づきハイパスフィル
タ４の次数をｎ次から２次に切り換える切り換え器であ
る。
ズシェーピング回路のブロック図を示す。図１におい
て、１はアナログ信号を入力する入力端子、２は入力抵
抗、３は演算増幅器、４はｎ次のハイパスフィルタ、５
は演算増幅器３の出力信号をディジタル信号に変換する
Ａ／Ｄ変換器、６はＡ／Ｄ変換器５の出力信号を出力す
る出力端子、７はＡ／Ｄ変換器５の出力信号を１標本化
周期遅延させる遅延器、８は遅延器７の出力であるディ
ジタル信号をアナログ信号に変換するＤ／Ａ変換器、９
はＤ／Ａ変換器８の出力信号を演算増幅器３に帰還する
帰還抵抗、１０は演算増幅器３の出力信号の振幅レベル
が所定のレベル以上であるかを検出するレベル検出器、
１１はレベル検出器１０の出力に基づきハイパスフィル
タ４の次数をｎ次から２次に切り換える切り換え器であ
る。
【００２２】このように構成された本実施例の第１のノ
イズシェーピング回路について、以下その動作について
説明する。入力端子１から入力されたアナログ信号は、
ハイパスフィルタ４を帰還回路とする入力抵抗２、演算
増幅器３及びハイパスフィルタ４からなる積分器に入力
される。Ａ／Ｄ変換器５は演算増幅器３の出力をディジ
タル信号に変換し、出力端子６に出力する。遅延器７は
Ａ／Ｄ変換器５の出力信号であるディジタル信号を１標
本化周期Ｔs遅延する。Ｄ／Ａ変換器８は遅延器７の出
力即ちＡ／Ｄ変換器５が出力するディジタル信号を１標
本化周期遅延した信号をアナログ信号に変換する。そし
て、Ｄ／Ａ変換器８の出力は帰還抵抗９を通じて演算増
幅器３に帰還される。ハイパスフィルタ４の次数はｎ次
であるため、全体としてはｎ次のノイズシェーピング回
路を構成する。ところで、３次以上のノイズシェーピン
グ回路はＡ／Ｄ変換器５の量子化ステップが大きくない
とＡ／Ｄ変換器５で発生した量子化雑音は入力信号と相
関を持つため入力信号の振幅レベルが大きくなると不安
定になり発振する。そこで、レベル検出器１０は演算増
幅器３の出力信号の振幅レベルが所定のレベル（ノイズ
シェーピング回路が不安定になる信号レベル）以上であ
ることを検出する。そして、切り換え器１１はレベル検
出器１０の出力に基づきハイパスフィルタ４の次数をｎ
次から２次に切り換える。つまり、ｎ次のノイズシェー
ピング回路から２次のノイズシェーピング回路に切り換
わることになる。また、２次のノイズシェーピング回路
はＡ／Ｄ変換器５の量子化ステップに関係なく安定であ
る。そのため、本実施例は安定となる。
イズシェーピング回路について、以下その動作について
説明する。入力端子１から入力されたアナログ信号は、
ハイパスフィルタ４を帰還回路とする入力抵抗２、演算
増幅器３及びハイパスフィルタ４からなる積分器に入力
される。Ａ／Ｄ変換器５は演算増幅器３の出力をディジ
タル信号に変換し、出力端子６に出力する。遅延器７は
Ａ／Ｄ変換器５の出力信号であるディジタル信号を１標
本化周期Ｔs遅延する。Ｄ／Ａ変換器８は遅延器７の出
力即ちＡ／Ｄ変換器５が出力するディジタル信号を１標
本化周期遅延した信号をアナログ信号に変換する。そし
て、Ｄ／Ａ変換器８の出力は帰還抵抗９を通じて演算増
幅器３に帰還される。ハイパスフィルタ４の次数はｎ次
であるため、全体としてはｎ次のノイズシェーピング回
路を構成する。ところで、３次以上のノイズシェーピン
グ回路はＡ／Ｄ変換器５の量子化ステップが大きくない
とＡ／Ｄ変換器５で発生した量子化雑音は入力信号と相
関を持つため入力信号の振幅レベルが大きくなると不安
定になり発振する。そこで、レベル検出器１０は演算増
幅器３の出力信号の振幅レベルが所定のレベル（ノイズ
シェーピング回路が不安定になる信号レベル）以上であ
ることを検出する。そして、切り換え器１１はレベル検
出器１０の出力に基づきハイパスフィルタ４の次数をｎ
次から２次に切り換える。つまり、ｎ次のノイズシェー
ピング回路から２次のノイズシェーピング回路に切り換
わることになる。また、２次のノイズシェーピング回路
はＡ／Ｄ変換器５の量子化ステップに関係なく安定であ
る。そのため、本実施例は安定となる。
【００２３】図２は第１の実施例の具体的な回路の一例
であり、２１はアナログ信号を入力する入力端子、２２
は抵抗器Ｒ1、２３は演算増幅器、２４はコンデンサ
Ｃ1、２５はコンデンサＣ2、２６はコンデンサＣ3、２
７は抵抗器Ｒ3、２８は抵抗器Ｒ4、２９はダイオードＤ
1，２１０はダイオードＤ2，２１１はコンパレータ、２
１２は出力端子、２１３はＤ型フリップフロップ（Ｄ・
ＦＦ）、２１４はサンプリングクロックを入力する入力
端子、２１５は抵抗器Ｒ2である。
であり、２１はアナログ信号を入力する入力端子、２２
は抵抗器Ｒ1、２３は演算増幅器、２４はコンデンサ
Ｃ1、２５はコンデンサＣ2、２６はコンデンサＣ3、２
７は抵抗器Ｒ3、２８は抵抗器Ｒ4、２９はダイオードＤ
1，２１０はダイオードＤ2，２１１はコンパレータ、２
１２は出力端子、２１３はＤ型フリップフロップ（Ｄ・
ＦＦ）、２１４はサンプリングクロックを入力する入力
端子、２１５は抵抗器Ｒ2である。
【００２４】以上のように構成した具体的な回路例につ
いて説明する。ここでは、ハイパスフィルタ４の次数を
３次（ｎ＝３）として説明する。
いて説明する。ここでは、ハイパスフィルタ４の次数を
３次（ｎ＝３）として説明する。
【００２５】コンデンサ２４〜２６、抵抗器２７，２８
は３次のハイパスフィルタ４を構成する。そして、この
ハイパスフィルタ４を帰還回路として抵抗器２２と演算
増幅器２３とで積分器を構成し、入力端子２１から入力
される入力信号と抵抗２１５を通じて入力される帰還信
号との和を積分する。コンパレータ２１１は演算増幅器
２３の出力信号の符号の正負を判定する。即ち、コンパ
レータ２１１は演算増幅器２３の出力であるアナログ信
号をディジタル信号に変換する１ビットのＡ／Ｄ変換器
である。変換されたディジタル信号は出力端子２１２か
ら出力される。また、Ｄ・ＦＦ２１３は入力端子２１４
から入力されるサンプリングクロック（ｆs）に基づ
き、コンパレータ２１１が出力するディジタル信号を１
標本化周期（Ｔs＝１／ｆs）遅延する。そして、Ｄ・Ｆ
Ｆ２１３が出力するディジタル信号は二値信号であるた
めＤ／Ａ変換器８は必要ない。そして、抵抗２１５を通
じて演算増幅器２３に帰還される。
は３次のハイパスフィルタ４を構成する。そして、この
ハイパスフィルタ４を帰還回路として抵抗器２２と演算
増幅器２３とで積分器を構成し、入力端子２１から入力
される入力信号と抵抗２１５を通じて入力される帰還信
号との和を積分する。コンパレータ２１１は演算増幅器
２３の出力信号の符号の正負を判定する。即ち、コンパ
レータ２１１は演算増幅器２３の出力であるアナログ信
号をディジタル信号に変換する１ビットのＡ／Ｄ変換器
である。変換されたディジタル信号は出力端子２１２か
ら出力される。また、Ｄ・ＦＦ２１３は入力端子２１４
から入力されるサンプリングクロック（ｆs）に基づ
き、コンパレータ２１１が出力するディジタル信号を１
標本化周期（Ｔs＝１／ｆs）遅延する。そして、Ｄ・Ｆ
Ｆ２１３が出力するディジタル信号は二値信号であるた
めＤ／Ａ変換器８は必要ない。そして、抵抗２１５を通
じて演算増幅器２３に帰還される。
【００２６】以上の構成で、３次のノイズシェーピング
回路を構成する。入力信号をｘ、出力信号をｙ、コンパ
レータ２１１で発生する量子化雑音をＱとしたときの入
出力間の関係式は（数４）となる。
回路を構成する。入力信号をｘ、出力信号をｙ、コンパ
レータ２１１で発生する量子化雑音をＱとしたときの入
出力間の関係式は（数４）となる。
【００２７】
【数４】
【００２８】但し、（数５），（数６），（数７）を条
件とする。
件とする。
【００２９】
【数５】
【００３０】
【数６】
【００３１】
【数７】
【００３２】ところで、図２に示したノイズシェーピン
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器２３の出力信号がコンパレー
タ２１１の出力レベルを越えると発振が始まる。しか
し、演算増幅器２３の出力信号レベルがコンパレータ２
１１の出力レベルに等しくなる前にダイオード２９，２
１０が導通する。更に、ダイオード２９，２１０はコン
デンサ２６に並列に接続されているため、ダイオード２
９，２１０が導通することによりコンデンサ２６は短絡
されハイパスフィルタ４は次数が３次から２次に変化す
る。つまり、ダイオード２９，２１０は演算増幅器２３
の出力信号レベルが所定レベル以上であるかを検出する
レベル検出器１０とハイパスフィルタ４の次数を切り換
える切り換え器１１の役割を持っている。従って、演算
増幅器２３の出力信号レベルがコンパレータ２１１の出
力レベルを越える場合、２次のノイズシェーピング回路
となるため本ノイズシェーピング回路は発振しない。な
お、この具体的な回路例では、演算増幅器２３の出力レ
ベルを検出する判断の基準レベルをダイオード１個分の
順方向電圧（０.６Ｖ）としたが、ダイオードを複数個
直列に接続することで基準レベルを簡単に変更できる。
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器２３の出力信号がコンパレー
タ２１１の出力レベルを越えると発振が始まる。しか
し、演算増幅器２３の出力信号レベルがコンパレータ２
１１の出力レベルに等しくなる前にダイオード２９，２
１０が導通する。更に、ダイオード２９，２１０はコン
デンサ２６に並列に接続されているため、ダイオード２
９，２１０が導通することによりコンデンサ２６は短絡
されハイパスフィルタ４は次数が３次から２次に変化す
る。つまり、ダイオード２９，２１０は演算増幅器２３
の出力信号レベルが所定レベル以上であるかを検出する
レベル検出器１０とハイパスフィルタ４の次数を切り換
える切り換え器１１の役割を持っている。従って、演算
増幅器２３の出力信号レベルがコンパレータ２１１の出
力レベルを越える場合、２次のノイズシェーピング回路
となるため本ノイズシェーピング回路は発振しない。な
お、この具体的な回路例では、演算増幅器２３の出力レ
ベルを検出する判断の基準レベルをダイオード１個分の
順方向電圧（０.６Ｖ）としたが、ダイオードを複数個
直列に接続することで基準レベルを簡単に変更できる。
【００３３】以上のように、本発明の第１の実施例で
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。さらに、ノイズシェーピン
グ回路の発振をレベル検出器が積分器の出力信号の振幅
レベルを検出し、発振を開始する電圧に達する前にハイ
パスフィルタの次数をｎ次から２次に切り換えノイズシ
ェーピング回路の次数を２次にして発振を回避してい
る。
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。さらに、ノイズシェーピン
グ回路の発振をレベル検出器が積分器の出力信号の振幅
レベルを検出し、発振を開始する電圧に達する前にハイ
パスフィルタの次数をｎ次から２次に切り換えノイズシ
ェーピング回路の次数を２次にして発振を回避してい
る。
【００３４】図３は本発明の第２の実施例におけるノイ
ズシェーピング回路のブロック図を示す。図３におい
て、３１はアナログ信号を入力する入力端子、３２は入
力抵抗、３３は演算増幅器、３４はｎ次のハイパスフィ
ルタ、３５は演算増幅器３３の出力信号をディジタル信
号に変換するＡ／Ｄ変換器、３６はＡ／Ｄ変換器３５の
出力信号を出力する出力端子、３７はＡ／Ｄ変換器３５
の出力信号を１標本化周期遅延させる遅延器、３８は遅
延器３７の出力であるディジタル信号をアナログ信号に
変換するＤ／Ａ変換器、３９はＤ／Ａ変換器３８の出力
信号を演算増幅器３３に帰還する帰還抵抗、３１０は演
算増幅器３３の出力信号に所定の周波数（低域）成分を
持つ信号が存在するかを検出する周波数検出器、３１１
は周波数検出器３１０の出力に基づきハイパスフィルタ
３４の遮断特性を切り換える切り換え器である。
ズシェーピング回路のブロック図を示す。図３におい
て、３１はアナログ信号を入力する入力端子、３２は入
力抵抗、３３は演算増幅器、３４はｎ次のハイパスフィ
ルタ、３５は演算増幅器３３の出力信号をディジタル信
号に変換するＡ／Ｄ変換器、３６はＡ／Ｄ変換器３５の
出力信号を出力する出力端子、３７はＡ／Ｄ変換器３５
の出力信号を１標本化周期遅延させる遅延器、３８は遅
延器３７の出力であるディジタル信号をアナログ信号に
変換するＤ／Ａ変換器、３９はＤ／Ａ変換器３８の出力
信号を演算増幅器３３に帰還する帰還抵抗、３１０は演
算増幅器３３の出力信号に所定の周波数（低域）成分を
持つ信号が存在するかを検出する周波数検出器、３１１
は周波数検出器３１０の出力に基づきハイパスフィルタ
３４の遮断特性を切り換える切り換え器である。
【００３５】このように構成された本実施例の第２のノ
イズシェーピング回路について、以下その動作について
説明する。入力端子３１から入力されたアナログ信号
は、ハイパスフィルタ３４を帰還回路とする入力抵抗３
２、演算増幅器３３及びハイパスフィルタ３４からなる
積分器に入力される。Ａ／Ｄ変換器３５は演算増幅器３
３の出力をディジタル信号に変換し、出力端子３６に出
力する。遅延器３７はＡ／Ｄ変換器３５の出力信号であ
るディジタル信号を１標本化周期Ｔs遅延する。Ｄ／Ａ
変換器３８は遅延器３７の出力即ちＡ／Ｄ変換器３５が
出力するディジタル信号を１標本化周期遅延した信号を
アナログ信号に変換する。そして、Ｄ／Ａ変換器３８の
出力は帰還抵抗３９を通じて演算増幅器３３に帰還され
る。ハイパスフィルタ３４の次数はｎ次であるため、全
体としてはｎ次のノイズシェーピング回路を構成する。
ところで、３次以上のノイズシェーピング回路はＡ／Ｄ
変換器３５の量子化ステップが大きくないとＡ／Ｄ変換
器３５で発生した量子化雑音が入力信号と相関を持つた
め入力信号の振幅レベルが大きくなると不安定になり発
振する。そこで、周波数検出器３１０は演算増幅器３３
の出力信号に所定の周波数（ハイパスフィルタ３４で大
きく減衰される周波数）成分の信号（この周波数では、
ハイパスフィルタ３４で大きく減衰されるため帰還量が
減り、ゲインが大きくなる。そのため、ノイズシェーピ
ング回路は不安定になる。）が存在するかを検出する。
そして、切り換え器３１１は周波数検出器３１０の出力
に基づきハイパスフィルタ３４の遮断特性を切り換え
る。つまり、演算増幅器の３３の出力信号にノイズシェ
ーピング回路を不安定にする周波数成分の信号が存在す
る場合、ハイパスフィルタの遮断特性を変化させ、即ち
系を不安定にする周波数成分の帰還量を小さくする。そ
のため、本実施例は安定となる。
イズシェーピング回路について、以下その動作について
説明する。入力端子３１から入力されたアナログ信号
は、ハイパスフィルタ３４を帰還回路とする入力抵抗３
２、演算増幅器３３及びハイパスフィルタ３４からなる
積分器に入力される。Ａ／Ｄ変換器３５は演算増幅器３
３の出力をディジタル信号に変換し、出力端子３６に出
力する。遅延器３７はＡ／Ｄ変換器３５の出力信号であ
るディジタル信号を１標本化周期Ｔs遅延する。Ｄ／Ａ
変換器３８は遅延器３７の出力即ちＡ／Ｄ変換器３５が
出力するディジタル信号を１標本化周期遅延した信号を
アナログ信号に変換する。そして、Ｄ／Ａ変換器３８の
出力は帰還抵抗３９を通じて演算増幅器３３に帰還され
る。ハイパスフィルタ３４の次数はｎ次であるため、全
体としてはｎ次のノイズシェーピング回路を構成する。
ところで、３次以上のノイズシェーピング回路はＡ／Ｄ
変換器３５の量子化ステップが大きくないとＡ／Ｄ変換
器３５で発生した量子化雑音が入力信号と相関を持つた
め入力信号の振幅レベルが大きくなると不安定になり発
振する。そこで、周波数検出器３１０は演算増幅器３３
の出力信号に所定の周波数（ハイパスフィルタ３４で大
きく減衰される周波数）成分の信号（この周波数では、
ハイパスフィルタ３４で大きく減衰されるため帰還量が
減り、ゲインが大きくなる。そのため、ノイズシェーピ
ング回路は不安定になる。）が存在するかを検出する。
そして、切り換え器３１１は周波数検出器３１０の出力
に基づきハイパスフィルタ３４の遮断特性を切り換え
る。つまり、演算増幅器の３３の出力信号にノイズシェ
ーピング回路を不安定にする周波数成分の信号が存在す
る場合、ハイパスフィルタの遮断特性を変化させ、即ち
系を不安定にする周波数成分の帰還量を小さくする。そ
のため、本実施例は安定となる。
【００３６】図４は第２の実施例の具体的な回路の一例
であり、４１はアナログ信号を入力する入力端子、４２
は抵抗器Ｒ1、４３は演算増幅器、４４はコンデンサ
Ｃ1、４５はコンデンサＣ2、４６はコンデンサＣ3、４
７はコンデンサＣ4、４８は抵抗器Ｒ3、４９は抵抗器Ｒ
4、４１０はコンパレータ、４１１は出力端子、４１２
はＤ型フリップフロップ（Ｄ・ＦＦ）、４１３はサンプ
リングクロックを入力する入力端子、４１４は抵抗器Ｒ
2である。
であり、４１はアナログ信号を入力する入力端子、４２
は抵抗器Ｒ1、４３は演算増幅器、４４はコンデンサ
Ｃ1、４５はコンデンサＣ2、４６はコンデンサＣ3、４
７はコンデンサＣ4、４８は抵抗器Ｒ3、４９は抵抗器Ｒ
4、４１０はコンパレータ、４１１は出力端子、４１２
はＤ型フリップフロップ（Ｄ・ＦＦ）、４１３はサンプ
リングクロックを入力する入力端子、４１４は抵抗器Ｒ
2である。
【００３７】以上のように構成した具体的な回路例につ
いて説明する。ここでハイパスフィルタ３４の次数を３
次（ｎ＝３）として説明する。
いて説明する。ここでハイパスフィルタ３４の次数を３
次（ｎ＝３）として説明する。
【００３８】コンデンサ４４〜４７、抵抗器４８，４９
は３次のハイパスフィルタ３４を構成する。そして、こ
のハイパスフィルタ３４を帰還回路として抵抗器４２と
演算増幅器４３とで積分器を構成し、入力端子４１から
入力される入力信号と抵抗４１４を通じて入力される帰
還信号との和を積分する。コンパレータ４１０は演算増
幅器４３の出力信号の符号の正負を判定する。即ち、コ
ンパレータ４１０は演算増幅器４３の出力であるアナロ
グ信号をディジタル信号に変換する１ビットのＡ／Ｄ変
換器である。変換されたディジタル信号は出力端子４１
１から出力される。また、Ｄ・ＦＦ４１２は入力端子４
１３から入力されるサンプリングクロック（ｆs）に基
づき、コンパレータ４１０が出力するディジタル信号を
１標本化周期（Ｔs＝１／ｆs）遅延する。そして、Ｄ・
ＦＦ４１２が出力するディジタル信号は二値信号である
ためＤ／Ａ変換器３８は必要ない。そして、抵抗４１４
を通じて演算増幅器４３に帰還される。
は３次のハイパスフィルタ３４を構成する。そして、こ
のハイパスフィルタ３４を帰還回路として抵抗器４２と
演算増幅器４３とで積分器を構成し、入力端子４１から
入力される入力信号と抵抗４１４を通じて入力される帰
還信号との和を積分する。コンパレータ４１０は演算増
幅器４３の出力信号の符号の正負を判定する。即ち、コ
ンパレータ４１０は演算増幅器４３の出力であるアナロ
グ信号をディジタル信号に変換する１ビットのＡ／Ｄ変
換器である。変換されたディジタル信号は出力端子４１
１から出力される。また、Ｄ・ＦＦ４１２は入力端子４
１３から入力されるサンプリングクロック（ｆs）に基
づき、コンパレータ４１０が出力するディジタル信号を
１標本化周期（Ｔs＝１／ｆs）遅延する。そして、Ｄ・
ＦＦ４１２が出力するディジタル信号は二値信号である
ためＤ／Ａ変換器３８は必要ない。そして、抵抗４１４
を通じて演算増幅器４３に帰還される。
【００３９】以上の構成で、コンデンサ４７のインピー
ダンス（１／ｓＣ4）が充分小さい周波数においては３
次のノイズシェーピング回路を構成する。そして、入出
力間の関係式は（数４）と等しい。
ダンス（１／ｓＣ4）が充分小さい周波数においては３
次のノイズシェーピング回路を構成する。そして、入出
力間の関係式は（数４）と等しい。
【００４０】ところで、図４に示したノイズシェーピン
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器４３の出力信号がコンパレー
タ４１０の出力レベルを越えると発振が始まる。しかも
演算増幅器４３の帰還回路はハイパスフィルタであり低
域の帰還量が少ない。そのため、低域のゲインが高くな
る。つまり、演算増幅器４３の出力は低域成分の信号レ
ベルが大きい。よって、発振を防止するには低域のゲイ
ンを低下させれば良いことがわかる。低域でのゲインを
制御する、つまりハイパスフィルタの低域での遮断特性
を制御するのは、コンデンサ４７である。コンデンサ４
７のインピーダンスが（数８）のとき、全体は３次のノ
イズシェーピング回路となり、（数４）となる。また、
コンデンサ４７のインピーダンスが（数９）のとき、２
次のノイズシェーピング回路と近似され、（数１０）と
なる。
グ回路は次数が３次でＡ／Ｄ変換器の量子化数が１ビッ
トであるため、演算増幅器４３の出力信号がコンパレー
タ４１０の出力レベルを越えると発振が始まる。しかも
演算増幅器４３の帰還回路はハイパスフィルタであり低
域の帰還量が少ない。そのため、低域のゲインが高くな
る。つまり、演算増幅器４３の出力は低域成分の信号レ
ベルが大きい。よって、発振を防止するには低域のゲイ
ンを低下させれば良いことがわかる。低域でのゲインを
制御する、つまりハイパスフィルタの低域での遮断特性
を制御するのは、コンデンサ４７である。コンデンサ４
７のインピーダンスが（数８）のとき、全体は３次のノ
イズシェーピング回路となり、（数４）となる。また、
コンデンサ４７のインピーダンスが（数９）のとき、２
次のノイズシェーピング回路と近似され、（数１０）と
なる。
【００４１】
【数８】
【００４２】
【数９】
【００４３】
【数１０】
【００４４】即ち、コンデンサ４７は周波数検出器３１
０及び切り換え器３１１の機能を持っている。コンデン
サ４７は演算増幅器４３の出力信号の周波数によりイン
ピーダンスが変化し、ハイパスフィルタの遮断特性が変
化する。つまり、次数が３次（高域）から２次（低域）
に変化する。そのため、演算増幅器４３の出力がコンパ
レータ４１０の出力レベルを越えても図４に示したノイ
ズシェーピング回路は安定である。
０及び切り換え器３１１の機能を持っている。コンデン
サ４７は演算増幅器４３の出力信号の周波数によりイン
ピーダンスが変化し、ハイパスフィルタの遮断特性が変
化する。つまり、次数が３次（高域）から２次（低域）
に変化する。そのため、演算増幅器４３の出力がコンパ
レータ４１０の出力レベルを越えても図４に示したノイ
ズシェーピング回路は安定である。
【００４５】以上のように、本発明の第２の実施例で
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。また、積分器の帰還回路は
ハイパスフィルタのため低域のゲインは高い。そのた
め、３次のノイズシェーピング回路は低域で発振する。
そこで、周波数検出器は積分器の出力信号に低域周波数
成分を持つ信号を検出し、ハイパスフィルタの低域での
遮断特性を変化させ、信号レベルが発振を開始する電圧
にならないように積分器の低域のゲインを制御する。こ
のようにして発振を回避している。
は、積分器を構成する帰還回路にｎ次のハイパスフィル
タを用いることで演算増幅器１つでｎ次のノイズシェー
ピング回路を構成している。また、積分器の帰還回路は
ハイパスフィルタのため低域のゲインは高い。そのた
め、３次のノイズシェーピング回路は低域で発振する。
そこで、周波数検出器は積分器の出力信号に低域周波数
成分を持つ信号を検出し、ハイパスフィルタの低域での
遮断特性を変化させ、信号レベルが発振を開始する電圧
にならないように積分器の低域のゲインを制御する。こ
のようにして発振を回避している。
【００４６】
【発明の効果】以上のように本発明は、積分器を構成す
る帰還回路にｎ次のハイパスフィルタを用いることで演
算増幅器１つでｎ次のノイズシェーピング回路を構成で
きるため、部品点数及び部品から生じる雑音を減少させ
ることを可能とする効果が得られる。
る帰還回路にｎ次のハイパスフィルタを用いることで演
算増幅器１つでｎ次のノイズシェーピング回路を構成で
きるため、部品点数及び部品から生じる雑音を減少させ
ることを可能とする効果が得られる。
【００４７】また、３次以上のノイズシェーピング回路
が発振するのを、積分器の出力信号の振幅レベルに応じ
て積分器の帰還回路であるフィルタの次数をｎ次から２
次に切り換えることで安定なノイズシェーピング回路を
構成することを可能とする効果が得られる。
が発振するのを、積分器の出力信号の振幅レベルに応じ
て積分器の帰還回路であるフィルタの次数をｎ次から２
次に切り換えることで安定なノイズシェーピング回路を
構成することを可能とする効果が得られる。
【００４８】更に、３次以上のノイズシェーピング回路
が発振するのを、積分器の出力信号の周波数成分により
帰還回路であるフィルタの遮断特性を切り換える即ち積
分器のゲインを制御することで安定なノイズシェーピン
グ回路を構成することを可能とする効果が得られる。
が発振するのを、積分器の出力信号の周波数成分により
帰還回路であるフィルタの遮断特性を切り換える即ち積
分器のゲインを制御することで安定なノイズシェーピン
グ回路を構成することを可能とする効果が得られる。
【図１】本発明の第１の実施例におけるノイズシェーピ
ング回路の構成を示すブロック図
ング回路の構成を示すブロック図
【図２】同第１の実施例のノイズシェーピング回路の具
体的な構成を示す回路図
体的な構成を示す回路図
【図３】本発明の第２の実施例におけるノイズシェーピ
ング回路の構成を示すブロック図
ング回路の構成を示すブロック図
【図４】同第２の実施例のノイズシェーピング回路の具
体的な構成を示す回路図
体的な構成を示す回路図
【図５】従来のノイズシェーピング回路の構成を示すブ
ロック図
ロック図
【図６】同従来例の動作を説明する動作説明図
１，３１ 入力端子 ２，３２ 入力抵抗 ３，３３ 演算増幅器 ４，３４ ハイパスフィルタ ５，３５ Ａ／Ｄ変換器 ６，３６ 出力端子 ７，３７ 遅延器 ８，３８ Ｄ／Ａ変換器 ９，３９ 帰還抵抗 １０ レベル検出器 １１，３１１ 切り換え器 ３１０ 周波数検出器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−96018（ＪＰ，Ａ) 特開 平５−110442（ＪＰ，Ａ) 特開 平４−320111（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (2)
- 【請求項１】 ｎ次のハイパスフィルタを帰還回路とし
た積分手段と、 前記積分手段の出力信号の振幅レベルを判断するレベル
検出手段と、 前記レベル検出手段の出力に基づき前記ハイパスフィル
タの次数を２次に切り換える切り換え手段と、 前記積分手段の出力であるアナログ信号をディジタル信
号に変換するアナログ／ディジタル変換手段と、 前記アナログ／ディジタル変換手段により変換されたデ
ィジタル信号を１標本化周期遅延させる遅延手段と、 前記遅延手段により遅延されたディジタル信号をアナロ
グ信号に変換するディジタル／アナログ変換手段と、 前記ディジタル／アナログ変換手段の出力を前記積分手
段に帰還する帰還抵抗とを備えたことを特徴とするノイ
ズシェーピング回路。 - 【請求項２】 ｎ次のハイパスフィルタを帰還回路とし
た積分手段と、 前記積分手段の出力信号の周波数を判断する周波数検出
手段と、 前記周波数検出手段の出力に基づき前記ハイパスフィル
タの遮断特性を切り換える切り換え手段と、 前記積分手段の出力であるアナログ信号をディジタル信
号に変換するアナログ／ディジタル変換手段と、 前記アナログ／ディジタル変換手段により変換されたデ
ィジタル信号を１標本化周期遅延させる遅延手段と、 前記遅延手段により遅延されたディジタル信号をアナロ
グ信号に変換するディジタル／アナログ変換手段と、 前記ディジタル／アナログ変換手段の出力を前記積分手
段に帰還する帰還抵抗とを備えたことを特徴とするノイ
ズシェーピング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04313061A JP3092360B2 (ja) | 1992-11-24 | 1992-11-24 | ノイズシェーピング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04313061A JP3092360B2 (ja) | 1992-11-24 | 1992-11-24 | ノイズシェーピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164416A JPH06164416A (ja) | 1994-06-10 |
| JP3092360B2 true JP3092360B2 (ja) | 2000-09-25 |
Family
ID=18036747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04313061A Expired - Fee Related JP3092360B2 (ja) | 1992-11-24 | 1992-11-24 | ノイズシェーピング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092360B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009133653A1 (ja) | 2008-04-28 | 2009-11-05 | パナソニック株式会社 | 積分器、共振器及びオーバーサンプリングａ／ｄ変換器 |
-
1992
- 1992-11-24 JP JP04313061A patent/JP3092360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164416A (ja) | 1994-06-10 |
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