JPH07162312A - ノイズシェイパ - Google Patents
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/44—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable
- H03M3/442—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by restricting the swing within the loop, e.g. gain scaling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
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- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 ノイズシェイパを、無信号入力時に出力パタ
ーンを一意的に簡易に決定することができるようにす
る。 【構成】 本実施例のノイズシェイパの第１の積分器１
２は、第１の減算器の出力信号の現データと第１の加算
回路２１の出力信号の１サンプル前のデータ（１サンプ
ル前の蓄積データ）を０．９９９倍したデータとを加算
することによって、第１の減算器の出力信号を積分する
不完全積分器となっている。なお、第２の積分器１４
は、第２の減算器の出力信号の現データと第２の加算回
路３１の出力信号の１サンプル前のデータ（１サンプル
前の蓄積データ）とを加算することによって、第２の減
算器の出力信号を積分する完全積分器となっている。
ーンを一意的に簡易に決定することができるようにす
る。 【構成】 本実施例のノイズシェイパの第１の積分器１
２は、第１の減算器の出力信号の現データと第１の加算
回路２１の出力信号の１サンプル前のデータ（１サンプ
ル前の蓄積データ）を０．９９９倍したデータとを加算
することによって、第１の減算器の出力信号を積分する
不完全積分器となっている。なお、第２の積分器１４
は、第２の減算器の出力信号の現データと第２の加算回
路３１の出力信号の１サンプル前のデータ（１サンプル
前の蓄積データ）とを加算することによって、第２の減
算器の出力信号を積分する完全積分器となっている。
Description
【０００１】
【産業上の利用分野】本発明は、ノイズシェイパに関
し、特に、電源立ち上げ時に、ノイズシェイパを構成す
る積分器（アキュムレータ）の初期値によらず常に一定
のＳ／Ｎ特性や歪特性等の雑音特性を得られるノイズシ
ェイパに関する。
し、特に、電源立ち上げ時に、ノイズシェイパを構成す
る積分器（アキュムレータ）の初期値によらず常に一定
のＳ／Ｎ特性や歪特性等の雑音特性を得られるノイズシ
ェイパに関する。
【０００２】
【従来の技術】図６は、ノイズシェイパの一従来例を示
すブロック図である。
すブロック図である。
【０００３】ノイズシェイパ100 は、１ビットの入力信
号ＶINに対して１ビットの出力信号ＶOUT を出力するも
のであり、第１の減算器101 と、第１の積分器102 と、
第２の減算器103 と、第２の積分器104 と、量子化器10
5 と、遅延器106 と、乗算器107 とからなる。ここで、
第１の減算器101 は、入力信号ＶINと遅延器106 の出力
信号との差を求めるためのものである。第１の積分器10
2 は、第１の減算器101 の出力信号を積分するためのも
のである。第２の減算器103 は、第１の積分器102 の出
力信号と乗算器107 の出力信号との差を求めるためのも
のである。第２の積分器104 は、第２の減算器103 の出
力信号を積分するためのものである。量子化器105 は、
第２の積分器104 の出力信号が”０”よりも大きいとき
は”＋１”の出力信号を出力し、第２の積分器104 の出
力信号が”０”以下のときは”−１”の出力信号を出力
することにより、第２の積分器104 の出力信号を量子化
するためのものである。なお、量子化器105 の出力信号
がノイズシェイパ100 の出力信号ＶOUT となる。遅延器
106 は、量子化器105 の出力信号すなわちノイズシェイ
パ100 の出力信号ＶOUT を１サンプル分遅延させたのち
第１の積分器102 および第２の積分器104 に帰還させる
ためのものである。乗算器107 は、遅延器106 の出力信
号を２倍するためのものである。
号ＶINに対して１ビットの出力信号ＶOUT を出力するも
のであり、第１の減算器101 と、第１の積分器102 と、
第２の減算器103 と、第２の積分器104 と、量子化器10
5 と、遅延器106 と、乗算器107 とからなる。ここで、
第１の減算器101 は、入力信号ＶINと遅延器106 の出力
信号との差を求めるためのものである。第１の積分器10
2 は、第１の減算器101 の出力信号を積分するためのも
のである。第２の減算器103 は、第１の積分器102 の出
力信号と乗算器107 の出力信号との差を求めるためのも
のである。第２の積分器104 は、第２の減算器103 の出
力信号を積分するためのものである。量子化器105 は、
第２の積分器104 の出力信号が”０”よりも大きいとき
は”＋１”の出力信号を出力し、第２の積分器104 の出
力信号が”０”以下のときは”−１”の出力信号を出力
することにより、第２の積分器104 の出力信号を量子化
するためのものである。なお、量子化器105 の出力信号
がノイズシェイパ100 の出力信号ＶOUT となる。遅延器
106 は、量子化器105 の出力信号すなわちノイズシェイ
パ100 の出力信号ＶOUT を１サンプル分遅延させたのち
第１の積分器102 および第２の積分器104 に帰還させる
ためのものである。乗算器107 は、遅延器106 の出力信
号を２倍するためのものである。
【０００４】ここで、第１の積分器102 は、図７（Ａ）
に示すように、第１の加算回路111と、第１の加算回路1
11 の出力信号を１サンプル分遅延させたのち第１の加
算回路111 に帰還させる第１の遅延回路112 とからな
る。したがって、第１の加算器111 は、図６に示した第
１の減算器101 の出力信号の現データと第１の加算回路
111 の出力信号の１サンプル前のデータ（１サンプル前
の蓄積データ）と和を求めることにより、第１の減算器
101 の出力信号の積分値をとるためのものである。な
お、第１の遅延回路112 の出力信号が第１の積分器102
の出力信号となる。また、図６に示した第２の積分器10
4 は、図７（Ｂ）に示すように、第２の加算回路121
と、第２の加算回路121 の出力信号を１サンプル分遅延
させたのち第２の加算回路121 に帰還させる第２の遅延
回路122 とからなる。したがって、第２の加算回路121
は、図６に示した第２の減算器103 の出力信号の現デー
タと第２の加算回路121 の出力信号の１サンプル前のデ
ータ（１サンプル前の蓄積データ）と和を求めることに
より、第２の減算器103 の出力信号の積分値をとるため
のものである。なお、第２の積分器104 では、第１の積
分器102 と異なり、第２の加算回路121 の出力信号が第
２の積分器104 の出力信号となる。
に示すように、第１の加算回路111と、第１の加算回路1
11 の出力信号を１サンプル分遅延させたのち第１の加
算回路111 に帰還させる第１の遅延回路112 とからな
る。したがって、第１の加算器111 は、図６に示した第
１の減算器101 の出力信号の現データと第１の加算回路
111 の出力信号の１サンプル前のデータ（１サンプル前
の蓄積データ）と和を求めることにより、第１の減算器
101 の出力信号の積分値をとるためのものである。な
お、第１の遅延回路112 の出力信号が第１の積分器102
の出力信号となる。また、図６に示した第２の積分器10
4 は、図７（Ｂ）に示すように、第２の加算回路121
と、第２の加算回路121 の出力信号を１サンプル分遅延
させたのち第２の加算回路121 に帰還させる第２の遅延
回路122 とからなる。したがって、第２の加算回路121
は、図６に示した第２の減算器103 の出力信号の現デー
タと第２の加算回路121 の出力信号の１サンプル前のデ
ータ（１サンプル前の蓄積データ）と和を求めることに
より、第２の減算器103 の出力信号の積分値をとるため
のものである。なお、第２の積分器104 では、第１の積
分器102 と異なり、第２の加算回路121 の出力信号が第
２の積分器104 の出力信号となる。
【０００５】次に、ノイズシェイパ100 の動作について
説明する。
説明する。
【０００６】第１の積分器102 では、第１の減算器101
の出力信号である入力信号ＶINの現データと遅延器106
の出力信号である出力信号ＶOUT の１サンプル前のデー
タとの差が積分される。また、第２の積分器104 では、
第２の減算器103 の出力信号である第１の積分器102 の
出力信号と乗算器107 の出力信号である出力信号ＶOU T
の１サンプル前のデータが２倍されたデータとの差が積
分される。量子化器105 では、第２の積分器104 の出力
信号の値が”０”よりも大きいときは”＋１”の出力信
号が出力され、一方、第２の積分器104 の出力信号の値
が”０”以下のときは”−１”の出力信号が出力され
る。したがって、量子化器105 で発生する量子化雑音を
Ｑとすると、ノイズシェイパ100 の入力信号ＶINと出力
信号ＶOUTとの間の関係は、 ＶOUT(ｚ)＝ＶIN(ｚ)＋（１−ｚ-1）2 ・Ｑ(ｚ) （１） で示される。したがって、ノイズシェイパ100 の出力ス
ペクトラムは、ノイズシェイパ100 の入力に量子化雑音
を２階微分した信号を重畳したスペクトラムとなる。す
なわち、量子化雑音Ｑが高周波領域にシェイピングされ
て重畳されるため、信号帯域内における雑音総和は大幅
に減少する。
の出力信号である入力信号ＶINの現データと遅延器106
の出力信号である出力信号ＶOUT の１サンプル前のデー
タとの差が積分される。また、第２の積分器104 では、
第２の減算器103 の出力信号である第１の積分器102 の
出力信号と乗算器107 の出力信号である出力信号ＶOU T
の１サンプル前のデータが２倍されたデータとの差が積
分される。量子化器105 では、第２の積分器104 の出力
信号の値が”０”よりも大きいときは”＋１”の出力信
号が出力され、一方、第２の積分器104 の出力信号の値
が”０”以下のときは”−１”の出力信号が出力され
る。したがって、量子化器105 で発生する量子化雑音を
Ｑとすると、ノイズシェイパ100 の入力信号ＶINと出力
信号ＶOUTとの間の関係は、 ＶOUT(ｚ)＝ＶIN(ｚ)＋（１−ｚ-1）2 ・Ｑ(ｚ) （１） で示される。したがって、ノイズシェイパ100 の出力ス
ペクトラムは、ノイズシェイパ100 の入力に量子化雑音
を２階微分した信号を重畳したスペクトラムとなる。す
なわち、量子化雑音Ｑが高周波領域にシェイピングされ
て重畳されるため、信号帯域内における雑音総和は大幅
に減少する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のノイズシェイパ100 においては、ノイズシェイ
パ100 に無信号が入力された場合に、以下に示すような
問題がある。
た従来のノイズシェイパ100 においては、ノイズシェイ
パ100 に無信号が入力された場合に、以下に示すような
問題がある。
【０００８】第１の積分器101 を構成する第１の遅延回
路112 および第２の積分器104 を構成する第２の遅延回
路122 の出力信号が初期状態で”０”であり、また、帰
還ループの遅延器106 の出力信号が初期状態で”１”で
あるとすると、ノイズシェイパ100 の出力信号ＶOUT の
値は、”−１，−１，１，−１，１，１，−１，−１・
・・”と変化する。一方、たとえば第１の積分器101 を
構成する第１の遅延回路112 の出力信号が初期状態で”
１”であるとすると、ノイズシェイパ100 の出力信号Ｖ
OUT の値は、”−１，１，−１，１，１，−１，−１，
１・・・”と変化する。したがって、ノイズシェイパ10
0 の出力パターンがノイズシェイパ100を構成する第１
の積分器101 および第２の積分器104 の初期値により異
なる。
路112 および第２の積分器104 を構成する第２の遅延回
路122 の出力信号が初期状態で”０”であり、また、帰
還ループの遅延器106 の出力信号が初期状態で”１”で
あるとすると、ノイズシェイパ100 の出力信号ＶOUT の
値は、”−１，−１，１，−１，１，１，−１，−１・
・・”と変化する。一方、たとえば第１の積分器101 を
構成する第１の遅延回路112 の出力信号が初期状態で”
１”であるとすると、ノイズシェイパ100 の出力信号Ｖ
OUT の値は、”−１，１，−１，１，１，−１，−１，
１・・・”と変化する。したがって、ノイズシェイパ10
0 の出力パターンがノイズシェイパ100を構成する第１
の積分器101 および第２の積分器104 の初期値により異
なる。
【０００９】通常、電源の立ち上げ時においては、ノイ
ズシェイパ100 を構成する第１の積分器101 および第２
の積分器104 の出力信号の初期値を”０”に固定するこ
とは可能であるが、動作時に任意の信号が入力されてい
るときに突然に無信号状態になると、ノイズシェイパ10
0 を構成する第１の積分器101 および第２の積分器104
の出力信号の初期値はさまざまな値をもつことになる。
その一方、ノイズシェイパ100 の出力信号ＶOUT は、後
段のＤ／Ａコンパレータ（不図示）に入力されてアナロ
グ信号に変換されるが、Ｄ／Ａコンパレータを構成する
アナログ素子のバラツキなどによってＤ／Ａコンパレー
タは理想とは異なる特性を有し、通常、その特性は、入
力されるデジタル信号に依存する。前述のように、無信
号状態におけるノイズシェイパ100 の出力信号ＶOUT が
さまざまなパターンを有するため、Ｄ／Ａコンパレータ
で変換されて得られるアナログ信号はそれぞれ違った特
性を有するものとなる。そこで、このような従来のノイ
ズシェイパ100 では、入力信号ＶINが”０”であるか否
かを検出して、入力信号ＶINが”０”の場合には、出力
パターンを強制的に”１，−１，１，−１・・・”とす
る方法を採用するが、検出回路を追加する必要があるば
かりではなく、入力信号ＶINが”０”であることを検出
するまでの時間差がシステム上問題になることがある。
ズシェイパ100 を構成する第１の積分器101 および第２
の積分器104 の出力信号の初期値を”０”に固定するこ
とは可能であるが、動作時に任意の信号が入力されてい
るときに突然に無信号状態になると、ノイズシェイパ10
0 を構成する第１の積分器101 および第２の積分器104
の出力信号の初期値はさまざまな値をもつことになる。
その一方、ノイズシェイパ100 の出力信号ＶOUT は、後
段のＤ／Ａコンパレータ（不図示）に入力されてアナロ
グ信号に変換されるが、Ｄ／Ａコンパレータを構成する
アナログ素子のバラツキなどによってＤ／Ａコンパレー
タは理想とは異なる特性を有し、通常、その特性は、入
力されるデジタル信号に依存する。前述のように、無信
号状態におけるノイズシェイパ100 の出力信号ＶOUT が
さまざまなパターンを有するため、Ｄ／Ａコンパレータ
で変換されて得られるアナログ信号はそれぞれ違った特
性を有するものとなる。そこで、このような従来のノイ
ズシェイパ100 では、入力信号ＶINが”０”であるか否
かを検出して、入力信号ＶINが”０”の場合には、出力
パターンを強制的に”１，−１，１，−１・・・”とす
る方法を採用するが、検出回路を追加する必要があるば
かりではなく、入力信号ＶINが”０”であることを検出
するまでの時間差がシステム上問題になることがある。
【００１０】本発明の目的は、無信号入力時に出力パタ
ーンを一意的に簡易に決定することができるノイズシェ
イパを提供することにある。
ーンを一意的に簡易に決定することができるノイズシェ
イパを提供することにある。
【００１１】
【課題を解決するための手段】本発明のノイズシェイパ
は、多段接続された少なくとも二個以上の積分手段と、
該二個以上の積分手段のうちの最終段の積分手段の出力
信号が入力される量子化手段と、該量子化手段の出力信
号を前記各積分手段に帰還させる帰還手段とを含むノイ
ズシェイパにおいて、前記二個以上の積分手段のうちの
少なくとも一つの積分手段が、該積分手段の入力信号の
現データと１サンプル遅延前の蓄積データに”１”より
小さい正の係数を掛けたデータとを加算し、前記二個以
上の積分手段のうちの残りの積分手段が、該残りの積分
手段の入力信号の現データと１サンプル遅延前の蓄積デ
ータとを加算することを特徴とする。
は、多段接続された少なくとも二個以上の積分手段と、
該二個以上の積分手段のうちの最終段の積分手段の出力
信号が入力される量子化手段と、該量子化手段の出力信
号を前記各積分手段に帰還させる帰還手段とを含むノイ
ズシェイパにおいて、前記二個以上の積分手段のうちの
少なくとも一つの積分手段が、該積分手段の入力信号の
現データと１サンプル遅延前の蓄積データに”１”より
小さい正の係数を掛けたデータとを加算し、前記二個以
上の積分手段のうちの残りの積分手段が、該残りの積分
手段の入力信号の現データと１サンプル遅延前の蓄積デ
ータとを加算することを特徴とする。
【００１２】より具体的には、入力信号が入力される第
１の減算手段と、該第１の減算手段の出力信号が入力さ
れる第１の積分手段と、該第１の積分手段の出力信号が
入力される第２の減算手段と、該第２の減算手段の出力
信号が入力される第２の積分手段と、該第２の積分手段
の出力信号が入力される量子化手段と、該量子化手段の
出力信号を前記第１の減算手段および前記第２の減算手
段に帰還させる帰還手段とを含むノイズシェイパにおい
て、前記第１の積分手段が、前記第１の減算手段の出力
信号の現データと１サンプル遅延前の蓄積データに”
１”より小さい正の係数を掛けたデータとを加算し、前
記第２の積分手段が、前記第２の減算手段の出力信号の
現データと１サンプル遅延前の蓄積データとを加算する
ことを特徴とする。
１の減算手段と、該第１の減算手段の出力信号が入力さ
れる第１の積分手段と、該第１の積分手段の出力信号が
入力される第２の減算手段と、該第２の減算手段の出力
信号が入力される第２の積分手段と、該第２の積分手段
の出力信号が入力される量子化手段と、該量子化手段の
出力信号を前記第１の減算手段および前記第２の減算手
段に帰還させる帰還手段とを含むノイズシェイパにおい
て、前記第１の積分手段が、前記第１の減算手段の出力
信号の現データと１サンプル遅延前の蓄積データに”
１”より小さい正の係数を掛けたデータとを加算し、前
記第２の積分手段が、前記第２の減算手段の出力信号の
現データと１サンプル遅延前の蓄積データとを加算する
ことを特徴とする。
【００１３】ここで、前記帰還手段が、前記量子化手段
の出力信号を１サンプル分遅延させる遅延手段を含んで
いてもよいし、前記帰還手段が、前記量子化手段の出力
信号を１サンプル分遅延させる遅延手段と、該遅延手段
の出力信号に正の係数を掛けたのち前記第２の減算手段
に出力する乗算手段とを含んでいてもよい。
の出力信号を１サンプル分遅延させる遅延手段を含んで
いてもよいし、前記帰還手段が、前記量子化手段の出力
信号を１サンプル分遅延させる遅延手段と、該遅延手段
の出力信号に正の係数を掛けたのち前記第２の減算手段
に出力する乗算手段とを含んでいてもよい。
【００１４】
【作用】本発明のノイズシェイパは、二個以上の積分手
段のうちの少なくとも一つの積分手段がこの積分手段の
入力信号の現データと１サンプル遅延前の蓄積データ
に”１”より小さい正の係数を掛けたデータとを加算す
ることにより積分を実現する不完全積分器の構成とされ
ているため、無信号の入力信号が入力された場合でも、
この積分手段の積分値は時間が経つにつれて”０”とな
る。また、完全積分器の構成とされる残りの積分手段の
初期値は、過渡状態における量子化手段の出力信号の値
に影響を及ぼすが、時間が経つにつれて定常状態に落ち
着く。したがって、無信号の入力信号が入力された場合
にも、ノイズシェイパを構成する各積分手段，の初期値
に関係なく、一意のパターンを出力することができる。
段のうちの少なくとも一つの積分手段がこの積分手段の
入力信号の現データと１サンプル遅延前の蓄積データ
に”１”より小さい正の係数を掛けたデータとを加算す
ることにより積分を実現する不完全積分器の構成とされ
ているため、無信号の入力信号が入力された場合でも、
この積分手段の積分値は時間が経つにつれて”０”とな
る。また、完全積分器の構成とされる残りの積分手段の
初期値は、過渡状態における量子化手段の出力信号の値
に影響を及ぼすが、時間が経つにつれて定常状態に落ち
着く。したがって、無信号の入力信号が入力された場合
にも、ノイズシェイパを構成する各積分手段，の初期値
に関係なく、一意のパターンを出力することができる。
【００１５】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１６】図１は、本発明ノイズシェイパの第１の実
施例を示すブロック図である。
施例を示すブロック図である。
【００１７】ノイズシェイパ１０の全体の構成は、図１
に示すように、図６に示した従来のノイズシェイパ100
と同じであるが、第１の積分器１２が、図２（Ａ）に示
すように、第１の遅延回路２２から第１の加算回路２１
への帰還ループに設けられた係数が”０．９９９”の乗
算回路２３を含む点で、図６に示した従来のノイズシェ
イパ100 と異なる。すなわち、第１の積分器１２は、第
１の減算器１１の出力信号の現データと第１の加算回路
２１の出力信号の１サンプル前のデータ（１サンプル前
の蓄積データ）を０．９９９倍したデータとを加算する
ことによって、第１の減算器１１の出力信号を積分する
不完全積分器となっている。なお、第２の積分器１４
は、図２（Ｂ）に示すように、図６に示した従来のノイ
ズシェイパ100 の第２の積分器104 （図７（Ｂ）参照）
と同じ構成のものであり、第２の減算器１３の出力信号
の現データと第２の加算回路３１の出力信号の１サンプ
ル前のデータ（１サンプル前の蓄積データ）とを加算す
ることによって、第２の減算器１３の出力信号を積分す
る完全積分器となっている。
に示すように、図６に示した従来のノイズシェイパ100
と同じであるが、第１の積分器１２が、図２（Ａ）に示
すように、第１の遅延回路２２から第１の加算回路２１
への帰還ループに設けられた係数が”０．９９９”の乗
算回路２３を含む点で、図６に示した従来のノイズシェ
イパ100 と異なる。すなわち、第１の積分器１２は、第
１の減算器１１の出力信号の現データと第１の加算回路
２１の出力信号の１サンプル前のデータ（１サンプル前
の蓄積データ）を０．９９９倍したデータとを加算する
ことによって、第１の減算器１１の出力信号を積分する
不完全積分器となっている。なお、第２の積分器１４
は、図２（Ｂ）に示すように、図６に示した従来のノイ
ズシェイパ100 の第２の積分器104 （図７（Ｂ）参照）
と同じ構成のものであり、第２の減算器１３の出力信号
の現データと第２の加算回路３１の出力信号の１サンプ
ル前のデータ（１サンプル前の蓄積データ）とを加算す
ることによって、第２の減算器１３の出力信号を積分す
る完全積分器となっている。
【００１８】ノイズシェイパ１０は以上のような構成を
有することにより、量子化器１５で発生する量子化雑音
をＱとすると、ノイズシェイパ１０の入力信号ＶINと出
力信号ＶOUT との間の関係は、 ＶOUT(ｚ)＝（ｚ-1／Ｐ(ｚ)）・ＶIN(ｚ)＋（１−ｚ-1）・（１−０．９９ ９・ｚ-1）・Ｑ(ｚ)／Ｐ(ｚ) （２） ここで、Ｐ(ｚ)＝０．００１・ｚ-2＋０．００１・ｚ-1
＋１で示される。上記（２）式において、Ｐ(ｚ)は、周
波数によらずほとんど”１”に等しくなる。したがっ
て、ノイズシェイパ１０の出力スペクトラムは、ノイズ
シェイパ１０の入力信号ＶINに量子化雑音をほとんど２
階微分した信号を重畳したスペクトラムを有することに
なる。すなわち、量子化雑音が高周波領域にシェイピン
グされて重畳されるため、従来のノイズシェイピングの
特性をそれほど劣化させることなく、信号帯域内におけ
る雑音総和を大幅に減少させることができる。
有することにより、量子化器１５で発生する量子化雑音
をＱとすると、ノイズシェイパ１０の入力信号ＶINと出
力信号ＶOUT との間の関係は、 ＶOUT(ｚ)＝（ｚ-1／Ｐ(ｚ)）・ＶIN(ｚ)＋（１−ｚ-1）・（１−０．９９ ９・ｚ-1）・Ｑ(ｚ)／Ｐ(ｚ) （２） ここで、Ｐ(ｚ)＝０．００１・ｚ-2＋０．００１・ｚ-1
＋１で示される。上記（２）式において、Ｐ(ｚ)は、周
波数によらずほとんど”１”に等しくなる。したがっ
て、ノイズシェイパ１０の出力スペクトラムは、ノイズ
シェイパ１０の入力信号ＶINに量子化雑音をほとんど２
階微分した信号を重畳したスペクトラムを有することに
なる。すなわち、量子化雑音が高周波領域にシェイピン
グされて重畳されるため、従来のノイズシェイピングの
特性をそれほど劣化させることなく、信号帯域内におけ
る雑音総和を大幅に減少させることができる。
【００１９】また、ノイズシェイパ１０では、無信号の
入力信号ＶINが入力された場合には、第１の積分器１２
の初期値は、第１の積分器１２が積分量の０．９９９倍
を順次積分するリーク積分の構成を有するため、時間が
経つにつれて積分値が”０”となる。また、第２の積分
器１４の初期値は、過渡状態における量子化器１５の出
力信号の値に影響を及ぼすが、時間が経つにつれて定常
状態に落ち着く。したがって、無信号の入力信号ＶINが
入力された場合にも、ノイズシェイパ１０を構成する２
つの積分器（第１および第２の積分器１２，１４）の初
期値に関係なく、一意のパターンが出力される。
入力信号ＶINが入力された場合には、第１の積分器１２
の初期値は、第１の積分器１２が積分量の０．９９９倍
を順次積分するリーク積分の構成を有するため、時間が
経つにつれて積分値が”０”となる。また、第２の積分
器１４の初期値は、過渡状態における量子化器１５の出
力信号の値に影響を及ぼすが、時間が経つにつれて定常
状態に落ち着く。したがって、無信号の入力信号ＶINが
入力された場合にも、ノイズシェイパ１０を構成する２
つの積分器（第１および第２の積分器１２，１４）の初
期値に関係なく、一意のパターンが出力される。
【００２０】図３は、本発明ノイズシェイパの第２の実
施例を構成する２つの積分器の構成を示すブロック図で
ある。
施例を構成する２つの積分器の構成を示すブロック図で
ある。
【００２１】本実施例のノイズシェイパは、全体の構成
は図１に示した第１の実施例のノイズシェイパ１０と同
じであるが、図３（Ａ）に示すように、第１の積分器４
２を構成する乗算回路５３の係数が”０．９９”である
点で、図１に示した第１の実施例のノイズシェイパ１０
と異なる。すなわち、本実施例のノイズシェイパを構成
する第１の積分器４２は、第１の積分器４２の入力信号
である第１の減算器（不図示）の出力信号の現データと
第１の加算回路５１の出力信号の１サンプル前のデータ
（１サンプル前の蓄積データ）を０．９９倍したデータ
とを加算することによって、第１の減算器の出力信号を
積分する不完全積分器となっている。なお、第２の積分
器４４は、図３（Ｂ）に示すように、図１に示した第２
の積分器１４と同じ構成のものであり（図２（Ｂ）参
照）、第２の減算器（不図示）の出力信号の現データと
第２の加算回路６１の出力信号の１サンプル前のデータ
（１サンプル前の蓄積データ）とを加算することによっ
て、第２の減算器の出力信号を積分する完全積分器とな
っている。
は図１に示した第１の実施例のノイズシェイパ１０と同
じであるが、図３（Ａ）に示すように、第１の積分器４
２を構成する乗算回路５３の係数が”０．９９”である
点で、図１に示した第１の実施例のノイズシェイパ１０
と異なる。すなわち、本実施例のノイズシェイパを構成
する第１の積分器４２は、第１の積分器４２の入力信号
である第１の減算器（不図示）の出力信号の現データと
第１の加算回路５１の出力信号の１サンプル前のデータ
（１サンプル前の蓄積データ）を０．９９倍したデータ
とを加算することによって、第１の減算器の出力信号を
積分する不完全積分器となっている。なお、第２の積分
器４４は、図３（Ｂ）に示すように、図１に示した第２
の積分器１４と同じ構成のものであり（図２（Ｂ）参
照）、第２の減算器（不図示）の出力信号の現データと
第２の加算回路６１の出力信号の１サンプル前のデータ
（１サンプル前の蓄積データ）とを加算することによっ
て、第２の減算器の出力信号を積分する完全積分器とな
っている。
【００２２】本実施例のノイズシェイパは以上のような
構成を有することにより、量子化器（不図示）で発生す
る量子化雑音をＱとすると、このノイズシェイパの入力
信号ＶINと出力信号ＶOUT との間の関係は、 Ｙ(ｚ)＝（ｚ-1／Ｐ(ｚ)）・ＶIN(ｚ)＋（１−ｚ-1）・（１−０．９９・ｚ -1 ）・Ｑ(ｚ)／Ｐ(ｚ) （３）（ ここで、Ｐ(ｚ)＝０．０１・ｚ-2＋０．０１・ｚ-1＋１
で示される。上記（３）式において、Ｐ(ｚ)は、周波数
によらずほとんど”１”に等しくなる。したがって、本
実施例のノイズシェイパの出力スペクトラムは、このノ
イズシェイパの入力信号ＶINに量子化雑音をほとんど２
階微分した信号を重畳したスペクトラムを有することに
なる。すなわち、量子化雑音が高周波領域にシェイピン
グされて重畳されるため、従来のノイズシェイピングの
特性をそれほど劣化させることなく、信号帯域内におけ
る雑音総和を大幅に減少させることができる。
構成を有することにより、量子化器（不図示）で発生す
る量子化雑音をＱとすると、このノイズシェイパの入力
信号ＶINと出力信号ＶOUT との間の関係は、 Ｙ(ｚ)＝（ｚ-1／Ｐ(ｚ)）・ＶIN(ｚ)＋（１−ｚ-1）・（１−０．９９・ｚ -1 ）・Ｑ(ｚ)／Ｐ(ｚ) （３）（ ここで、Ｐ(ｚ)＝０．０１・ｚ-2＋０．０１・ｚ-1＋１
で示される。上記（３）式において、Ｐ(ｚ)は、周波数
によらずほとんど”１”に等しくなる。したがって、本
実施例のノイズシェイパの出力スペクトラムは、このノ
イズシェイパの入力信号ＶINに量子化雑音をほとんど２
階微分した信号を重畳したスペクトラムを有することに
なる。すなわち、量子化雑音が高周波領域にシェイピン
グされて重畳されるため、従来のノイズシェイピングの
特性をそれほど劣化させることなく、信号帯域内におけ
る雑音総和を大幅に減少させることができる。
【００２３】また、本実施例のノイズシェイパでは、無
信号の入力信号ＶINが入力された場合には、第１の積分
器４２の初期値は、第１の積分器４２が積分量の０．９
９倍を順次積分するリーク積分の構成を有するため、時
間が経つにつれて積分値が”０”となる。また、第２の
積分器４４の初期値は、過渡状態における量子化器の出
力信号の値に影響を及ぼすが、時間が経つにつれて定常
状態に落ち着く。したがって、無信号の入力信号ＶINが
入力された場合にも、ノイズシェイパを構成する２つの
積分器（第１および第２の積分器４２，４４）の初期値
に関係なく、一意のパターンが出力される。なお、第１
積分器４２の積分リークを大きくすればするほど（すな
わち、第１積分器４２の係数を小さくすればするほ
ど）、出力パターンが定常になるまでの時間が遅くなる
が、Ｓ／Ｎ特性の劣化が小さくなる。
信号の入力信号ＶINが入力された場合には、第１の積分
器４２の初期値は、第１の積分器４２が積分量の０．９
９倍を順次積分するリーク積分の構成を有するため、時
間が経つにつれて積分値が”０”となる。また、第２の
積分器４４の初期値は、過渡状態における量子化器の出
力信号の値に影響を及ぼすが、時間が経つにつれて定常
状態に落ち着く。したがって、無信号の入力信号ＶINが
入力された場合にも、ノイズシェイパを構成する２つの
積分器（第１および第２の積分器４２，４４）の初期値
に関係なく、一意のパターンが出力される。なお、第１
積分器４２の積分リークを大きくすればするほど（すな
わち、第１積分器４２の係数を小さくすればするほ
ど）、出力パターンが定常になるまでの時間が遅くなる
が、Ｓ／Ｎ特性の劣化が小さくなる。
【００２４】図４は、本発明のノイズシェイパの第３の
実施例を示すブロック図である。
実施例を示すブロック図である。
【００２５】ノイズシェイパ７０は、以下に示す点で、
図１に示した第１の実施例のノイズシェイパ１０と異な
る。 （１）図１に示した乗算器１７を有しない。 （２）第１の積分器７２は、図５（Ａ）に示すように、
第１の遅延回路８２と乗算回路８３とが第１の加算回路
８１への帰還ループに直列接続で設けられている。すな
わち、第１の積分器７２は、第１の減算器７１の出力信
号の現データと第１の加算回路８１の出力信号の１サン
プル前のデータ（１サンプル前の蓄積データ）を０．９
９９倍したデータとを加算することによって、第１の減
算器７１の出力信号を積分する不完全積分器となってい
る。
図１に示した第１の実施例のノイズシェイパ１０と異な
る。 （１）図１に示した乗算器１７を有しない。 （２）第１の積分器７２は、図５（Ａ）に示すように、
第１の遅延回路８２と乗算回路８３とが第１の加算回路
８１への帰還ループに直列接続で設けられている。すな
わち、第１の積分器７２は、第１の減算器７１の出力信
号の現データと第１の加算回路８１の出力信号の１サン
プル前のデータ（１サンプル前の蓄積データ）を０．９
９９倍したデータとを加算することによって、第１の減
算器７１の出力信号を積分する不完全積分器となってい
る。
【００２６】なお、ノイズシェイパ７０を構成する第２
の積分器７４は、図５（Ｂ）に示すように、図１に示し
た第２の積分器１４と同じ構成のものであり（図２
（Ｂ）参照）、第２の減算器７３の出力信号の現データ
と第２の加算回路９１の出力信号の１サンプル前のデー
タ（１サンプル前の蓄積データ）とを加算することによ
って、第２の減算器７３の出力信号を積分する完全積分
器となっている。
の積分器７４は、図５（Ｂ）に示すように、図１に示し
た第２の積分器１４と同じ構成のものであり（図２
（Ｂ）参照）、第２の減算器７３の出力信号の現データ
と第２の加算回路９１の出力信号の１サンプル前のデー
タ（１サンプル前の蓄積データ）とを加算することによ
って、第２の減算器７３の出力信号を積分する完全積分
器となっている。
【００２７】ノイズシェイパ７０は以上のような構成を
有することにより、量子化器７５で発生する量子化雑音
をＱとすると、ノイズシェイパ７０の入力信号ＶINと出
力信号ＶOUT との間の関係は、 ＶOUT(ｚ)＝ＶIN(ｚ)／Ｐ(ｚ)）＋（１−ｚ-1）・（１−０．９９９・ｚ-1 ）・Ｑ(ｚ)／Ｐ(ｚ) （４） ここで、Ｐ(ｚ)＝０．００１・ｚ-1＋１で示される。上
記（２）式において、Ｐ(ｚ)は、周波数によらずほとん
ど”１”に等しくなる。したがって、ノイズシェイパ７
０の出力スペクトラムは、ノイズシェイパ７０の入力信
号ＶINに量子化雑音をほとんど２階微分した信号を重畳
したスペクトラムを有することになる。すなわち、量子
化雑音が高周波領域にシェイピングされて重畳されるた
め、従来のノイズシェイピングの特性をそれほど劣化さ
せることなく、信号帯域内における雑音総和を大幅に減
少させることができる。
有することにより、量子化器７５で発生する量子化雑音
をＱとすると、ノイズシェイパ７０の入力信号ＶINと出
力信号ＶOUT との間の関係は、 ＶOUT(ｚ)＝ＶIN(ｚ)／Ｐ(ｚ)）＋（１−ｚ-1）・（１−０．９９９・ｚ-1 ）・Ｑ(ｚ)／Ｐ(ｚ) （４） ここで、Ｐ(ｚ)＝０．００１・ｚ-1＋１で示される。上
記（２）式において、Ｐ(ｚ)は、周波数によらずほとん
ど”１”に等しくなる。したがって、ノイズシェイパ７
０の出力スペクトラムは、ノイズシェイパ７０の入力信
号ＶINに量子化雑音をほとんど２階微分した信号を重畳
したスペクトラムを有することになる。すなわち、量子
化雑音が高周波領域にシェイピングされて重畳されるた
め、従来のノイズシェイピングの特性をそれほど劣化さ
せることなく、信号帯域内における雑音総和を大幅に減
少させることができる。
【００２８】また、ノイズシェイパ７０では、無信号の
入力信号ＶINが入力された場合には、第１の積分器７２
の初期値は、第１の積分器７２が積分量の０．９９９倍
を順次積分するリーク積分の構成を有するため、時間が
経つにつれて積分値が”０”となる。また、第２の積分
器７４の初期値は、過渡状態における量子化器７５の出
力信号の値に影響を及ぼすが、時間が経つにつれて定常
状態に落ち着く。したがって、無信号の入力信号ＶINが
入力された場合にも、ノイズシェイパ７０を構成する２
つの積分器（第１および第２の積分器７２，７４）の初
期値に関係なく、一意のパターンが出力される。
入力信号ＶINが入力された場合には、第１の積分器７２
の初期値は、第１の積分器７２が積分量の０．９９９倍
を順次積分するリーク積分の構成を有するため、時間が
経つにつれて積分値が”０”となる。また、第２の積分
器７４の初期値は、過渡状態における量子化器７５の出
力信号の値に影響を及ぼすが、時間が経つにつれて定常
状態に落ち着く。したがって、無信号の入力信号ＶINが
入力された場合にも、ノイズシェイパ７０を構成する２
つの積分器（第１および第２の積分器７２，７４）の初
期値に関係なく、一意のパターンが出力される。
【００２９】
【発明の効果】本発明は上述のとおり構成されているの
で、次の効果を奏する。
で、次の効果を奏する。
【００３０】Ｓ／Ｎ特性を損なうことなく、無信号が入
力された場合にも出力パターンが一意になるため、たと
えば後段にＤ／Ａコンバータが接続されたときには、Ｄ
／Ａコンバータを構成するアナログ素子のバラツキによ
る理想特性から外れた特性変動にかかわらず、安定した
特性を得ることが可能になる。さらに、ノイズシェイパ
の入力信号が零であるか否かを検出するための余分な回
路を設ける必要もなくなる。
力された場合にも出力パターンが一意になるため、たと
えば後段にＤ／Ａコンバータが接続されたときには、Ｄ
／Ａコンバータを構成するアナログ素子のバラツキによ
る理想特性から外れた特性変動にかかわらず、安定した
特性を得ることが可能になる。さらに、ノイズシェイパ
の入力信号が零であるか否かを検出するための余分な回
路を設ける必要もなくなる。
【図１】本発明のノイズシェイパの第１の実施例を示す
ブロック図である。
ブロック図である。
【図２】図１に示したノイズシェイパを構成する２つの
積分器の構成を示すブロック図であり、（Ａ）は図１に
示した第１の積分器の構成を示すブロック図、（Ｂ）は
図１に示した第２の積分器の構成を示すブロック図であ
る。
積分器の構成を示すブロック図であり、（Ａ）は図１に
示した第１の積分器の構成を示すブロック図、（Ｂ）は
図１に示した第２の積分器の構成を示すブロック図であ
る。
【図３】図３は、本発明のノイズシェイパの第２の実施
例を構成する２つの積分器の構成を示すブロック図であ
り、（Ａ）は第１の積分器の構成を示すブロック図、
（Ｂ）は第２の積分器の構成を示すブロック図である。
例を構成する２つの積分器の構成を示すブロック図であ
り、（Ａ）は第１の積分器の構成を示すブロック図、
（Ｂ）は第２の積分器の構成を示すブロック図である。
【図４】本発明のノイズシェイパの第３の実施例を示す
ブロック図である。
ブロック図である。
【図５】図４に示したノイズシェイパを構成する２つの
積分器の構成を示すブロック図であり、（Ａ）は図４に
示した第１の積分器の構成を示すブロック図、（Ｂ）は
図４に示した第２の積分器の構成を示すブロック図であ
る。
積分器の構成を示すブロック図であり、（Ａ）は図４に
示した第１の積分器の構成を示すブロック図、（Ｂ）は
図４に示した第２の積分器の構成を示すブロック図であ
る。
【図６】ノイズシェイパの一従来例を示すブロック図で
ある。
ある。
【図７】図６に示したノイズシェイパを構成する２つの
積分器の構成を示すブロック図であり、（Ａ）は図６に
示した第１の積分器の構成を示すブロック図、（Ｂ）は
図６に示した第２の積分器の構成を示すブロック図であ
る。
積分器の構成を示すブロック図であり、（Ａ）は図６に
示した第１の積分器の構成を示すブロック図、（Ｂ）は
図６に示した第２の積分器の構成を示すブロック図であ
る。
１０，７０ ノイズシェイパ １１，７１ 第１の減算器 １２，４２，７２ 第１の積分器 １３，７３ 第２の減算器 １４，４４，７４ 第２の積分器 １５，７５ 量子化器 １６，７６ 遅延器 １７ 乗算器 ２１，５１，８１ 第１の加算回路 ２２，５２，８２ 第１の遅延回路 ２３，５３，８３ 乗算回路 ３１，６１，９１ 第２の加算回路 ３２，６２，９２ 第２の遅延回路 ＶIN 入力信号 ＶOUT 出力信号
Claims (4)
- 【請求項１】 多段接続された少なくとも二個以上の積
分手段と、該二個以上の積分手段のうちの最終段の積分
手段の出力信号が入力される量子化手段と、該量子化手
段の出力信号を前記各積分手段に帰還させる帰還手段と
を含むノイズシェイパにおいて、 前記二個以上の積分手段のうちの少なくとも一つの積分
手段が、該積分手段の入力信号の現データと１サンプル
前の蓄積データに”１”より小さい正の係数を掛けたデ
ータとを加算し、 前記二個以上の積分手段のうちの残りの積分手段が、該
残りの積分手段の入力信号の現データと１サンプル前の
蓄積データとを加算することを特徴とするノイズシェイ
パ。 - 【請求項２】 入力信号が入力される第１の減算手段
と、該第１の減算手段の出力信号が入力される第１の積
分手段と、該第１の積分手段の出力信号が入力される第
２の減算手段と、該第２の減算手段の出力信号が入力さ
れる第２の積分手段と、該第２の積分手段の出力信号が
入力される量子化手段と、該量子化手段の出力信号を前
記第１の減算手段および前記第２の減算手段に帰還させ
る帰還手段とを含むノイズシェイパにおいて、 前記第１の積分手段が、前記第１の減算手段の出力信号
の現データと１サンプル前の蓄積データに”１”より小
さい正の係数を掛けたデータとを加算し、 前記第２の積分手段が、前記第２の減算手段の出力信号
の現データと１サンプル前の蓄積データとを加算するこ
とを特徴とするノイズシェイパ。 - 【請求項３】 前記帰還手段が、前記量子化手段の出力
信号を１サンプル分遅延させる遅延手段を含むことを特
徴とする請求項２記載のノイズシェイパ。 - 【請求項４】 前記帰還手段が、前記量子化手段の出力
信号を１サンプル分遅延させる遅延手段と、該遅延手段
の出力信号に正の係数を掛けたのち前記第２の減算手段
に出力する乗算手段とを含むことを特徴とする請求項２
記載のノイズシェイパ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306849A JPH07162312A (ja) | 1993-12-07 | 1993-12-07 | ノイズシェイパ |
| US08/350,964 US5712874A (en) | 1993-12-07 | 1994-12-07 | Noise shaper capable of generating a predetermined output pattern in no-signal condition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306849A JPH07162312A (ja) | 1993-12-07 | 1993-12-07 | ノイズシェイパ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162312A true JPH07162312A (ja) | 1995-06-23 |
Family
ID=17961998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306849A Pending JPH07162312A (ja) | 1993-12-07 | 1993-12-07 | ノイズシェイパ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5712874A (ja) |
| JP (1) | JPH07162312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088924A (ja) * | 2007-09-28 | 2009-04-23 | Fujitsu Ltd | 信号変調方法、信号変調装置、電子装置および信号変調プログラム |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830855B2 (ja) * | 1996-08-22 | 1998-12-02 | 日本電気株式会社 | 適応量子化制御装置 |
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