JP3290314B2 - ３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム - Google Patents
３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システムInfo
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
Description
【０００１】
【関連出願の相互参照】この出願は１９９４年８月２５
日に提出された、本発明の譲受人に譲渡されておりかつ
その全体がここで引用により援用されている、特願平６
−２００７２７号に関連のものである。
日に提出された、本発明の譲受人に譲渡されておりかつ
その全体がここで引用により援用されている、特願平６
−２００７２７号に関連のものである。
【０００２】
【発明の分野】この発明は一般にシグマ−デルタ変調器
に関する。より特定的には、この発明はシグマ−デルタ
変調器をカスケード接続する方法に関する。
に関する。より特定的には、この発明はシグマ−デルタ
変調器をカスケード接続する方法に関する。
【０００３】
【関連技術の説明】オーバサンプリングされた補間（ま
たはシグマ−デルタ）変調器は、少なくとも１つの積分
段またはフィルタ、それに続く量子化段（最も典型的に
はコンパレータ）、および量子化段の出力から積分段の
入力へのフィードバックを含む。積分段の数に応じて、
シグマ−デルタ変調器はたとえば二次、三次、または四
次などの次数のタイプに分けることができる。
たはシグマ−デルタ）変調器は、少なくとも１つの積分
段またはフィルタ、それに続く量子化段（最も典型的に
はコンパレータ）、および量子化段の出力から積分段の
入力へのフィードバックを含む。積分段の数に応じて、
シグマ−デルタ変調器はたとえば二次、三次、または四
次などの次数のタイプに分けることができる。
【０００４】シグマ−デルタ変調器は、幾つかの応用に
おいてアナログ−ディジタル（Ａ／Ｄ）およびディジタ
ル−アナログ（Ｄ／Ａ）の変換を行なうのに普通に用い
られるようになってきている。これらの応用は、コーダ
−デコーダ（codecs) 、総合サービスディジタル網（Ｉ
ＳＤＮ）設備、およびオーディオ設備を含む。
おいてアナログ−ディジタル（Ａ／Ｄ）およびディジタ
ル−アナログ（Ｄ／Ａ）の変換を行なうのに普通に用い
られるようになってきている。これらの応用は、コーダ
−デコーダ（codecs) 、総合サービスディジタル網（Ｉ
ＳＤＮ）設備、およびオーディオ設備を含む。
【０００５】幾つかの理由によって、多くの応用におい
てより高次のシグマ−デルタ変調器を用いることが望ま
しくなってきている。１つの理由は、より高次の変調器
を導入することで、行なわれるべき積分の数が増大し、
その結果量子化ノイズが周波数のより高いレベルにシフ
トされるにつれ、通過域のノイズレベルが低くなるとい
うことである。もう１つの理由は、より高次の変調器を
用いることで、オーバサンプリング比（すなわち変調器
のクロックとナイキストレートとの比率）が低く保たれ
るということである。これはある一定の条件下では望ま
しいことである。
てより高次のシグマ−デルタ変調器を用いることが望ま
しくなってきている。１つの理由は、より高次の変調器
を導入することで、行なわれるべき積分の数が増大し、
その結果量子化ノイズが周波数のより高いレベルにシフ
トされるにつれ、通過域のノイズレベルが低くなるとい
うことである。もう１つの理由は、より高次の変調器を
用いることで、オーバサンプリング比（すなわち変調器
のクロックとナイキストレートとの比率）が低く保たれ
るということである。これはある一定の条件下では望ま
しいことである。
【０００６】より高次のシグマ−デルタ変調器を開発す
るため、幾つかの努力がこれまでなされてきた。以下
に、マツヤ（Matsuya ）ら、リブナー（Ribner）、チャ
オ（Chao）ら、カレマ（Karema) 、および本発明の発明
者であるケイブラー（Cabler）により着手されたそのよ
うな５つの試みを論じる。
るため、幾つかの努力がこれまでなされてきた。以下
に、マツヤ（Matsuya ）ら、リブナー（Ribner）、チャ
オ（Chao）ら、カレマ（Karema) 、および本発明の発明
者であるケイブラー（Cabler）により着手されたそのよ
うな５つの試みを論じる。
【０００７】マツヤらは、『ＩＥＥＥ固体回路ジャーナ
ル（IEEE Journal of Solid StateCircuits）』１９８
７年１２月、Ｖｏｌ．ＳＣ−２２，Ｎｏ．６，ｐｐ．９
２１−９２９「三重積分ノイズ整形を用いた１６ビット
オーバサンプリングＡ−Ｄ変換技術（A-D Conversion T
echnology Using Triple-Integration Noise Shapin
g）」において、より高次のノイズ整形を提供するため
に３つまたはそれ以上の一次変調器をカスケード接続す
る方法を提示している。この回路のブロック図は、ここ
で援用されている関連出願の図１に示されている。当業
者には「ＭＡＳＨ」技術としてよく知られているこの回
路において使用される技術は、カレマへの米国特許第
５，０６１，９２８号で詳細に説明されている。その論
議はここではそれに対するこの引用によって援用され
る。関連出願における図１の回路を詳細に論じることも
できるが、当業者の技術水準を考えると、この図の回路
は３つのカスケード接続された一次変調器（その各々が
包括的に参照番号２で示される）を表わしているといえ
ば十分である。各一次変調器２は、積分器４と量子化器
６とを含む。上方の２つの変調器２の積分器４および量
子化器６の出力信号間の差は、後続する変調器２に送ら
れる。そうすることによって、量子化されたノイズは上
昇させられて帯域の外へ出され、続いてそこで、容易に
フィルタリングで取除かれ得る。ＭＡＳＨ技術にはしか
しながら、幾つかの短所がある。第１に、良好な分解能
を達成するためには、ＭＡＳＨ技術は変調器の特性が厳
密に一致していることを要求する。ＭＡＳＨ技術はま
た、同じ結果を達成するため、演算増幅器の利得が高い
ことをも要求する。さらにこの技術はＡ／Ｄコンバータ
として用いられた場合、アナログ部品の不適当な組合せ
に対し極めて敏感であることが明らかになっている。ア
ナログ回路における不適当な組合せの結果、消去されな
い量子化ノイズが通過域内に漏れるということが起き
る。しかしながら理論的には、関連出願における図１の
回路に関しては、コンバータの入力がｘとして与えら
れ、最後の変調器の量子化誤差がＥ3 として与えられた
場合、出力ｙを以下のように表わすことができる。
ル（IEEE Journal of Solid StateCircuits）』１９８
７年１２月、Ｖｏｌ．ＳＣ−２２，Ｎｏ．６，ｐｐ．９
２１−９２９「三重積分ノイズ整形を用いた１６ビット
オーバサンプリングＡ−Ｄ変換技術（A-D Conversion T
echnology Using Triple-Integration Noise Shapin
g）」において、より高次のノイズ整形を提供するため
に３つまたはそれ以上の一次変調器をカスケード接続す
る方法を提示している。この回路のブロック図は、ここ
で援用されている関連出願の図１に示されている。当業
者には「ＭＡＳＨ」技術としてよく知られているこの回
路において使用される技術は、カレマへの米国特許第
５，０６１，９２８号で詳細に説明されている。その論
議はここではそれに対するこの引用によって援用され
る。関連出願における図１の回路を詳細に論じることも
できるが、当業者の技術水準を考えると、この図の回路
は３つのカスケード接続された一次変調器（その各々が
包括的に参照番号２で示される）を表わしているといえ
ば十分である。各一次変調器２は、積分器４と量子化器
６とを含む。上方の２つの変調器２の積分器４および量
子化器６の出力信号間の差は、後続する変調器２に送ら
れる。そうすることによって、量子化されたノイズは上
昇させられて帯域の外へ出され、続いてそこで、容易に
フィルタリングで取除かれ得る。ＭＡＳＨ技術にはしか
しながら、幾つかの短所がある。第１に、良好な分解能
を達成するためには、ＭＡＳＨ技術は変調器の特性が厳
密に一致していることを要求する。ＭＡＳＨ技術はま
た、同じ結果を達成するため、演算増幅器の利得が高い
ことをも要求する。さらにこの技術はＡ／Ｄコンバータ
として用いられた場合、アナログ部品の不適当な組合せ
に対し極めて敏感であることが明らかになっている。ア
ナログ回路における不適当な組合せの結果、消去されな
い量子化ノイズが通過域内に漏れるということが起き
る。しかしながら理論的には、関連出願における図１の
回路に関しては、コンバータの入力がｘとして与えら
れ、最後の変調器の量子化誤差がＥ3 として与えられた
場合、出力ｙを以下のように表わすことができる。
【０００８】ｙ＝ｘｚ-3＋Ｅ3 （１−ｚ-1）3 前述のようにリブナーもまた、より高次のシグマ−デル
タ変調器の開発に取り組んでいる。『ＩＥＥＥ固体回路
ジャーナル』Ｖｏｌ．２６，Ｎｏ．１２，ｐｐ．１７６
４−１７７４、１９９１年１２月の「理想的でない性質
に対する感度が低減された三次多段シグマ−デルタ変調
器（A Third-Order Multistage Sigma-Delta Modulator
with Reduced Sensitivity to Nonidealities）」、な
らびに米国特許第５，１４８，１６７号、第５，１４
８，１６６号、および第５，０６５，１５７号におい
て、リブナーは二次変調器を一次変調器とカスケード接
続する方法を提示している。この回路のブロック図は、
関連出願における図２で示されており、この図では二次
変調器は包括的に参照番号８で示され、一次変調器は包
括的に参照番号１０で示される。関連出願における図２
の一番下の部分を参照して、リブナーは変調器８および
１０の量子化された出力ｙ1 およびｙ2 を、二次セクシ
ョンの量子化ノイズが消去される一方で一次セクション
の量子化ノイズが三次の態様に整形されるように結合す
ることを教示していることが示される。ここでも数学的
には、コンバータの入力がｘとして与えられ、一次変調
器の量子化誤差がＥ2 として与えられた場合、出力ｙは
次式のように表わすことができる。
タ変調器の開発に取り組んでいる。『ＩＥＥＥ固体回路
ジャーナル』Ｖｏｌ．２６，Ｎｏ．１２，ｐｐ．１７６
４−１７７４、１９９１年１２月の「理想的でない性質
に対する感度が低減された三次多段シグマ−デルタ変調
器（A Third-Order Multistage Sigma-Delta Modulator
with Reduced Sensitivity to Nonidealities）」、な
らびに米国特許第５，１４８，１６７号、第５，１４
８，１６６号、および第５，０６５，１５７号におい
て、リブナーは二次変調器を一次変調器とカスケード接
続する方法を提示している。この回路のブロック図は、
関連出願における図２で示されており、この図では二次
変調器は包括的に参照番号８で示され、一次変調器は包
括的に参照番号１０で示される。関連出願における図２
の一番下の部分を参照して、リブナーは変調器８および
１０の量子化された出力ｙ1 およびｙ2 を、二次セクシ
ョンの量子化ノイズが消去される一方で一次セクション
の量子化ノイズが三次の態様に整形されるように結合す
ることを教示していることが示される。ここでも数学的
には、コンバータの入力がｘとして与えられ、一次変調
器の量子化誤差がＥ2 として与えられた場合、出力ｙは
次式のように表わすことができる。
【０００９】ｙ＝ｚ-3ｘ＋Ｃ（１−ｚ-1）3 Ｅ2 この場合、第２の変調器１０がオーバフローしてしまう
ことを防ぐために、変調器８と変調器１０との間で１／
Ｃの利得が加算される。１／Ｃのファクタを補償するた
めに、Ｃの利得が訂正論理において加算される。これ
は、関連出願の図２において要素１２（利得加算部分）
および要素１４（補償部分）の形で見ることができる。
ことを防ぐために、変調器８と変調器１０との間で１／
Ｃの利得が加算される。１／Ｃのファクタを補償するた
めに、Ｃの利得が訂正論理において加算される。これ
は、関連出願の図２において要素１２（利得加算部分）
および要素１４（補償部分）の形で見ることができる。
【００１０】チャオらは、『ＩＥＥＥ回路およびシステ
ムに関する紀要（IEEE Transactions on Circuits and
Systems ）』、１９９０年３月、Ｖｏｌ．３７，Ｎｏ．
３，ｐｐ．３０９−３１８の「Ａ／Ｄコンバータをオー
バサンプリングするための補間変調器のためのより高次
のトポロジ（A Higher Order Topology for Interpolat
ive Modulators for Oversampling A/D Converters）」
で、より高次のシグマ−デルタ変調器のためのシングル
ループ構造を提案している。これらの変調器は、所望さ
れるノイズ整形を合成するための、多数の積分器、フィ
ードフォワード経路、フィードバック経路、および単一
の量子化器からなる。これらの変調器には、ある一定の
入力値については自立した発振のモードに入ってしまう
可能性があるという、不都合がある。この現象に対する
これらのコンバータの感度を抑制するために様々な方法
が提案されているが、それらはすべて構造を複雑にする
ものである。しかしながら、このタイプの単一段の一次
および二次変調器は、この現象による不都合を被らない
ということが注目されている。
ムに関する紀要（IEEE Transactions on Circuits and
Systems ）』、１９９０年３月、Ｖｏｌ．３７，Ｎｏ．
３，ｐｐ．３０９−３１８の「Ａ／Ｄコンバータをオー
バサンプリングするための補間変調器のためのより高次
のトポロジ（A Higher Order Topology for Interpolat
ive Modulators for Oversampling A/D Converters）」
で、より高次のシグマ−デルタ変調器のためのシングル
ループ構造を提案している。これらの変調器は、所望さ
れるノイズ整形を合成するための、多数の積分器、フィ
ードフォワード経路、フィードバック経路、および単一
の量子化器からなる。これらの変調器には、ある一定の
入力値については自立した発振のモードに入ってしまう
可能性があるという、不都合がある。この現象に対する
これらのコンバータの感度を抑制するために様々な方法
が提案されているが、それらはすべて構造を複雑にする
ものである。しかしながら、このタイプの単一段の一次
および二次変調器は、この現象による不都合を被らない
ということが注目されている。
【００１１】オーディオの応用には、信号対ノイズを含
む全体的な歪が、標準的な１６ビットの線形コンバータ
のものと等価であることが所望される。シミュレーショ
ンは、６４のオーバサンプリング比について、および実
用的な回路技術を用いると、上述の方法のいずれに基づ
いてつくり上げられた三次変調器も、標準的な１６ビッ
ト線形コンバータの性能を越えるということを示してい
る。しかしながら、１６ビットを超えてのマージンの量
はそれほど多くはない。したがって、シグマ−デルタコ
ンバータを四次ノイズ整形で作ることが所望される。
む全体的な歪が、標準的な１６ビットの線形コンバータ
のものと等価であることが所望される。シミュレーショ
ンは、６４のオーバサンプリング比について、および実
用的な回路技術を用いると、上述の方法のいずれに基づ
いてつくり上げられた三次変調器も、標準的な１６ビッ
ト線形コンバータの性能を越えるということを示してい
る。しかしながら、１６ビットを超えてのマージンの量
はそれほど多くはない。したがって、シグマ−デルタコ
ンバータを四次ノイズ整形で作ることが所望される。
【００１２】カレマらは、米国特許第５，０６１，９２
４号で２つの二次変調器のカスケードを含む四次トポロ
ジを導入している。これは関連出願の図３で示されてお
り、その図では２つの二次変調器は、包括的に参照番号
１６で示される。この図に示されるように、第２の変調
器のオーバフローを回避するために、２つの変調器の間
には（利得要素１８の形で）１／Ｃの利得が加算されて
いる。単独で論じられた図２に示されたリブナーの変調
器と同様に、カレマらのカスケードにもディジタル回路
が加えられる。包括的に参照番号２０で示されるこの回
路は、関連出願の図３の下部に示される。この回路は、
第１の変調器の量子化誤差が消去されかつ第２の変調器
の量子化誤差が四次整形を受けるような態様で、２つの
二次セクションの量子化された出力ｙ1 およびｙ2 を結
合する。代数学的には、コンバータへの入力がｘとして
与えられ、第２の変調器の量子化誤差がＥ2 として与え
られた場合、出力ｙを次式のように表わすことができ
る。
４号で２つの二次変調器のカスケードを含む四次トポロ
ジを導入している。これは関連出願の図３で示されてお
り、その図では２つの二次変調器は、包括的に参照番号
１６で示される。この図に示されるように、第２の変調
器のオーバフローを回避するために、２つの変調器の間
には（利得要素１８の形で）１／Ｃの利得が加算されて
いる。単独で論じられた図２に示されたリブナーの変調
器と同様に、カレマらのカスケードにもディジタル回路
が加えられる。包括的に参照番号２０で示されるこの回
路は、関連出願の図３の下部に示される。この回路は、
第１の変調器の量子化誤差が消去されかつ第２の変調器
の量子化誤差が四次整形を受けるような態様で、２つの
二次セクションの量子化された出力ｙ1 およびｙ2 を結
合する。代数学的には、コンバータへの入力がｘとして
与えられ、第２の変調器の量子化誤差がＥ2 として与え
られた場合、出力ｙを次式のように表わすことができ
る。
【００１３】ｙ＝ｚ-4ｘ＋Ｃ（１−ｚ-1）4 Ｅ2 係属中の特願平６−２００７２７号では、本発明の発明
者は３つのシグマ−デルタ変調器をカスケード接続する
ためのシステムおよび方法を教示する。ケイブラーのシ
ステムおよび方法は前にくる変調器の量子化誤差を表わ
す誤差信号を後続する変調器に与えることを必要とす
る。誤差信号は後続する変調器に与えられる前にファク
タによってスケーリングされる。後続する変調器の量子
化された誤差信号はその後元のスケーリングファクタの
逆数によってスケーリングされてから前の変調器の量子
化された出力と結合される。３つの変調器の量子化され
た出力を結合することは、前の段の量子化誤差を消去す
る一方で最終段においてノイズを整形し、それによりノ
イズのほとんどが高い周波数に置かれるようにするべく
行なわれる。
者は３つのシグマ−デルタ変調器をカスケード接続する
ためのシステムおよび方法を教示する。ケイブラーのシ
ステムおよび方法は前にくる変調器の量子化誤差を表わ
す誤差信号を後続する変調器に与えることを必要とす
る。誤差信号は後続する変調器に与えられる前にファク
タによってスケーリングされる。後続する変調器の量子
化された誤差信号はその後元のスケーリングファクタの
逆数によってスケーリングされてから前の変調器の量子
化された出力と結合される。３つの変調器の量子化され
た出力を結合することは、前の段の量子化誤差を消去す
る一方で最終段においてノイズを整形し、それによりノ
イズのほとんどが高い周波数に置かれるようにするべく
行なわれる。
【００１４】したがってケイブラーの設計では、各段に
おける量子化ノイズは各段の量子化器の出力および入力
の間の差をとることによって得られる。この量子化ノイ
ズは次に、後続する段に送られる。その後訂正回路網
が、出力は単に入力の遅延されたバージョン、およびそ
れに加えて四次ハイパス関数で整形された最終段からの
量子化ノイズのスケーリングされたバージョンとなるよ
うな態様で、前にくる段の各々から量子化ノイズを取除
く。
おける量子化ノイズは各段の量子化器の出力および入力
の間の差をとることによって得られる。この量子化ノイ
ズは次に、後続する段に送られる。その後訂正回路網
が、出力は単に入力の遅延されたバージョン、およびそ
れに加えて四次ハイパス関数で整形された最終段からの
量子化ノイズのスケーリングされたバージョンとなるよ
うな態様で、前にくる段の各々から量子化ノイズを取除
く。
【００１５】以上に基づき、四次シグマ−デルタ変調器
には、ある一定の応用においてはより次数の低い変調器
に優る重要な利点があるということが理解かつ認識され
るはずである。さらにこの点について、理想的なシグマ
−デルタ変調器の信号対ノイズ比（ＳＮＲ）は、次の式
によって求められる。
には、ある一定の応用においてはより次数の低い変調器
に優る重要な利点があるということが理解かつ認識され
るはずである。さらにこの点について、理想的なシグマ
−デルタ変調器の信号対ノイズ比（ＳＮＲ）は、次の式
によって求められる。
【００１６】ＳＮＲ＝（２Ｌ＋１）１０ log（ＯＳＲ）
−１０ log（π2L／２Ｌ＋１） 上の式において、ＯＳＲはオーバサンプリング比であ
り、Ｌは変調器の次数である。たとえば、Ｌ＝３であ
り、かつＯＳＲ＝６４であれば、ＳＮＲは１０５ｄＢに
等しい。Ｌ＝４であり、ＯＳＲ＝６４であれば、ＳＮＲ
は１３２．３ｄＢに等しい。したがって、四次ループ
は、同じオーバサンプリング比の三次ループよりも、１
６ビットの性能についての固有のマージンを多く有す
る。カレマらにより教示されたもののような四次シグマ
−デルタ変調器がこれまで提案されてきたが、先行技術
における短所および欠点は、使用すべき付加的なタイプ
のそのような変調器がないということである。
−１０ log（π2L／２Ｌ＋１） 上の式において、ＯＳＲはオーバサンプリング比であ
り、Ｌは変調器の次数である。たとえば、Ｌ＝３であ
り、かつＯＳＲ＝６４であれば、ＳＮＲは１０５ｄＢに
等しい。Ｌ＝４であり、ＯＳＲ＝６４であれば、ＳＮＲ
は１３２．３ｄＢに等しい。したがって、四次ループ
は、同じオーバサンプリング比の三次ループよりも、１
６ビットの性能についての固有のマージンを多く有す
る。カレマらにより教示されたもののような四次シグマ
−デルタ変調器がこれまで提案されてきたが、先行技術
における短所および欠点は、使用すべき付加的なタイプ
のそのような変調器がないということである。
【００１７】関連事件において詳細に論じられたよう
に、そこに開示された変調器は一次変調器（二次変調器
よりも安価である）の使用と二次変調器（一次変調器よ
りも組合せることが容易であるが、より高価である）の
使用との間で良好なバランスをとる四次シグマ−デルタ
変調器を構成する。関連事件において開示された変調器
はしかしながら幾分複雑であり、したがって幾つかのア
ナログ部品を使用することが必要となる。多くの応用で
効果的に用いることができるであろうケイブラー変調器
のより単純かつより安価なバージョンが利用可能でない
ことは、先行技術における短所および欠点である。
に、そこに開示された変調器は一次変調器（二次変調器
よりも安価である）の使用と二次変調器（一次変調器よ
りも組合せることが容易であるが、より高価である）の
使用との間で良好なバランスをとる四次シグマ−デルタ
変調器を構成する。関連事件において開示された変調器
はしかしながら幾分複雑であり、したがって幾つかのア
ナログ部品を使用することが必要となる。多くの応用で
効果的に用いることができるであろうケイブラー変調器
のより単純かつより安価なバージョンが利用可能でない
ことは、先行技術における短所および欠点である。
【００１８】
【発明の概要】本発明は３つのシグマ−デルタ変調器を
カスケード接続する新しい方法を提供することにより、
上述の短所および欠点を克服する。本発明の教示に従
い、各段の量子化器の入力が後続する段に送られる。こ
れにより、各量子化器の出力と各量子化器の入力との間
の差を求める必要がなくなる。後続する段の各々に送ら
れた信号は前の段の出力と前の段の量子化ノイズとの間
の差である。本発明の実施例は、始めの２つの段の量子
化ノイズと始めの２つの段の出力との双方を除去する訂
正回路網を含む。したがって、カスケード接続された変
調器の最終的な出力はそれへの入力の遅延されたバージ
ョン、およびそれに加えて四次ハイパス関数で整形され
た最終段のスケーリングされたバージョンである。
カスケード接続する新しい方法を提供することにより、
上述の短所および欠点を克服する。本発明の教示に従
い、各段の量子化器の入力が後続する段に送られる。こ
れにより、各量子化器の出力と各量子化器の入力との間
の差を求める必要がなくなる。後続する段の各々に送ら
れた信号は前の段の出力と前の段の量子化ノイズとの間
の差である。本発明の実施例は、始めの２つの段の量子
化ノイズと始めの２つの段の出力との双方を除去する訂
正回路網を含む。したがって、カスケード接続された変
調器の最終的な出力はそれへの入力の遅延されたバージ
ョン、およびそれに加えて四次ハイパス関数で整形され
た最終段のスケーリングされたバージョンである。
【００１９】したがって、本発明の目的は分解能の高い
Ａ／Ｄ変換を達成するためのシステムおよび方法を提供
することである。
Ａ／Ｄ変換を達成するためのシステムおよび方法を提供
することである。
【００２０】本発明の他の目的は、新しいタイプの四次
シグマ−デルタ変調器を提供することである。
シグマ−デルタ変調器を提供することである。
【００２１】本発明のさらに他の目的は、先行技術のコ
ンバータに比べて、段の間で行なわれなければならない
減算の回数が、より少なく、したがって必要とされるア
ナログ部品の数がより少ない、Ａ／Ｄコンバータを提供
することである。
ンバータに比べて、段の間で行なわれなければならない
減算の回数が、より少なく、したがって必要とされるア
ナログ部品の数がより少ない、Ａ／Ｄコンバータを提供
することである。
【００２２】本発明の他の目的、利点、および新規な特
徴は、この後に記載する詳しい説明を添付の図面と関連
させながら参照することによって最もよく理解されるで
あろう。
徴は、この後に記載する詳しい説明を添付の図面と関連
させながら参照することによって最もよく理解されるで
あろう。
【００２３】
【発明の詳しい説明】ここで、幾つかの図において同様
または類似の要素が一貫して同一の参照番号で表わされ
ている図面を参照し、より特定的には図１を参照する
と、包括的に参照番号１０で表わされた本発明の一実施
例の概略図が示されている。実施例１０は、従来の二次
シグマ−デルタ変調器（包括的に参照番号１２で表わさ
れる）、第１の一次シグマ−デルタ変調器（包括的に参
照番号１４で表わされる）、および第２の一次シグマ−
デルタ変調器（包括的に参照番号１６で表わされる）を
含む。
または類似の要素が一貫して同一の参照番号で表わされ
ている図面を参照し、より特定的には図１を参照する
と、包括的に参照番号１０で表わされた本発明の一実施
例の概略図が示されている。実施例１０は、従来の二次
シグマ−デルタ変調器（包括的に参照番号１２で表わさ
れる）、第１の一次シグマ−デルタ変調器（包括的に参
照番号１４で表わされる）、および第２の一次シグマ−
デルタ変調器（包括的に参照番号１６で表わされる）を
含む。
【００２４】当業者にはよく知られているように、二次
シグマ−デルタ変調器のための標準的な式は以下のとお
りである。
シグマ−デルタ変調器のための標準的な式は以下のとお
りである。
【００２５】ｙ＝ｚ-2ｘ＋（１−ｚ-1）2 Ｅ ここでＥは量子化誤差である。当業者にやはりよく知ら
れているように、一次シグマ−デルタ変調器のための標
準的な式は以下のとおりである。
れているように、一次シグマ−デルタ変調器のための標
準的な式は以下のとおりである。
【００２６】ｙ＝ｚ-1ｘ＋（１−ｚ-1）Ｅ 図１にこれらの標準的な式を当てはめると、次の式が得
られる。
られる。
【００２７】
【数１】
【００２８】最も直接的かつ有用な訂正論理を定めるた
めには、ｙ1 、ｙ2 、およびｙ3 を結合して、結合され
た総合的な出力（「ｙout 」）が、入力と、ｘと、（四
次整形されている）Ｅ3 との関数のみであるようにする
ことが必要である。
めには、ｙ1 、ｙ2 、およびｙ3 を結合して、結合され
た総合的な出力（「ｙout 」）が、入力と、ｘと、（四
次整形されている）Ｅ3 との関数のみであるようにする
ことが必要である。
【００２９】この目的は次のようにして達成され得る。 ステップ１） ｙ3 とＣ2 とを乗算すると、後に示す式
（４）においてｙ4 が得られる。
（４）においてｙ4 が得られる。
【００３０】ステップ２） ｙ4 からｚ-1ｙ2 を減算す
ると、式（５）においてｙ5 が得られる。
ると、式（５）においてｙ5 が得られる。
【００３１】ステップ３） ｙ5 と（１−ｚ-1）とを乗
算すると、式（６）においてｙ6 が得られる。
算すると、式（６）においてｙ6 が得られる。
【００３２】ステップ４） ｙ2 とｚ-1とを乗算する
と、式（７）においてｙ7 が得られる。
と、式（７）においてｙ7 が得られる。
【００３３】ステップ５） ｙ6 とｙ7 とを加算する
と、式（８）においてｙ8 が得られる。
と、式（８）においてｙ8 が得られる。
【００３４】ステップ６） ｙ8 とＣ1 とを乗算する
と、式（９）においてｙ9 が得られる。
と、式（９）においてｙ9 が得られる。
【００３５】ステップ７） ｙ9 からｚ-2ｙ1 を減算す
ると、式（１０）においてｙ10が得られる。
ると、式（１０）においてｙ10が得られる。
【００３６】ステップ８） ｙ10と（１−ｚ-1）2 とを
乗算すると、式（１１）においてｙ 11が得られる。
乗算すると、式（１１）においてｙ 11が得られる。
【００３７】ステップ９） ｙ1 とｚ-2とを乗算する
と、式（１２）においてｙ12が得られる。
と、式（１２）においてｙ12が得られる。
【００３８】ステップ１０） ｙ11にｙ12を加算する
と、式（１３）においてｙout が得られる。
と、式（１３）においてｙout が得られる。
【００３９】
【数２】
【００４０】以上は図２に示されるようにブロック図の
形式に変換することができる。このようにして、図１に
示され、この図においてそれぞれ参照番号１８、２０、
および２２で表記され、入力ｘ（参照番号２４で表記さ
れる）がそれに与えられたときに図１の回路において発
生される、ｙ1 、ｙ2 、およびｙ3 の出力は、図２の回
路で「訂正」されて総合的な出力ｙout ３０をもたらす
ことができ、これは入力ｘ２４およびＥ3 ２６（四次整
形されている）のみの関数である。
形式に変換することができる。このようにして、図１に
示され、この図においてそれぞれ参照番号１８、２０、
および２２で表記され、入力ｘ（参照番号２４で表記さ
れる）がそれに与えられたときに図１の回路において発
生される、ｙ1 、ｙ2 、およびｙ3 の出力は、図２の回
路で「訂正」されて総合的な出力ｙout ３０をもたらす
ことができ、これは入力ｘ２４およびＥ3 ２６（四次整
形されている）のみの関数である。
【００４１】代替的な訂正回路網を、前述のものと同じ
３つの式（１）〜（３）から始めて次に示すステップを
行なうことで得ることができる。
３つの式（１）〜（３）から始めて次に示すステップを
行なうことで得ることができる。
【００４２】
【数３】
【００４３】これは図３に示したようなブロック図の形
式に変換され得る。さらに他の代替的な「訂正回路網」
を同じ３つの式（１）〜（３）から始めて以下に示すス
テップを行なうことによって得ることができる。
式に変換され得る。さらに他の代替的な「訂正回路網」
を同じ３つの式（１）〜（３）から始めて以下に示すス
テップを行なうことによって得ることができる。
【００４４】ステップ１） ｙ2 とＣ1 とを乗算する
と、後に示す式（１４）においてｙ4が得られる。
と、後に示す式（１４）においてｙ4が得られる。
【００４５】ステップ２） ｙ4 からｚ-1ｙ1 を減算す
ると、式（１５）においてｙ5 が得られる。
ると、式（１５）においてｙ5 が得られる。
【００４６】ステップ３） ｙ5 と（１−ｚ-1）2 とを
乗算すると、式（１６）においてｙ 6 が得られる。
乗算すると、式（１６）においてｙ 6 が得られる。
【００４７】ステップ４） ｙ1 とｚ-1とを乗算する
と、式（１７）においてｙ7 が得られる。
と、式（１７）においてｙ7 が得られる。
【００４８】ステップ５） ｙ6 とｙ7 とを加算する
と、式（１８）においてｙ8 が得られる。
と、式（１８）においてｙ8 が得られる。
【００４９】ステップ６） ｙ3 とＣ2 とを乗算する
と、式（１９）においてｙ9 が得られる。
と、式（１９）においてｙ9 が得られる。
【００５０】ステップ７） ｙ9 からｚ-1ｙ2 を減算す
ると、式（２０）においてｙ10が得られる。
ると、式（２０）においてｙ10が得られる。
【００５１】ステップ８） ｙ10と（１−ｚ-1）3 とを
乗算すると、式（２１）においてｙ 11が得られる。
乗算すると、式（２１）においてｙ 11が得られる。
【００５２】ステップ９） ｙ11とＣ1 とを乗算する
と、式（２２）においてｙ12が得られる。
と、式（２２）においてｙ12が得られる。
【００５３】ステップ１０） ｙ8 とｚ-1とを乗算する
と、式（２３）においてｙ13が得られる。
と、式（２３）においてｙ13が得られる。
【００５４】ステップ１１） ｙ12とｙ13とを加算する
と、式（２４）においてｙout が得られる。
と、式（２４）においてｙout が得られる。
【００５５】
【数４】
【００５６】以上は、図４に示したようなブロック図の
形式に変換され得る。ここで図５を参照すると、Ｃ1 ＝
４であり、かつＣ2 ＝２であるときの、本発明の教示に
従う「変調された２−１−１」変調器のためのシミュレ
ートされた信号対ノイズ（ＳＮＲ）性能の図表が示され
ている。
形式に変換され得る。ここで図５を参照すると、Ｃ1 ＝
４であり、かつＣ2 ＝２であるときの、本発明の教示に
従う「変調された２−１−１」変調器のためのシミュレ
ートされた信号対ノイズ（ＳＮＲ）性能の図表が示され
ている。
【００５７】以上に基づき、当業者は本発明がどのよう
に３つのシグマ−デルタ変調器をカスケード接続する新
しい方法を提供するかを理解かつ認識するはずである。
本発明の教示に従い、各段における量子化器の入力（Ｅ
1 、Ｅ2 、Ｅ3 ）は、後続する段に送られる。したがっ
て、後続する段の各々に送られる信号は前の段の出力と
前の段の量子化ノイズとの差である。本発明の実施例
は、始めの２つの段の量子化ノイズと始めの２つの段の
出力との双方を除去する訂正回路網（ここではそのうち
３つの例が明示されている）を含む。本発明の実施例に
おける最終的な出力ｙout は、入力の遅延されたバージ
ョン、およびそれに加えて四次ハイパス関数で整形され
た最終段のスケーリングされたバージョンである。本発
明の実施例は、それらが高分解能Ａ／Ｄ変換を達成する
ための改良された四次シグマ−デルタ変調器、改良され
たシステムおよび方法を構成し、かつそれらが先行技術
のコンバータに比べて段の間で行なわれなければならな
い減算の回数がより少なく、したがって要求されるアナ
ログ部品の数がより少ないＡ／Ｄコンバータを提供する
ことができる限りにおいて、先行技術に優る著しい進歩
をもたらすものである。
に３つのシグマ−デルタ変調器をカスケード接続する新
しい方法を提供するかを理解かつ認識するはずである。
本発明の教示に従い、各段における量子化器の入力（Ｅ
1 、Ｅ2 、Ｅ3 ）は、後続する段に送られる。したがっ
て、後続する段の各々に送られる信号は前の段の出力と
前の段の量子化ノイズとの差である。本発明の実施例
は、始めの２つの段の量子化ノイズと始めの２つの段の
出力との双方を除去する訂正回路網（ここではそのうち
３つの例が明示されている）を含む。本発明の実施例に
おける最終的な出力ｙout は、入力の遅延されたバージ
ョン、およびそれに加えて四次ハイパス関数で整形され
た最終段のスケーリングされたバージョンである。本発
明の実施例は、それらが高分解能Ａ／Ｄ変換を達成する
ための改良された四次シグマ−デルタ変調器、改良され
たシステムおよび方法を構成し、かつそれらが先行技術
のコンバータに比べて段の間で行なわれなければならな
い減算の回数がより少なく、したがって要求されるアナ
ログ部品の数がより少ないＡ／Ｄコンバータを提供する
ことができる限りにおいて、先行技術に優る著しい進歩
をもたらすものである。
【００５８】上述の教示に照らして、数多くの修正およ
び変形が可能であることは明らかである。したがって、
本発明は前掲の特許請求の範囲内において、ここで特定
的に述べられた以外の態様で実施されてもよい。
び変形が可能であることは明らかである。したがって、
本発明は前掲の特許請求の範囲内において、ここで特定
的に述べられた以外の態様で実施されてもよい。
【図１】本発明の一実施例の概略図である。
【図２】本発明の教示に従う訂正回路網の概略図であ
る。
る。
【図３】本発明の教示に従う、代替的な訂正回路網の概
略図である。
略図である。
【図４】本発明の教示に従う、さらに他の代替的な訂正
回路網の概略図である。
回路網の概略図である。
【図５】本発明の実施例のための、シミュレートされた
ＳＮＲ性能を示した図である。
ＳＮＲ性能を示した図である。
１２ 二次シグマ−デルタ変調器 １４ 一次シグマ−デルタ変調器 １６ 一次シグマ−デルタ変調器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーリン・ドゥルー・ケイブラー アメリカ合衆国、78739 テキサス州、 オースティン、コーナー・ブルック・パ ス、12101 (56)参考文献 特開 昭61−177818（ＪＰ，Ａ) 特開 昭61−177819（ＪＰ，Ａ) 特開 平３−22626（ＪＰ，Ａ) 特開 平４−129316（ＪＰ，Ａ) 米国特許5061928（ＵＳ，Ａ) 米国特許5148167（ＵＳ，Ａ) 米国特許5148166（ＵＳ，Ａ) 米国特許5065157（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (3)
- 【請求項１】 最初の二次シグマ−デルタ変調器と、中
間の一次シグマ−デルタ変調器と、最後の一次変調器と
をカスケード接続する方法であって、前記変調器の各々
は量子化器を有し、前記カスケード接続する方法は、 第１の信号を最初の変調器量子化器に与えて、最初の信
号を発生させるステップと、 第１の予め定められたファクタによって前記第１の信号
をスケーリングして、スケーリングされた第１の信号を
生成するステップと、 前記スケーリングされた第１の信号を前記中間の変調器
に与えて、第２の信号を発生させるステップと、 前記第２の信号を前記中間の変調器量子化器に与えて、
中間の信号を発生させるステップと、 第２の予め定められたファクタによって前記第２の信号
をスケーリングして、スケーリングされた第２の信号を
生成するステップと、 前記スケーリングされた第２の信号を前記最後の変調器
に与えて、第３の信号を発生させるステップと、 前記第３の信号を前記最後の変調器量子化器に与えて、
最後の信号を発生させるステップと、 前記第２の予め定められたファクタの逆数によって前記
最後の信号をスケーリングして、スケーリングされた最
後の信号を生成するステップと、 １サンプリング期間だけ前記中間の信号を遅延させて、
遅延された中間の信号を生成するステップと、 前記スケーリングされた最後の信号から前記遅延された
中間の信号を減算して、差分信号を生成するステップ
と、 前記差分信号を微分して、微分された差分信号を生成す
るステップと、 前記微分された差分信号と前記遅延された中間の信号と
を合計して、合計された信号を生成するステップと、 前記第１の予め定められたファクタの逆数によって前記
合計された信号をスケーリングして、スケーリングされ
た合計された信号を生成するステップと、 ２サンプリング期間だけ前記最初の信号を遅延させて、
遅延された最初の信号を生成するステップと、 前記スケーリングされた合計された信号から前記遅延さ
れた最初の信号を減算して、合計された差分信号を生成
するステップと、 前記合計された差分信号を２回微分して、微分された合
計された信号を生成するステップと、 前記微分された合計された信号と前記遅延された最初の
信号とを合計して、出力信号を生成するステップとを含
む、方法。 - 【請求項２】 最初の二次シグマ−デルタ変調器と、中
間の一次シグマ−デルタ変調器と、最後の一次変調器と
をカスケード接続する方法であって、前記変調器の各々
は量子化器を有し、前記カスケード接続する方法は、 第１の信号を最初の変調器量子化器に与えて、最初の信
号を発生させるステップと、 第１の予め定められたファクタによって前記第１の信号
をスケーリングして、スケーリングされた第１の信号を
生成するステップと、 前記スケーリングされた第１の信号を前記中間の変調器
に与えて、第２の信号を発生させるステップと、 前記第２の信号を前記中間の変調器量子化器に与えて、
中間の信号を発生させるステップと、 第２の予め定められたファクタによって前記第２の信号
をスケーリングして、スケーリングされた第２の信号を
生成するステップと、 前記スケーリングされた第２の信号を前記最後の変調器
に与えて、第３の信号を発生させるステップと、 前記第３の信号を前記最後の変調器量子化器に与えて、
最後の信号を発生させるステップと、 前記第１の予め定められたファクタの逆数によって前記
中間の信号をスケーリングして、スケーリングされた中
間の信号を生成するステップと、 １サンプリング期間だけ前記最初の信号を遅延させて、
遅延された最初の信号を生成するステップと、 前記スケーリングされた中間の信号から前記遅延された
最初の信号を減算して、中間の差分信号を生成するステ
ップと、 前記第２の予め定められたファクタの逆数によって前記
最後の信号をスケーリングして、スケーリングされた最
後の信号を生成するステップと、 １サンプリング期間だけ前記中間の信号を遅延させて、
遅延された中間の信号を生成するステップと、 前記スケーリングされた最後の信号から前記遅延された
中間の信号を減算して、最後の差分信号を生成するステ
ップと、 前記最後の差分信号を微分して、微分された最後の差分
信号を生成するステップと、 前記第１の予め定められたファクタの逆数によって前記
微分された最後の差分信号をスケーリングして、スケー
リングされた微分された信号を生成するステップと、 前記中間の差分信号を遅延させて、遅延された中間の差
分信号を生成するステップと、 前記遅延された中間の差分信号と前記スケーリングされ
た微分された信号とを合計して、合計された信号を生成
するステップと、 ２サンプリング期間だけ前記最初の信号を遅延させて、
第２の遅延された最初の信号を生成するステップと、 前記合計された信号を２回微分して、微分された合計さ
れた信号を生成するステップと、 前記微分された合計された信号と前記第２の遅延された
最初の信号とを合計して、出力信号を生成するステップ
とを含む、方法。 - 【請求項３】 最初の二次シグマ−デルタ変調器と、中
間の一次シグマ−デルタ変調器と、最後の一次変調器と
をカスケード接続する方法であって、前記変調器の各々
は量子化器を有し、前記カスケード接続する方法は、 第１の信号を最初の変調器量子化器に与えて、最初の信
号を発生させるステップと、 第１の予め定められたファクタによって前記第１の信号
をスケーリングして、スケーリングされた第１の信号を
生成するステップと、 前記スケーリングされた第１の信号を前記中間の変調器
に与えて、第２の信号を発生させるステップと、 前記第２の信号を前記中間の変調器量子化器に与えて、
中間の信号を発生させるステップと、 第２の予め定められたファクタによって前記第２の信号
をスケーリングして、スケーリングされた第２の信号を
生成するステップと、 前記スケーリングされた第２の信号を前記最後の変調器
に与えて、第３の信号を発生させるステップと、 前記第３の信号を前記最後の変調器量子化器に与えて、
最後の信号を発生させるステップと、 前記第１の予め定められたファクタの逆数によって前記
中間の信号をスケーリングして、スケーリングされた中
間の信号を生成するステップと、 １サンプリング期間だけ前記最初の信号を遅延させて、
遅延された最初の信号を生成するステップと、 前記スケーリングされた中間の信号から前記遅延された
最初の信号を減算して、中間の差分信号を生成するステ
ップと、 前記中間の差分信号を２回微分して、微分された差分信
号を生成するステップと、 前記遅延された最初の信号と前記微分された差分信号と
を合計して、合計された信号を生成するステップと、 前記第２の予め定められたファクタの逆数によって前記
最後の信号をスケーリングして、スケーリングされた最
後の信号を生成するステップと、 前記中間の信号を遅延させて、遅延された中間の信号を
生成するステップと、 前記スケーリングされた最後の信号から前記遅延された
中間の信号を減算して、最後の差分信号を生成するステ
ップと、 前記最後の差分信号を微分して、微分された最後の差分
信号を生成するステップと、 前記第１の予め定められたファクタの逆数によって前記
微分された最後の差分信号をスケーリングして、スケー
リングされた最後の差分信号を生成するステップと、 １サンプリング期間だけ前記合計された信号を遅延させ
て、遅延された合計された信号を生成するステップと、 前記遅延された合計された信号と前記スケーリングされ
た最後の差分信号とを合計して、出力信号を生成するス
テップとを含む、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/147,062 US5446460A (en) | 1993-11-03 | 1993-11-03 | Fourth-order cascaded sigma-delta modulator |
| US147062 | 1993-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193506A JPH07193506A (ja) | 1995-07-28 |
| JP3290314B2 true JP3290314B2 (ja) | 2002-06-10 |
Family
ID=22520173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26967194A Expired - Fee Related JP3290314B2 (ja) | 1993-11-03 | 1994-11-02 | ３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5446460A (ja) |
| EP (1) | EP0651518B1 (ja) |
| JP (1) | JP3290314B2 (ja) |
| DE (1) | DE69422585T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598158A (en) * | 1994-11-02 | 1997-01-28 | Advanced Micro Devices, Inc. | Digital noise shaper circuit |
| US5793811A (en) * | 1996-04-09 | 1998-08-11 | Winbond Electronics Corporation | Stabilization scheme of delta-sigma modulator |
| US5754592A (en) * | 1996-07-02 | 1998-05-19 | Amati Communications Corporation | Method and apparatus for randomized oversampling |
| GB2319933B (en) * | 1996-11-27 | 2001-07-25 | Sony Uk Ltd | Signal processors |
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| DE50008004D1 (de) * | 1999-05-05 | 2004-11-04 | Infineon Technologies Ag | Sigma-delta-analog/digital-wandleranordnung |
| JP4209035B2 (ja) * | 1999-05-28 | 2009-01-14 | 株式会社ルネサステクノロジ | Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ |
| CA2294404C (en) * | 2000-01-07 | 2004-11-02 | Tadeuse A. Kwasniewski | Delta-sigma modulator for fractional-n frequency synthesis |
| US6373418B1 (en) * | 2000-05-25 | 2002-04-16 | Rockwell Collins, Inc. | Nyquist response restoring delta-sigma modulator based analog to digital and digital to analog conversion |
| JP4530119B2 (ja) * | 2001-06-08 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| KR100558481B1 (ko) * | 2003-01-03 | 2006-03-07 | 삼성전자주식회사 | 양자화 잡음을 감소시킬 수 있는 델타 시그마 변조기 |
| US6788232B1 (en) * | 2003-01-14 | 2004-09-07 | Berkana Wireless, Inc. | Sigma delta modulator |
| US7034728B2 (en) * | 2004-08-11 | 2006-04-25 | Raytheon Company | Bandpass delta-sigma modulator with distributed feedforward paths |
| US7626525B2 (en) * | 2007-05-03 | 2009-12-01 | Texas Instruments Incorporated | Feed-forward circuitry and corresponding error cancellation circuit for cascaded delta-sigma modulator |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061928A (en) | 1988-11-09 | 1991-10-29 | Oy Nokia Ab | System and method of scaling error signals of caseload second order modulators |
| US5065157A (en) | 1990-04-06 | 1991-11-12 | General Electric Company | High order sigma delta oversampled analog-to-digital converter integrated circuit network with minimal power dissipation and chip area requirements |
| US5148166A (en) | 1990-04-06 | 1992-09-15 | General Electric Company | Third order sigma delta oversampled analog-to-digital converter network with low component sensitivity |
| US5148167A (en) | 1990-04-06 | 1992-09-15 | General Electric Company | Sigma-delta oversampled analog-to-digital converter network with chopper stabilization |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
| US5103229A (en) * | 1990-04-23 | 1992-04-07 | General Electric Company | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization |
| US5153593A (en) * | 1990-04-26 | 1992-10-06 | Hughes Aircraft Company | Multi-stage sigma-delta analog-to-digital converter |
| US5084702A (en) * | 1990-11-01 | 1992-01-28 | General Electric Company | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers |
| DE59205500D1 (de) * | 1992-03-12 | 1996-04-04 | Siemens Ag | Sigma-Delta-Modulator |
| US5283578A (en) * | 1992-11-16 | 1994-02-01 | General Electric Company | Multistage bandpass Δ Σ modulators and analog-to-digital converters |
-
1993
- 1993-11-03 US US08/147,062 patent/US5446460A/en not_active Expired - Lifetime
-
1994
- 1994-10-26 EP EP94307873A patent/EP0651518B1/en not_active Expired - Lifetime
- 1994-10-26 DE DE69422585T patent/DE69422585T2/de not_active Expired - Lifetime
- 1994-11-02 JP JP26967194A patent/JP3290314B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061928A (en) | 1988-11-09 | 1991-10-29 | Oy Nokia Ab | System and method of scaling error signals of caseload second order modulators |
| US5065157A (en) | 1990-04-06 | 1991-11-12 | General Electric Company | High order sigma delta oversampled analog-to-digital converter integrated circuit network with minimal power dissipation and chip area requirements |
| US5148166A (en) | 1990-04-06 | 1992-09-15 | General Electric Company | Third order sigma delta oversampled analog-to-digital converter network with low component sensitivity |
| US5148167A (en) | 1990-04-06 | 1992-09-15 | General Electric Company | Sigma-delta oversampled analog-to-digital converter network with chopper stabilization |
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| US5446460A (en) | 1995-08-29 |
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