JP2642487B2

JP2642487B2 - ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路

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Publication number: JP2642487B2
Application number: JP1211366A
Authority: JP
Inventors: 佳実磯; 光恵吉田; 章安部田; 孝雄荒井; 正憲家中; 健二麻殖生; 一雄渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-08-18
Filing date: 1989-08-18
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH0376318A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタルオーディオ，通信等の用途に使
用されるオーバサンプリング方式のディジタル／アナロ
グ変換器（以下、D/A変換器と言う），アナログ／ディ
ジタル変換器（以下、A/D変換器と言う）におけるデル
タシグマ変調回路に関するものである。

〔従来の技術〕

一般に、オーバサンプリング方式のD/A変換器は、イ
ンタポレーションディジタルフィルタ回路とノイズシェ
ーパと局部D/A変換器とで構成され、また、オーバサン
プリング方式のA/D変換器は、ノイズシェーパとデシメ
ーションディジタルフィルタ回路とで構成される。

このうち、代表して、オーバサンプリング方式のD/A
変換器の動作について簡単に接すると、まず、インタポ
レーションディジタフィルタ回路において、入力された
ディジタル信号を補間してサンプリング周波数を上げた
（すなわち、オーバサンプリングした）後、フィルタリ
ングする。次に、ノイズシェーパにおいて、フィルタリ
ングされたディジタル信号の量子化ノイズのノイズ分布
を変化させる。次に、局部D/A変換器において、ノイズ
分布の変化したディジタル信号をアナログ信号に変換す
る。

ここで、ノイズシェーパとしては、種々の回路が用い
られるが、その中に一つにデジタシグマ変調回路があ
る。デルタシグマ変調回路は、主として、単数または複
数の積分回路と量子化器と遅延器とから成るフィードバ
ックループにて構成される。

一般に、ノイズシェーパとしてデシルシグマ変調回路
を用いた、D/A変換器,A/D変換器において、そのダイナ
ミックレンジを大きくする方法としては、次の３つの方
法が知られている。

一つ目は、オーバサンプリングの次数を高くする（即
ち、ナイキスト周波数に対して、サンプリング周波数を
高くする）ことであり、二つ目は、デルタシグマ変調回
路を構成するフィードバックループ内の積分回路の次数
を高くする（即ち、積分回路の個数を多くする）ことで
あり、三つ目は、デルタシグマ変調回路を構成する量子
化器のビット数を多くすることである。

一つ目の、オーバサンプリングの次数を高くする方法
をとった場合、それに応じて各回路の動作速度を上げる
必要があるが、しかし、動作速度を上げると言っても、
各回路の回路素子にはそれぞれ動作速度の限界が存在す
る。そのため、オーバサンプリングの次数はそれほど高
くすることはできない。

また、二つ目の、デルタシグマ変調回路を構成するフ
ィードバックループ内の積分回路の次数を高くする方法
をとった場合、フィードバックループ内の積分回路の次
数が２次まで（即ち、積分回路の個数が２個まで）は安
定に動作するが、積分回路の次数が３次以上（即ち、積
分回路の個数が３個以上）になると発振してしまうと言
う問題があった。

そこで、従来では、この二つ目の方法とった場合の問
題点を解決するために、例えば、特開昭63−209334号公
報に記載のように、ループ内の積分回路の次数が安定な
１次または２次のフィードバックループを縦続に接続し
て、等価的に、積分回路の次数が３次以上で安定に動作
するデルタシグマ変調回路を実現していた。

また、三つ目の、デルタシグマ変調回路を構成する量
子化器のビット数を多くする方法をとった既提案例とし
ては、例えば、特開昭62−269423号公報が挙げられる。

〔発明が解決しようとする課題〕

上記した様に、前者の既提案例においては、等価的
に、積分回路の次数を３次以上にすることにより、ま
た、後者の既提案例においては、量子化器のビット数を
多くすることにより、それぞれ、ダイナミックレンジを
高くすることができる。

しかし、これら二つの既提案例においては、デルタシ
グマ変調回路から出力されるディジタル信号の量子化値
（即ち、ビット数）が１ビットより多くなってしまうた
め、例えば、デルタシグマ変調回路を用いたD/A変調器
の場合、デルタシグマ変調回路の後段に接続される局部
D/A変換器のビット数も１ビットより多くしなければな
らない。

だが、例えば、16ビット精度のダイナミックレンジを
得る場合、局部D/A変換器のビット数（分解能）が仮に
３ビットであったとしても、その積分誤差（非線形誤
差）としては16ビット精度が要求される。しかし、実
際、CMOSプロセスの１チップLSI化を考慮すると、その
様な局部D/A変換器を作製することは非常に困難であ
る。

そこで、後者の既提案例においては、局部A/D変換器
として、PWM変換器とローパスフィルタにより構成され
る多値D/A変換器を用いているが、高いクロック周波数
を必要としたり、或いは、“HI",“LO"の出力インピー
ダンスの差とローパスフィルタの定数により高次高調波
を発生し易いなどの問題があった。

そこで、本発明の目的は、上記した従来技術の問題点
を解決し、積分回路の次数が３次以上であって、出力さ
れるディジタル信号の量子化値（即ち、ビット数）が１
ビットより多くなることなく、安定に動作することがで
きるデルタシグマ変調回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明では、オーバサンプ
リング方式のD/A変換器に用いる場合、デルタシグマ変
調回路を、縦続接続された少なくとも３個の積分回路と、遅延器
と、ディジタルフィルタ回路の出力信号と遅延器からの
出力信号とを取込み、前者から後者を減算し、得られた
減算結果信号を、縦続接続された前記少なくとも３個の
積分回路のうちの１段目の積分回路に入力する減算器
と、縦続接続された前記少なくとも３個の積分回路のう
ち３段目及びそれ以降の各積分回路からの各出力信号に
それぞれ可変乗算値を乗算し、得られた各乗算結果信号
を出力する各可変乗算器と、前記各可変乗算器からの各
乗算結果信号と、縦続接続された前記少なくとも３個の
積分回路のうちの１段目及び２段目の各積分回路からの
各出力信号と、を加算し、得られた加算結果信号を出力
する加算器と、該加算器からの加算結果信号を取込み、
量子化し、前記デルタシグマ変調回路の出力信号として
出力する量子化器と、該量子化器からの出力信号を取込
み遅延して出力する前記遅延器と、前記ディジタルフィルタ回路の入力信号，出力信号及
び局部ディジタル／アナログ変換器の出力信号のうち、
いずれかの信号のレベルを検出し、その検出レベルに応
じて、該レベルが大きいときには発振しないようにして
動作の安定化を図り、該レベルが小さいときにはダイナ
ミックレンジの拡大化を図るように、前記可変乗算器の
可変乗算値を可変させるレベル検出器と、で構成するこ
ととした。

またオーバサンプリング方式のA/D変換器に用いる場
合は、前記デルタシグマ変調回路において、前記遅延器
から前記原産器に至る信号経路中に、該遅延器の出力信
号をアナログ信号に変換する内部ディジタル／アナログ
変換器を設けると共に、前記レベル検出器は、デルタシ
グマ変調回路の入力信号またはデシメーションディジタ
ルフィルタ回路の出力信号のうち、いずれかの信号のレ
ベルを検出するようにした。

〔作用〕

本発明では、積分回路の次数が３次以上の場合は、信
号のレベルが大きいほど、発振し易くなり、動作が不安
定になるという点に着目したものである。

即ち、前記レベル検出器が前記信号のレベルが比較的
大きいレベルであると検出した時には、発振し易いの
で、前記可変乗算器の乗算値を小さくなるよう変化させ
る。この結果、前記デルタシグマ変調回路は、積分回路
の次数が２次の場合の特性に近づき、発振しないように
なり、動作が安定になる。

また、反対に、前記レベル検出器が前記信号のレベル
が比較的小さいレベルであると検出した時には、発振し
難いので、前記可変乗算器の乗算値を大きくなるよう変
化させる。この結果、前記デルタシグマ変調回路は、積
分回路の次数が３次以上の場合の特性に近づき、ダイナ
ミックレンジが大きくなる。

従って、本発明によれば、安定に動作させながらダイ
ナミックレンジを大きくすることができる。

また、量子化器のビット数は１ビットで済むため、デ
ルタシグマ変調回路から出力されるディジタル信号の量
子化値（即ち、ビット数）も１ビットとなり、オーバサ
ンプリング方式のD/A変換器の場合、デルタシグマ変調
回路の後段に接続される局部D/A変換器のビット数も１
ビットで良い。従って、例えば、16ビット精度が要求さ
れても、CMOSプロセスの１チップLSI化は十分可能とな
る。また、オーバサンプリング方式のA/D変換器の場合
は、前記量子化器の出力信号を前記遅延器を介して入力
する前記内部D/A変換器の、ビット数が１ビットで良く
なる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の第１の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のD/A変換器
を示すブロック図である。

第１図において、１は入力端子、２はインタポレーシ
ョンディジタルフィルタ回路、３はデルタシグマ変調回
路、４は局部D/A変換器、５は出力端子、６はレベル検
出器である。なお、デルタシグマ変調回路３は、減算器
７と、積分回路8,9,10と、可変乗算器11と、加算器12
と、量子化器13と、遅延器14と、により構成されてい
る。また、Ｑは量子化器13の量子化ノイズである。

では、第１図に示すD/A変換器の動作を概略的に説明
する。

まず、入力端子１より入力されたディジタル信号を、
インタポレーションディジタルフィルタ回路２におい
て、補間してサンプリング周波数を上げた（すなわち、
オーバサンプリングした）後、フィルタリングする。次
に、デルタシグマ変調回路３において、フィルタリング
されたディジタル信号の量子化ノイズのノイズ分布を変
化させる。次に、局部D/A変換器４において、ノイズ分
布の変化したディジタル信号をアナログ信号に変換す
る。変換されたアナログ信号は出力端子５より出力され
る。

なお、デルタシグマ変調回路３内の各回路の動作及び
レベル検出器６の動作については、後述する。

次に、第２図は本発明の第２の実施例としてのデルタ
シグマ変調回路を用いたオーバサンプリング方式のA/D
変換器を示すブロック図である。

第２図において、第１図と同一のものは同一の符号を
付した。その他、３′はデルタシグマ変調回路、15は内
部D/A変換器、16はデシメーションディジタルフィルタ
回路、である。なお、デルタシグマ変調回路３′は、第
１図のデルタシグマ変調回路３とほぼ同様の構成である
が、扱う信号がアナログ信号であるため、量子化器13よ
り出力され遅延器14を介してディジタル信号を、アナロ
グ信号に変換する内部D/A変換器15が挿入されている。

では、第２図に示すA/D変換器の動作を概略的に説明
する。

まず、入力端子１より入力されたアナログ信号を、デ
ルタシグマ変調回路３′において、量子化ノイズのノイ
ズ分布を変化させつつ、ディジタル信号に変換する。次
に、デシメーションディジタフィルタ回路16において、
変換させたディジタル信号を間引きし、フィルタリング
する。フィルタリングされたディジタル信号は出力端子
５より出力される。

なお、デルタシグマ変調回路３′内の各回路の動作及
びレベル検出器６の動作については、後述する。

さて、第１図及び第２図のデルタシグマ変調回路3,
3′内の各回路の動作及びレベル検出器６の動作につい
ての説明を行う前に、基本的なデルタシグマ変調回路に
ついて簡単に説明する。

第３図は積分回路の次数が２次の基本的なデルタシグ
マ変調回路を示すブロック図、第４図は積分回路の次数
が３次の基本的なデルタシグマ変調回路を示すブロック
図、である。

これら図において、第１図と同一のものについては同
一の符号を付した。その他、31,32は減算器である。

第３図に示す積分回路の次数が２次のデルタシグマ変
調回路において、入力信号をX,出力信号をY,量子化器13
の量子化ノイズをＱとして、遅延器14の１サンプル遅延
をZ^-1とすると、伝達特性はＺ関数を用いてＹ＝Ｘ＋（１−Z^-1）^２・Ｑ ……（１）と表わすことがてきる。

一方、第４図に示す積分の次数が３次のデルタシグマ
変調回路は、実際には発振するためこのままでは実用化
できないが、理論上の伝達特性はＹ＝Ｘ＋（１−Z^-1）^３・Ｑ ……（２）となる。

ここで Z^-1＝ｅ^−ｊωｔなのでである。

今、オリジナルのサンプリング周波数をf_sとすると、
通過帯域はf_s/2となる。Ｍ倍のオーバサンプリングを行
うと、サンプリング周波数はＭ・f_sで表わされるのでとなる。

従って、積分回路の次数が２次のデルタシグマ変調回
路では、量子化雑音Ｑに（１−Z^-1）^２が，積分回路の
次数が３次のデルタシグマ変調回路では（１−Z^-1）^３
が係数としてかかるので、量子化ノイズのスペクトルを
図示すると、第５図に示すようになる。

第５図から明らかな様に、もとのホワイトノイズに比
較して、低域では抑圧され、高域では拡大される。この
様に、量子化ノイズのノイズ分布を変化させる動作をノ
イズシェーピングと称している。通過帯域f_s/2では十分
にノイズが抑圧されることがわかる。

次に、f_s/2帯域内のダイナミックレンジ（S/N比と等
価である）を算出する。

まず、Ｍ倍にオーバサンプリングすることにより量子
化ノイズは拡散され、f_s/2の帯域については雑音電力は
I/Nになる。そこで、量子化器13のビット数をN,積分回
路の次数をＩとし、f_s/2帯域内のノイズを、低域になる
ほど少なくなる三角ノイズに近似すると、f_s/2帯域内の
ダイナミックレンジDRは、となる。

１項目と２項目は量子化ビット数の項であり、３項目
はＭ倍のオーバサンプリングによるS/N比の改善項であ
り、４項目はノイズシェーピングによるf_s/2の周波数に
おける抑圧項であり、５項目は三角ノイズ近似による帯
域内ノイズの改善項である。

ここで、横軸にオーバサンプリングの次数Ｍを、縦軸
にダイナミックレンジDR（dB）をとって、（５）式を図
示すると、第６図に示すようになる。なお、第６図にお
いて、量子化器13のビット数Ｎは１である。

第６図から明らかなように、128倍オーバサンプリン
グにおいて、積分回路の次数が２次の時には16ビット精
度は得られないが、３次の時には得られることがわか
る。即ち、言い換えれば、量子換器13のビット数が１ヒ
ットで、オーバサンプリングの次数が128倍の時、16ビ
ット精度のダイナミックレンジを得るためには、積分回
路の次数が３次以上でなければならないことがわかる。

そこで、第１図及び第２図のデルタシグマ変調回路3,
3′の各回路の動作について、第１図のデルタシグマ変
調回路３で代表して説明する。

第７図は第１図のデルタシグマ変調回路を示すブロッ
ク図である。

第７図において、17はデルタシグマ変調回路の入力端
子、18は同じく出力端子であり、入力信号，出力信号を
それぞれX,Yとする。8,9,10は１次の積分回路である。1
1は可変乗算器であり、その乗算値（即ち、乗算利得）
をＡとし、今、Ａは０≦Ａ≦１とする。12は加算器であ
る。13は量子化器であり、そのビット数は１ビットであ
り、その量子化ノイズをＱとする。14は遅延器であり、
１サンプル、即ち、1/M・f_sの時間だけ信号を遅延させ
る。７は減算器である。

第７図はデルタシグマ変調回路の入出力信号の関係
は、となる。（６）式を整理すると、となる。但し、一部の近似を行なった。

（７）において、Ａ＝０のときＹ＝Ｘ＋Ｑ（１−Z^-1）^２ ……（８）と積分回路の次数が２次の場合の特性になり、Ａ＝１の
ときはＹ＝Ｘ＋Ｑ（１−Z^-1）^３ ……（９）と積分回路の次数が３次の場合の特性になることがわか
る。

従って、０＜Ａ＜１のときは、積分回路の次数が２次
と３次の中間の値の特性になることがわかる。

第８図に、（７）式に基づいて入力レベルに対するダ
イナミックレンジを計算した結果を示す。なお、第８図
において、オーバサンプリングの次数Ｍは128であり、
また、Ａは1/256,1/16,1/8の３種である。

第８図からわかるよにう、Ａ＝1/16,1/8の場合は、入
力レベルが−2dB,−4dBの時にそれぞれ発振する。ま
た、入力レベルが−40dB近辺ではＡが大きくなるほど、
ダイナミックレンジは大きくなる。

このため、例えば、入力レンジが０から−4dBまでは −4dBから−8dBまではとすれば、入力レベルが大きい時には積分回路の次数が
２次に近づき動作は安定となり、入力レベルが−10dB以
下の時にはダイナミックレンジ大きくすることができ
る。

そこで、このＡ、即ち、可変乗算器11の乗算値を変化
させるために、第１図においては、レベル検出器６を設
けている。つまり、このレベル検出器６によって、デル
タシグマ変調回路３の入力信号のレベル（即ち、入力レ
ベル）を検出し、その検出結果によって、可変乗算器11
の乗算値Ａを切り換えている。ここで、レベル検出器６
は、入力信号のレベルと予め設定した基準レベルとを逐
次比較することによって、入力信号のレベルを検出して
いる。

一方、第２図のデルタシグマ変調回路３′において
は、前述したように、扱う信号がアナログ信号であるた
め、内部D/A変換器15によって、遅延器14より出力され
たディジタル信号をアナログ信号に変換しているが、そ
の点さえ除けば、第２図のデルタシグマ変調回路３′の
動作は第１図のデルタシグマ変調回路３の動作と同様で
ある。

また、第２図においても、可変乗算器11の乗算値Ａを
変化させるために、レベル検出器６を設けているが、こ
のレベル検出器６は、デシメーションディジタルフィル
タ回路16の出力信号のレベルを検出して、その検出結果
によって、可変乗算器11の乗算値Ａを切り換えている。

第９図は本発明の第３の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のD/A変換器
を示すブロック図、第10図は本発明の第４の実施例とし
てのデルタシグマ変調回路を用いたオーバサンプリング
方式のA/D変換器を示すブロック図である。

これら図において、第１図，第２図と同一のものは同
一の符号を付した。その他、19はリミッタ回路、20,2
0′はデルタシグマ変調回路である。

第９図，第10図のデルタシグマ変調回路20,20′にお
いては、積分回路10と可変乗算器11との間にリミッタ回
路19を設け、積分回路10の出力信号をリミット値内に制
限することにより、発振し難くなり、安定化が図れる。
このリミッタ回路19のリミット値をレベル検出器６の検
出結果によって切り換えることにより、よりきめ細かな
制御が行われる。

第11図は本発明の第５の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のD/A変調器
を示すブロック図、第12図は本発明の第６の実施例とし
てのデルタシグマ変調回路を用いたオーバサンプリング
方式のA/D変換器を示すブロック図である。

これら図において、第１図，第２図と同一のものは同
一の符号を付した。その他、21はタイマー装置、であ
る。

第11図，第12図においては、レベル検出器６に、或る
一定時間を計測するタイマー装置21が接続されている。

レベル検出器６は、第１図においては、デルタシグマ
変調回路３の入力信号の、また、第２図においては、デ
シメーションディジタルフィルタ回路16の出力信号の、
それぞれ、各瞬時におけるレベルを逐次検出し、その検
出結果によって、可変乗算器11の乗算値Ａを切り換えて
いたが、第11図，第12図においては、タイマー装置21の
計測した或る一定時間内の最大レベルを検出し、その検
出結果によって、可変乗算器11の乗算値Ａを切り換えて
いる。従って、可変乗算器11の乗算値Ａは準瞬時的に切
り換わることになる。

第13図は本発明の第７の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のD/A変調器
を示すブロック図である。

第13図において、第１図と同一のものについては同一
の符号を付した。

第13図においては、レベル検出器６は、インタポレー
ションディジタルフィルタ回路２の入力信号のレベルを
検出し、その検出結果によって、可変乗算器11の乗算値
Ａを切り換えている。

この様にしても、第１図の同様の効果が得られる。

第14図は本発明の第８の実施例としてのデルタシグマ
変調回路を用いたオーバサンプリング方式のA/D変換器
を示すブロック図である。

第14図において、第２図と同一のものについては同一
の符号を付した。

第14図においては、レベル検出器６は、アナログ信号
であるデルタシグマ変調回路３′の入力信号のレベルを
検出し、その検出結果によって、可変乗算器11の乗算値
Ａを切り換えている。

この様にしていも、第２図と同様の効果が得られる。

第15図は本発明の第９の実施例としてのデルタシグマ
変調回路を示すブロック図、第16は本発明の第10の実施
例としてのデルタシグマ変調回路を示すブロック図、第
17図は本発明の第11の実施例としてのデルタシグマ変調
回路を示すブロック図である。

これら図において、第７図と同一のものについては同
一の符号を付した。その他、22,23は加算器、24は減算
器、である。

第15図，第16図，第17図のデルタシグマ変調回路は、
それぞれ、その入出力信号の関数が（７）式の近似式と
同様になる。従って、第１図，第９図，第11図，第13図
に示したオーバサンプリング方式のD/A変換器における
デルタシグマ変調回路として用いることができる。

また、内部D/A変換器15を備えれば、第２図，第10
図，第12図，第14図に示したオーバサンプリング方式の
A/D変換器におけるデルタシグマ変調回路として用いる
こともできる。

この様に、積分回路の次数が３次のデルタシグマ変調
回路の場合、種々の回路に展開することができる。

第18図は本発明の第12の実施例としてのデルタシグマ
変調回路を示すブロック図である。

第18図において、第１図と同一のものについては同一
の符号を付した。その他、25は１次の積分回路である。
26,27は可変乗算器であり、可変乗算器26の乗算値を
A₁、可変乗算器27の乗算値をA₂とする。

第18図のデルタシグマ変調回路は、積分回路の次数が
４次のデルタシグマ変調回路である。

この場合の伝達式はとなる。

（10）式において、A₁＝0,A₂＝０のときは積分回路の
次数が２次の場合の特性となり、A₁＝1,A₂＝０のときは
積分回路の次数が３次の場合の特性となり、A₁＝1,A₂＝
１のときは積分回路の次数が４次の場合の特性となる。

従って、レベル検出器６の検出結果によって、可変乗
算器26の乗算値A₁,可変乗算器27の乗算値A₂をそれぞれ
切り換えることにより、前述した積分回路を次数が３次
のデルタシグマ変調回路と同様の効果を得ることができ
る。

また、積分回路の次数が４次のデルタシグマ変調回路
の場合も、３次のデルタシグマ変調回路の場合と同様に
種々の回路に展開できることは言うまでもない。

〔発明の効果〕

本発明によれば、積分回路の次数が３次以上であって
も、信号（即ち、D/A変換器の場合は、インタポレーシ
ョンディジタルフィルタ回路の入力信号，出力信号また
は局部D/A変換器の出力信号であり、A/D変換器の場合
は、デルタシグマ変調回路の入力信号またはデシメーシ
ョンディジタルフィルタ回路の出力信号である）のレベ
ルに応じて、大きいレベルの時には積分回路の次数が２
次の場合の特性に近づけ、小さいレベルの時には積分回
路の次数が３次以上の場合の特性に近づけることによ
り、大きいレベルの時には発振しないようにして、動作
の安定化を図ることができ、小さいレベルの時にはダイ
ナミックレンジの拡大化を図ることができる。従って、
安定に動作させながらダイナミックレンジを大きくする
ことができる。

また、言い換えれば、同じダイナミックレンジを得る
場合は、従来における積分回路の次数が２次のデルタシ
グマ変調回路に比較して、オーバサンプリングの次数を
下げることができるため、各回路の動作速度を低減する
ことができる。

さらにまた、量子化器のビット数は１ビットで済むた
め、デルタシグマ変調回路から出力されるディジタル信
号の量子化値（即ち、ビット数）も１ビットとなり、D/
A変換器の場合、デルタシグマ変調回路の後段に接続さ
れる局部D/A変換器のビット数も１ビットで良い。従っ
て、例えば、16ビット精度が要求されても、CMOSプロセ
スの１チップLSI化は十分可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例としてのデルタシグマ変
調回路を用いたオーバサンプリング方式のD/A変換器を
示すブロック図、第２図は本発明の第２の実施例として
のデルタシグマ変調回路を用いたオーバサンプリング方
式のA/D変換器を示すブロック図、第３図は積分回路の
次数が２次の基本的なデルタシグマ変調回路を示すブロ
ック図、第４図は積分回路の次数が３次の基本的なデル
タシグマ変調回路を示すブロック図、第５図は本発明に
係るデルタシグマ変調回路における周波数と量子化ノイ
ズのレベルとの関係を示す特性図、第６図は本発明に係
るデルタシグマ変調回路におけるオーバサンプリングの
次数とダイナミックレンジとの関係を示す特性図、第７
図は第１図のデルタシグマ変調回路を示すブロック図、
第８図は第７図のデルタシグマ変調回路における入力レ
ベルとダイナミックレンジとの関係を示す特性図、第９
図は本発明の第３の実施例としてのデルタシグマ変調回
路を用いたオーバサンプリング方式のD/A変換器を示す
ブロック図、第10図は本発明の第４の実施例としてのデ
ルタシグマ変調回路を用いたオーバサンプリング方式の
A/D変換器を示すブロック図、第11図は本発明の第５の
実施例としてのデルタシグマ変調回路を用いたオーバサ
ンプリング方式のD/A変換器を示すブロック図、第12図
は本発明の第６の実施例としてのデルタシグマ変調回路
を用いたオーバサンプリング方式のA/D変換器を示すブ
ロック図、第13図は本発明の第７の実施例としてのデル
タシグマ変調回路を用いたオーバサンプリング方式のD/
A変換器を示すブロック図、第14図は本発明の第８の実
施例としてのデルタシグマ変調回路を用いたオーバサン
プリング方式のA/D変換器を示すブロック図、第15図は
本発明の第９の実施例としてのデルタシグマ変調回路を
示すブロック図、第16は本発明の第10の実施例としての
デルタシグマ変調回路を示すブロック図、第17図は本発
明の第11の実施例としてのデルタシグマ変調回路を示す
ブロック図、第18図は本発明の第12の実施例としてのデ
ルタシグマ変調回路を示すブロック図、である。符号の説明２……インタポレーションディジタルフィルタ回路、３
……デルタシグマ変調回路、４……局部D/A変換器、６
……レベル検出器、７……減算器、8,9,10……積分回
路、11……可変乗算器、12……加算器、13……量子化
器、14……遅延器、15……内部D/A変換器、16……デシ
メーションディジタルフィルタ回路。

フロントページの続き (72)発明者荒井孝雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者家中正憲東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者麻殖生健二群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内 (72)発明者渡辺一雄群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内 (56)参考文献特開昭62−26928（ＪＰ，Ａ) 特開昭62−169529（ＪＰ，Ａ) 特開昭52−27345（ＪＰ，Ａ) 特開昭63−209334（ＪＰ，Ａ) 特開昭62−269423（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】入力信号であるディジタル信号を補間する
と共に、フィルタリングして出力するインタポレーショ
ンディジタルフィルタ回路と、該ディジタルフィルタ回
路の出力信号を取込み、その量子化ノイズのノイズ分布
を変化させて出力するデルタシグマ変調回路と、該デル
タシグマ変調回路の出力信号を取込み、アナログ信号に
変換して出力する局部ディジタル／アナログ変換器と、
から成るディジタル／アナログ変換器における前記デル
タシグマ変調回路であって、縦続接続された少なくとも３個の積分回路と、遅延器
と、前記ディジタルフィルタ回路の出力信号と前記遅延
器からの出力信号とを取込み、前者から後者を減算し、
得られた減算結果信号を、縦続接続された前記少なくと
も３個の積分回路のうちの１段目の積分回路に入力する
減算器と、縦続接続された前記少なくとも３個の積分回
路のうちの３段目及びそれ以降の各積分回路からの各出
力信号にそれぞれ可変乗算値を乗算し、得られた各乗算
結果信号を出力する各可変乗算器と、前記各可変乗算器
からの各乗算結果信号と、縦続接続された前記少なくと
も３個の積分回路のうちの１段目及び２段目の各積分回
路からの各出力信号と、を加算し、得られた加算結果信
号を出力する加算器と、該加算器からの加算結果信号を
取込み、量子化し、前記デルタシグマ変調回路の出力信
号として出力する量子化器と、該量子化器からの出力信
号を取込み遅延して出力する前記遅延器と、前記ディジタルフィルタ回路の入力信号，出力信号及び
前記局部ディジタル／アナログ変換器の出力信号のう
ち、いずれかの信号のレベルを検出し、その検出レベル
に応じて、該レベルが大きいときには発振しないように
して動作の安定化を図り、該レベルが小さいときにはダ
イナミックレンジの拡大化を図るように、前記可変乗算
器の可変乗算値を可変させるレベル検出器と、で構成さ
れたことを特徴とするディジタル／アナログ変換器にお
けるデルタシグマ変調回路。
【請求項２】請求項１に記載のデルタシグマ変調回路に
おいて、或る一定時間を計測するタイマー装置を設け、
前記レベル検出器は、前記ディジタルフィルタ回路の入
力信号，出力信号及び前記局部ディジタル／アナログ変
換器の出力信号のうち、いずれかの信号の、前記タイマ
ー装置の計測した或る一定時間内における最大レベルを
検出し、その検出結果に応じて前記可変乗算器の可変乗
算値を可変させることを特徴とするデルタシグマ変調回
路。
【請求項３】入力信号であるアナログ信号をディジタル
信号に変換すると共に、該ディジタル信号を、その量子
化ノイズのノイズ分布を変化させて出力するデルタシグ
マ変調回路と、該デルタシグマ変調回路の出力信号を取
込み、間引きすると共に、フィルタリングして出力する
デシメーションディジタルフィルタ回路と、から成るア
ナログ／ディジタル変換器における前記デルタシグマ変
調回路であって、縦続接続された少なくとも３個の積分回路と、内部ディ
ジタル／アナログ変換器と、入力信号である前記アナロ
グ信号と前記内部ディジタル／アナログ変換器の出力信
号とを取込み、前者から後者を減算し、得られた減算結
果信号を、縦続接続された前記少なくとも３個の積分回
路のうちの１段目の積分回路に入力する減算器と、縦続
接続された前記少なくとも３個の積分回路のうちの３段
目及びそれ以降の各積分回路からの各出力信号にそれぞ
れ可変の乗算値を乗算し、得られた各乗算結果信号を出
力する各可変乗算器と、前記各乗算結果信号と縦続接続
された前記少なくとも３個の積分回路のうちの１段目及
び２段目の各積分回路からの各出力信号と、を加算し、
得られた加算結果信号を出力する加算器と、該加算器か
らの加算結果信号を取込み、量子化し、前記デルタシグ
マ変調回路の出力信号として出力する量子化器と、該量
子化器の出力信号を取込み、遅延して出力する遅延器
と、該遅延器の出力信号を取込み、アナログ信号に変換
して出力する前記内部ディジタル／アナログ変換器と、前記デルタシグマ変調回路の入力信号及び前記ディジタ
ルフィルタ回路の出力信号のうち、いずれかの信号のレ
ベルを検出し、その検出結果に応じて、該レベルが大き
いときには発振しないようにして動作の安定化を図り、
該レベルが小さいときにはダイナミックレンジの拡大化
を図るように、前記可変乗算器の可変乗算値を可変させ
るレベル検出器と、で構成されたことを特徴とするデル
タシグマ変調回路。
【請求項４】請求項３に記載のデルタシグマ変調回路に
おいて、或る一定時間を計測するタイマー装置を設け、
前記レベル検出器は、前記デルタシグマ変調回路の入力
信号及び前記ディジタルフィルタ回路の出力信号のう
ち、いずれかの信号の、前記タイマー装置の計測した或
る一定時間内における最大レベルを検出し、その検出結
果に応じて前記可変乗算器の可変乗算値を可変させるこ
とを特徴とするデルタシグマ変調回路。
【請求項５】請求項１または２または３または４の何れ
かに記載のデルタシグマ変調回路において、前記可変乗
算器の入力信号のレベルをリミット値内に制限する可変
リミッタ回路を設け、該可変リミッタ回路のリミット値
を前記レベル検出器の検出結果に応じて変化させること
を特徴とするデルタシグマ変調回路。