JPS6226928A - デルタ型アナログ／デイジタル変換器のデルタ変調回路 - Google Patents
デルタ型アナログ／デイジタル変換器のデルタ変調回路Info
- Publication number
- JPS6226928A JPS6226928A JP16575585A JP16575585A JPS6226928A JP S6226928 A JPS6226928 A JP S6226928A JP 16575585 A JP16575585 A JP 16575585A JP 16575585 A JP16575585 A JP 16575585A JP S6226928 A JPS6226928 A JP S6226928A
- Authority
- JP
- Japan
- Prior art keywords
- output
- delta
- delay
- integration
- modulation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、アナログ信号をディノタル信号に変換するア
ナログ／ディジタル（Ａ／Ｄ）変換器、特にオーバーサ
ンプル形Ａ／Ｄ変換器におけるデルタ変調回路に関する
ものである。
ナログ／ディジタル（Ａ／Ｄ）変換器、特にオーバーサ
ンプル形Ａ／Ｄ変換器におけるデルタ変調回路に関する
ものである。
従来、この種のデルタ変調回路は、ＰＣＭ通信の技術、
第６章デルタ変調と差分ＰＣＭ方式、第１２９頁〜第１
４１頁、金子尚志著、１９７６年８月３０日初版、にて
示されているようにアナログ信弓をディジタル信号に変
換する変調回路であり、簡単な符号器で構成される。
第６章デルタ変調と差分ＰＣＭ方式、第１２９頁〜第１
４１頁、金子尚志著、１９７６年８月３０日初版、にて
示されているようにアナログ信弓をディジタル信号に変
換する変調回路であり、簡単な符号器で構成される。
第２図は、デルタ変調回路のブロック構成図であり、入
力信号Ｘと局部復号器２１の出力信号Ｘ′との差分をと
り、次段の比較器２２において前記差分である誤差信号
ｅが負であれば論理”１”を、正であれば論理゛°０″
′を発生し、２値の符号出力ｙを発生させる。この発生
符号ｙは再び局部復号器２１に帰還され、出力信号Ｘ′
に復号される。一般に、局部復号器２１は積分回路で構
成され、発生符号は、符号出力ｙが論理″１″′のとき
＋Δを、論理“′０″のとき−Δを発生させ、アナログ
人力信号をΔステップの階段波で近似していく形で、符
号化が進められる。このような符号化によるため、デル
タ変調と呼ばれる。
力信号Ｘと局部復号器２１の出力信号Ｘ′との差分をと
り、次段の比較器２２において前記差分である誤差信号
ｅが負であれば論理”１”を、正であれば論理゛°０″
′を発生し、２値の符号出力ｙを発生させる。この発生
符号ｙは再び局部復号器２１に帰還され、出力信号Ｘ′
に復号される。一般に、局部復号器２１は積分回路で構
成され、発生符号は、符号出力ｙが論理″１″′のとき
＋Δを、論理“′０″のとき−Δを発生させ、アナログ
人力信号をΔステップの階段波で近似していく形で、符
号化が進められる。このような符号化によるため、デル
タ変調と呼ばれる。
このように、デルタ変調回路は、１ビット単位で符号化
するので、符号器の構成が簡単である反面、通常のＰＣ
Ｍに比べて、より高い周波数のクロックｆｄを必要とす
る。
するので、符号器の構成が簡単である反面、通常のＰＣ
Ｍに比べて、より高い周波数のクロックｆｄを必要とす
る。
デルタ変調回路は、一種のサンプル値系であり、オン・
オフ素子の比較器をもつ非線形負帰還回路である。第２
図における局部・復号器の伝達関数をＨ（ｓ）とすると
、ＩＩ（ｓ）は部層系のβ回路に相当するため、デルタ
変調回路の伝達特性は近似的に］、 ／Ｔ（（８）で表
わされる。
オフ素子の比較器をもつ非線形負帰還回路である。第２
図における局部・復号器の伝達関数をＨ（ｓ）とすると
、ＩＩ（ｓ）は部層系のβ回路に相当するため、デルタ
変調回路の伝達特性は近似的に］、 ／Ｔ（（８）で表
わされる。
ところで、デルタ変調回路１はサンプル値系であるから
、ザンフ０ル値をＺ変換表示するととができる。第３図
は第２図のＺ変換表示によるデルタ変調回路であり、加
算器３１、比較器３２及び遅延回路３３１と積分器３３
２とからなる局部復号器３３で構成される。
、ザンフ０ル値をＺ変換表示するととができる。第３図
は第２図のＺ変換表示によるデルタ変調回路であり、加
算器３１、比較器３２及び遅延回路３３１と積分器３３
２とからなる局部復号器３３で構成される。
入力信号Ｘと局部復号器３３の出力Ｘ′との差分誤差を
比較器３２で正負の判定をして符号出力Ｙを発生させる
。この符号出力Ｙは局部復号器３３によりＸ′となり、
入力側の加算器３１への負帰還ルーフ０が構成される。
比較器３２で正負の判定をして符号出力Ｙを発生させる
。この符号出力Ｙは局部復号器３３によりＸ′となり、
入力側の加算器３１への負帰還ルーフ０が構成される。
また、デルタ変調回路の変形として、デルタ・シグマ変
調回路が知られている。第４図は、Ｚ変換表示によるデ
ルタ・シグマ変調回路であるが、先のデルタ変調回路に
積分器４４を前置したものと等価であり、一種のエンフ
ァシス回路である。
調回路が知られている。第４図は、Ｚ変換表示によるデ
ルタ・シグマ変調回路であるが、先のデルタ変調回路に
積分器４４を前置したものと等価であり、一種のエンフ
ァシス回路である。
これらのサンプル値系の変調回路の伝達特性は２変換表
示により表現できる。いま、入力信号をＸ１出力信号を
Ｙとし、比較器で発生する量子化雑音をＱ１遅延要素を
２ とおく。
示により表現できる。いま、入力信号をＸ１出力信号を
Ｙとし、比較器で発生する量子化雑音をＱ１遅延要素を
２ とおく。
第３図のデルタ変調回路の伝達特性を求めると、（１）
式を整理して、伝達関数Ｙは ｙ −（１−ｚ−’ ）ｘ十（１，−ｚ−’ ）Ｑ （
２）となる。即ち、出力信号Ｙは入力信号Ｘの微分成分
と量子化雑音Ｑの微分成分により構成される。
式を整理して、伝達関数Ｙは ｙ −（１−ｚ−’ ）ｘ十（１，−ｚ−’ ）Ｑ （
２）となる。即ち、出力信号Ｙは入力信号Ｘの微分成分
と量子化雑音Ｑの微分成分により構成される。
また、第４図のデルタ・シグマ変調回路の伝達特性を求
めると、 （３）式を整理して、伝達関数Ｙは ｙ＝ｘ＋（１−ｚ−１）Ｑ （４）と々る
。即ち、出力信号Ｙは入力信号Ｘの成分と量子化雑音Ｑ
の微分成分より構成される。
めると、 （３）式を整理して、伝達関数Ｙは ｙ＝ｘ＋（１−ｚ−１）Ｑ （４）と々る
。即ち、出力信号Ｙは入力信号Ｘの成分と量子化雑音Ｑ
の微分成分より構成される。
（発明が解決しようとする問題点）
以上に述べたデルタ変調回路とデルタ・シグマ変調回路
は、いずれも１ビツト量子化の比較器を持ち、帰還ルー
プ内に牟−積分を持つ回路構成であるが、量子化された
符号出力の信号対雑音（Ｓ／Ｎ）特性は、ザンプリング
周波数２．０４．８ ＭＨｚ、信号帯域４ ｋＨｚの条
件で計算機シミュレーションシタ結果、入力レペル０〜
−３０ｄＢでリニア ＰＣＭの１０ビツト相当、入力レ
ベル−３０〜−６０ｄＢでリニアＰＣＭの９ビツト相当
しか得られず、音声通信用としての規格６４−ｋｂ／ｓ
−ＰＣＭのリニア１３ビツト相当のダイナミックレン
ジには不足している。
は、いずれも１ビツト量子化の比較器を持ち、帰還ルー
プ内に牟−積分を持つ回路構成であるが、量子化された
符号出力の信号対雑音（Ｓ／Ｎ）特性は、ザンプリング
周波数２．０４．８ ＭＨｚ、信号帯域４ ｋＨｚの条
件で計算機シミュレーションシタ結果、入力レペル０〜
−３０ｄＢでリニア ＰＣＭの１０ビツト相当、入力レ
ベル−３０〜−６０ｄＢでリニアＰＣＭの９ビツト相当
しか得られず、音声通信用としての規格６４−ｋｂ／ｓ
−ＰＣＭのリニア１３ビツト相当のダイナミックレン
ジには不足している。
このＳ／Ｎ特性の改善法としては、ひとつにオーバーサ
ンプリング周波数を上げる方法があるが、積分器の動作
限界があり、実際の動作マージンを考えると２ ＭＨｚ
前後が選ばれる。また、他の改善法のひとつに二重積分
とする方法があるが、単一積分に比べて積分器のノ・−
ドウエア規模が増大し、かつ動作速度限界が低く々る欠
点がある。
ンプリング周波数を上げる方法があるが、積分器の動作
限界があり、実際の動作マージンを考えると２ ＭＨｚ
前後が選ばれる。また、他の改善法のひとつに二重積分
とする方法があるが、単一積分に比べて積分器のノ・−
ドウエア規模が増大し、かつ動作速度限界が低く々る欠
点がある。
また、上記構成のデルタ変調回路では、量子化ステップ
が一定であるため急傾斜の入力に追従できず勾配過負荷
雑音を生じ、寸だ低レベルの人力で量子化雑音が支配的
となり、いずれもＳ／Ｎ特性が劣化するという欠点があ
った。
が一定であるため急傾斜の入力に追従できず勾配過負荷
雑音を生じ、寸だ低レベルの人力で量子化雑音が支配的
となり、いずれもＳ／Ｎ特性が劣化するという欠点があ
った。
（問題点を解決するだめの手段）
本発明（ｄ１以下のように構成されたデルタ型Ａ／Ｄ変
換器のデルタ変調回路である。
換器のデルタ変調回路である。
入力アナログ信号に単一遅延を施す第１の遅延手段と、
前記第１の遅延手段の出力と量子化帰還成分との差分信
号を得る第１の加算手段と、 前記第１の加算手段からの差分信号をリシ−・積分する
第１の積分手段と、 前記入力アナログ信号と前記第１の積分手段の出力との
加算出力をイ（）る第２の加算手段と、前記第２の加算
手段の出力のｉＴ：負の極性を判定する比較手段と、 ］）１■記比較手段による判定出力に単一遅延を施す第
２の遅延手段と、 前記第２の遅延手段の遅延成分に帰還乗数及び単一積分
を施す乗数及び第２の積分手段と、前記第２の遅延手段
の遅延成分と前記乗数及び第２の積分手段の出力とを加
算して前記量子化帰還成分を得る第３の加算手段と、 前記比較手段による判定出力に積分を施してディジタル
符号化出力を得る第３の積分手段と、を有することを特
徴とする。さらに、前記乗数手段が可変であり、その可
変制御を第３の積分出力であるディノタル符号化１−１
−１力に従って行うことも可能である。
号を得る第１の加算手段と、 前記第１の加算手段からの差分信号をリシ−・積分する
第１の積分手段と、 前記入力アナログ信号と前記第１の積分手段の出力との
加算出力をイ（）る第２の加算手段と、前記第２の加算
手段の出力のｉＴ：負の極性を判定する比較手段と、 ］）１■記比較手段による判定出力に単一遅延を施す第
２の遅延手段と、 前記第２の遅延手段の遅延成分に帰還乗数及び単一積分
を施す乗数及び第２の積分手段と、前記第２の遅延手段
の遅延成分と前記乗数及び第２の積分手段の出力とを加
算して前記量子化帰還成分を得る第３の加算手段と、 前記比較手段による判定出力に積分を施してディジタル
符号化出力を得る第３の積分手段と、を有することを特
徴とする。さらに、前記乗数手段が可変であり、その可
変制御を第３の積分出力であるディノタル符号化１−１
−１力に従って行うことも可能である。
（作用）
第１図は本発明の回路構成を２変換表示により示したブ
ロック図である。本発明の作用を第１図を用いて説明す
る。
ロック図である。本発明の作用を第１図を用いて説明す
る。
１１は入力アナログ信号に単一遅延を施す第１の遅延手
段、１２は第１の加算手段であり、前記第１の遅延手段
の出力と後述する量子化帰還成分との差分信号を得る。
段、１２は第１の加算手段であり、前記第１の遅延手段
の出力と後述する量子化帰還成分との差分信号を得る。
１３は第１の積分手段であり、前記第１の加算手段Ｉ２
からの差分信号に単一積分を施す。１４は第２の加算手
段であり、前記入力アナログ信号と第１の積分手段１３
の出力との加算出力を得る。１５は比較器であり前記第
２の加算手段１４の出力の正負の極性を判定する。
からの差分信号に単一積分を施す。１４は第２の加算手
段であり、前記入力アナログ信号と第１の積分手段１３
の出力との加算出力を得る。１５は比較器であり前記第
２の加算手段１４の出力の正負の極性を判定する。
比較器１５は、例えば第２の加算手段１４の出力が正の
場合に°°１″を出力し、負の場合に”−１”出力する
。１６は前記比較器１５０判定出力に単一遅延を施す第
２の遅延手段である。１７は乗数手段であり、前記第２
の遅延手段１６の遅延成分に帰還乗数を施す。１８は第
２の積分手段であり、前記乗数手段１８の出力に単一積
分を施す。この乗数手段１７及び第２の積分手段１８に
より、乗数及び積分手段を構成している。１９は第３の
加算手段であり、前記第２の遅延手段６の遅延成分と前
記第２の積分手段１８の出力とを加算して前記量子化帰
還成分を得て、前記第１の加算手段１２の一方の入力と
して帰還している。１１０は第３の積分手段であり、前
記比較器Ｉ５による判定出力に積分を施してディジタル
符号化出力を得る。
場合に°°１″を出力し、負の場合に”−１”出力する
。１６は前記比較器１５０判定出力に単一遅延を施す第
２の遅延手段である。１７は乗数手段であり、前記第２
の遅延手段１６の遅延成分に帰還乗数を施す。１８は第
２の積分手段であり、前記乗数手段１８の出力に単一積
分を施す。この乗数手段１７及び第２の積分手段１８に
より、乗数及び積分手段を構成している。１９は第３の
加算手段であり、前記第２の遅延手段６の遅延成分と前
記第２の積分手段１８の出力とを加算して前記量子化帰
還成分を得て、前記第１の加算手段１２の一方の入力と
して帰還している。１１０は第３の積分手段であり、前
記比較器Ｉ５による判定出力に積分を施してディジタル
符号化出力を得る。
１１ノはβ制御手段であり、乗数手段１８を可変としそ
の可変制御を第３の積分手段１１０の出力に従って行う
。この動作のモデルとしてのタイムチャートを第４図に
示す。
の可変制御を第３の積分手段１１０の出力に従って行う
。この動作のモデルとしてのタイムチャートを第４図に
示す。
比較器１５の出力をＵとし、帰還乗数をβとして、この
回路の伝達特性を求めると、 ＝Ｕ ・・・（５） （５）式整理すると、 （ただし、０くβく１） であり、Ｕを積分して求める伝達関数Ｙは回路動作上の
誤差が累積しないという利点がある。
回路の伝達特性を求めると、 ＝Ｕ ・・・（５） （５）式整理すると、 （ただし、０くβく１） であり、Ｕを積分して求める伝達関数Ｙは回路動作上の
誤差が累積しないという利点がある。
第１図の回路構成について、サンシリング周波数２．０
４８ Ｍ）Ｔｚ 、信号帯域４ ｋＨｚとして計算機シ
ミュレーションによる入力信号レベルに応じたＳ／Ｎ特
Ｖ１ユを第６図に示す。図中において、Ｓ／Ｎ！持件の
比較のため、第４図のデルタ・シグマ’＆ Ｈ１！１
回路構成のＳ／Ｎ特性を同時に示す。本構成によれば、
入力信号レベルに応じて、帰還乗数βを”Ａ 、 １７
２゜ＩＡ、１７１６と可変することにより、デルタ・シ
グマ変調回路に比べて、大幅にＳ／Ｎ特性が改善される
。
４８ Ｍ）Ｔｚ 、信号帯域４ ｋＨｚとして計算機シ
ミュレーションによる入力信号レベルに応じたＳ／Ｎ特
Ｖ１ユを第６図に示す。図中において、Ｓ／Ｎ！持件の
比較のため、第４図のデルタ・シグマ’＆ Ｈ１！１
回路構成のＳ／Ｎ特性を同時に示す。本構成によれば、
入力信号レベルに応じて、帰還乗数βを”Ａ 、 １７
２゜ＩＡ、１７１６と可変することにより、デルタ・シ
グマ変調回路に比べて、大幅にＳ／Ｎ特性が改善される
。
第６図より、入力借料レベルが０〜−２０ｄＢのときβ
工廠、−２０〜−一２５ｄＢのときβ：二１７’１４．
−、−’ ２５〜〜−３（１ｄＢのときβ＝ ’、／Ｅ
３、−：Ｍ）〜−−６０ｄＢのときβ−ＩＡ６でＳ／Ｎ
特性が良好となり、−１５〜−６０ｄＢｉｃ１．・いて
ＰＣＭリニア１３ビツト相当のＳ／Ｎ特性が１！）ら７
する。
工廠、−２０〜−一２５ｄＢのときβ：二１７’１４．
−、−’ ２５〜〜−３（１ｄＢのときβ＝ ’、／Ｅ
３、−：Ｍ）〜−−６０ｄＢのときβ−ＩＡ６でＳ／Ｎ
特性が良好となり、−１５〜−６０ｄＢｉｃ１．・いて
ＰＣＭリニア１３ビツト相当のＳ／Ｎ特性が１！）ら７
する。
従って、回路構成は第５図において、符号出力Ｙから帰
還定数βへのｆｆｒｌｌ ｍルートを設け、符号出力の
直流出力・Ｑルス列に従って自動的に追従するβ制御手
段を付加した。
還定数βへのｆｆｒｌｌ ｍルートを設け、符号出力の
直流出力・Ｑルス列に従って自動的に追従するβ制御手
段を付加した。
（実施例）
第７図はとの発明の実施例を示す回路図であり、第１図
に示しだ回路構成に対応して具体化し７だものである。
に示しだ回路構成に対応して具体化し７だものである。
アナログ人力ＡＴＮはスイッチド・キャパシタ（以下Ｓ
Ｃと略す）による積分器の入力と比較器の入力に接続さ
れ、比較器の出力は２段縦続のＤ形ノィリップ・フロッ
プに接続さね、その出力はケ゛−）・を介して２進アツ
プダウン・カウンタに接続される。このカウンタの出力
はさらにケ８−１・を介し７て帰還ルーツと１〜で積分
器のＳＣ入力へ接続される。口はスイッチを示１〜、そ
の中の数字はケ＋−１・出力として示す数字に対応する
出力によって１駆動されることを示す。先ず、アナログ
入力はＳＣ積分器で積分出力さねＳＣで遅延後にさらに
先のアナログ入力と加算され、次段の比較器で正負の極
性判定され、２値にディノタル符月化される。
Ｃと略す）による積分器の入力と比較器の入力に接続さ
れ、比較器の出力は２段縦続のＤ形ノィリップ・フロッ
プに接続さね、その出力はケ゛−）・を介して２進アツ
プダウン・カウンタに接続される。このカウンタの出力
はさらにケ８−１・を介し７て帰還ルーツと１〜で積分
器のＳＣ入力へ接続される。口はスイッチを示１〜、そ
の中の数字はケ＋−１・出力として示す数字に対応する
出力によって１駆動されることを示す。先ず、アナログ
入力はＳＣ積分器で積分出力さねＳＣで遅延後にさらに
先のアナログ入力と加算され、次段の比較器で正負の極
性判定され、２値にディノタル符月化される。
この２値出力は次のＤ形フリ、７°・フロップ（Ｄ −
ド／Ｆと略す）でクロックφに同期１〜で保持され、そ
のＱ出力はφとアンドをとり出力３となり、またＱ出力
は同様に出力４となり、キャパシタ・アレイのコンデン
サＣをスイッチ制御する。１段目のＤ−Ｆ／ＦのＱ出力
は２段目のＤ−Ｆ／Ｆに入力さく１２） れるが、比較器出力が連続１〜で論理゛′１″′のとき
１段目のＱ出力と２段目のＱ出力のアンドがとれてアッ
プ・グランカウンタ（以下Ｕ／Ｄ −ＣＮＴと略す）の
Ｕｌ）入力となり、壕だ比較器出力が連続しても１責理
“°０″′のとき１段目のＱ出力と２段目のＱ出力のア
ンドがとれてＵ／Ｄ −ＣＮＴのＤＯＷＮ入力となる。
ド／Ｆと略す）でクロックφに同期１〜で保持され、そ
のＱ出力はφとアンドをとり出力３となり、またＱ出力
は同様に出力４となり、キャパシタ・アレイのコンデン
サＣをスイッチ制御する。１段目のＤ−Ｆ／ＦのＱ出力
は２段目のＤ−Ｆ／Ｆに入力さく１２） れるが、比較器出力が連続１〜で論理゛′１″′のとき
１段目のＱ出力と２段目のＱ出力のアンドがとれてアッ
プ・グランカウンタ（以下Ｕ／Ｄ −ＣＮＴと略す）の
Ｕｌ）入力となり、壕だ比較器出力が連続しても１責理
“°０″′のとき１段目のＱ出力と２段目のＱ出力のア
ンドがとれてＵ／Ｄ −ＣＮＴのＤＯＷＮ入力となる。
い１、ＩＴ／Ｄ−ＣＮＴを４ビツトとしてＬＳＢ側より
ＱＡ、ＱＢ、ＱＣ，ＱＤの順に符号化出力し、４ビツト
のディフタル１１１力Ｉ）ＯＵＴとなる。一方、このＵ
／Ｄ−ＣＮＴの出力１寸ケ＋−１・を斤してギヤノクシ
タ・アレイのコンデンサをスイッチ制御しＳＣ積分器の
入力への帰還ループを構成する。例えば、ＵＰ大入力あ
るときＱＡ高出力先の出力３のアンドにより出力ＩＩを
発生し、−まだＤＯＷＮ入力があるときＱＡ高出力先の
出力４のアンドにより出力１２を発生し、ギヤ・Ｑシタ
・アレイのコンデンサ’／１６ ｃをスイッチ制御する
。同様にＱＢ出力は出力９，１θによりコンデンサ’／
ｓ Ｃを、ＱＣ出力は出カフ、８によりコンデンサ１／
４Ｃを、ＱＤ出力は出力５，６によりコンデンサＶ２Ｃ
をそｔｌぞれスイッチ制御する。
ＱＡ、ＱＢ、ＱＣ，ＱＤの順に符号化出力し、４ビツト
のディフタル１１１力Ｉ）ＯＵＴとなる。一方、このＵ
／Ｄ−ＣＮＴの出力１寸ケ＋−１・を斤してギヤノクシ
タ・アレイのコンデンサをスイッチ制御しＳＣ積分器の
入力への帰還ループを構成する。例えば、ＵＰ大入力あ
るときＱＡ高出力先の出力３のアンドにより出力ＩＩを
発生し、−まだＤＯＷＮ入力があるときＱＡ高出力先の
出力４のアンドにより出力１２を発生し、ギヤ・Ｑシタ
・アレイのコンデンサ’／１６ ｃをスイッチ制御する
。同様にＱＢ出力は出力９，１θによりコンデンサ’／
ｓ Ｃを、ＱＣ出力は出カフ、８によりコンデンサ１／
４Ｃを、ＱＤ出力は出力５，６によりコンデンサＶ２Ｃ
をそｔｌぞれスイッチ制御する。
ところで、クロックφの出力１とφとしての出力２はＳ
Ｃ積分器の入力と出力のコンデンサＣをスイッチ制御し
、アナログ入力の電荷を転送する。
Ｃ積分器の入力と出力のコンデンサＣをスイッチ制御し
、アナログ入力の電荷を転送する。
また、クロックφの出力１はギヤ・やシタ・アレイのコ
ンデンサに充電する基準電圧ＲＥＦをスイッチ制御する
。
ンデンサに充電する基準電圧ＲＥＦをスイッチ制御する
。
このように、本回路構成例においてアナログ回路はＳＣ
による積分器用のｏｐアンプと比較器用のコン・にレー
タで小規模に構成し、ディジタル回路は２段のＤ−Ｆ／
Ｆと４ ヒｙ ト（Ｄ Ｕ／Ｄ −ＣＮＴとケゝ−ト群
で構成しＳＣ積分器をスイッチ制御する。特に、Ｕ／Ｄ
−ＣＮＴはディ・ゾタル出力ＤＯＵＴを発生することと
帰還ループのＳＣ積分器をスイッチ制御することを兼用
できるためハードウェア量を簡略化できる。また、帰還
ループ内のアナログ積分器は単一積分であるので二重積
分に比べて回路動作の安定化が図れる。また、オーバー
サンプル形Ａ／Ｄ変換器におけるデルタ変調回路として
第１図に示しだように帰還乗数をディジタル符号出力に
より自動的に可変することによりＳ／Ｎ特性の最適化を
図ることかできる。さらに、帰還乗数は次段の積分器で
増幅さねるため小さな値に設定でき、例えば第７図に示
しだようにザンノ０リング周波数２．０４８ＭＨｚ 、
信号帯域４ ｋＨｚの信号を扱う場合電圧の値ｄ、’Ａ
６１で小さくできるので、帰還信号は等制約に４ビット
の分解能を持つだめ人力信号に対する追従性が良好とな
り、Ｓ／Ｎ特性の向上が図れる。
による積分器用のｏｐアンプと比較器用のコン・にレー
タで小規模に構成し、ディジタル回路は２段のＤ−Ｆ／
Ｆと４ ヒｙ ト（Ｄ Ｕ／Ｄ −ＣＮＴとケゝ−ト群
で構成しＳＣ積分器をスイッチ制御する。特に、Ｕ／Ｄ
−ＣＮＴはディ・ゾタル出力ＤＯＵＴを発生することと
帰還ループのＳＣ積分器をスイッチ制御することを兼用
できるためハードウェア量を簡略化できる。また、帰還
ループ内のアナログ積分器は単一積分であるので二重積
分に比べて回路動作の安定化が図れる。また、オーバー
サンプル形Ａ／Ｄ変換器におけるデルタ変調回路として
第１図に示しだように帰還乗数をディジタル符号出力に
より自動的に可変することによりＳ／Ｎ特性の最適化を
図ることかできる。さらに、帰還乗数は次段の積分器で
増幅さねるため小さな値に設定でき、例えば第７図に示
しだようにザンノ０リング周波数２．０４８ＭＨｚ 、
信号帯域４ ｋＨｚの信号を扱う場合電圧の値ｄ、’Ａ
６１で小さくできるので、帰還信号は等制約に４ビット
の分解能を持つだめ人力信号に対する追従性が良好とな
り、Ｓ／Ｎ特性の向上が図れる。
（発明の効果）
本発明によれば、勾配過負荷雑音と量子化雑音によるＳ
／Ｎ特性の劣化を軽減することができ、ディノタルフィ
ルタとの整合性が良く、Ｓ／Ｎ特性の良好なオーバーサ
ンノル形Ａ／Ｄ変換器のデルタ変調回路を提供すること
ができる。
／Ｎ特性の劣化を軽減することができ、ディノタルフィ
ルタとの整合性が良く、Ｓ／Ｎ特性の良好なオーバーサ
ンノル形Ａ／Ｄ変換器のデルタ変調回路を提供すること
ができる。
第１図は本発明の回路図の例、第２図は従来のデルタ変
調回路の回路図、第３図は第２図のＺ変換表示によるデ
ルタ変調回路の回路図、第４図は従来のＺ変換表示によ
るデルタ・シグマ変調の回路図、第５図は第１図のタイ
ムチャートの一例、第６図は第１図の回路におけるＳ／
Ｎ特性を示す図、第７図は本発明の具体的実施例を示す
回路図である。 １・・・第１の遅延手段、２・・・第１の加算手段、３
・・・第１の積分手段、４・・・第２の加算手段、５・
・・比較器、６・・・第２の遅延手段、７・・・乗数手
段、８・・・第２の積分手段、９・・・第３の加算手段
、１ｏ・・・第３の積分手段、１１・・・β制御手段。 特許出願人 沖電気工業株式会社 ［￥、、。デ）しり芙調回Ｊ芥。回路・酊第２図 第３図
調回路の回路図、第３図は第２図のＺ変換表示によるデ
ルタ変調回路の回路図、第４図は従来のＺ変換表示によ
るデルタ・シグマ変調の回路図、第５図は第１図のタイ
ムチャートの一例、第６図は第１図の回路におけるＳ／
Ｎ特性を示す図、第７図は本発明の具体的実施例を示す
回路図である。 １・・・第１の遅延手段、２・・・第１の加算手段、３
・・・第１の積分手段、４・・・第２の加算手段、５・
・・比較器、６・・・第２の遅延手段、７・・・乗数手
段、８・・・第２の積分手段、９・・・第３の加算手段
、１ｏ・・・第３の積分手段、１１・・・β制御手段。 特許出願人 沖電気工業株式会社 ［￥、、。デ）しり芙調回Ｊ芥。回路・酊第２図 第３図
Claims (2)
- （１）入力アナログ信号に単一遅延を施す第１の遅延手
段と、前記第１の遅延手段の出力と量子化帰還成分との
差分信号を得る第１の加算手段と、前記第１の加算手段
からの差分信号を単一積分する第１の積分手段と、 前記入力アナログ信号と前記第１の積分手段の出力との
加算出力を得る第２の加算手段と、前記第２の加算手段
の出力の正負の極性を判定する比較手段と、 前記比較手段による判定出力に単一遅延を施す第２の遅
延手段と、 前記第２の遅延手段の遅延成分に帰還乗数及び単一積分
を施す乗数及び第２の積分手段と、前記第２の遅延手段
の遅延成分と前記乗数及び第２の積分手段の出力とを加
算して前記量子化帰還成分を得る第３の加算手段と、 前記比較手段による判定出力に積分を施してディジタル
符号化出力を得る第３の積分手段と、を有することを特
徴とするデルタ型アナログ／ディジタル変換器のデルタ
変調回路。 - （２）乗数手段が可変であり、その可変制御を第３の積
分出力であるディジタル符号化出力に従って行うことを
特徴とする特許請求の範囲第１項記載のデルタ型アナロ
グ／ディジタル変換器のデルタ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16575585A JPS6226928A (ja) | 1985-07-29 | 1985-07-29 | デルタ型アナログ／デイジタル変換器のデルタ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16575585A JPS6226928A (ja) | 1985-07-29 | 1985-07-29 | デルタ型アナログ／デイジタル変換器のデルタ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226928A true JPS6226928A (ja) | 1987-02-04 |
Family
ID=15818441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16575585A Pending JPS6226928A (ja) | 1985-07-29 | 1985-07-29 | デルタ型アナログ／デイジタル変換器のデルタ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226928A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185227A (ja) * | 1987-01-28 | 1988-07-30 | Nec Corp | オ−バサンプリング型アナログ・デイジタル変換器 |
| JPS63217723A (ja) * | 1987-03-05 | 1988-09-09 | Nec Corp | オ−バサンプリング型アナログ・デイジタル変換器 |
| JPH0262124A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH0376318A (ja) * | 1989-08-18 | 1991-04-02 | Hitachi Ltd | ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路 |
| JP2010534031A (ja) * | 2007-07-18 | 2010-10-28 | クゥアルコム・インコーポレイテッド | 適応性のあるダイナミック・レンジ制御 |
-
1985
- 1985-07-29 JP JP16575585A patent/JPS6226928A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185227A (ja) * | 1987-01-28 | 1988-07-30 | Nec Corp | オ−バサンプリング型アナログ・デイジタル変換器 |
| JPS63217723A (ja) * | 1987-03-05 | 1988-09-09 | Nec Corp | オ−バサンプリング型アナログ・デイジタル変換器 |
| JPH0262124A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH0376318A (ja) * | 1989-08-18 | 1991-04-02 | Hitachi Ltd | ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路 |
| JP2010534031A (ja) * | 2007-07-18 | 2010-10-28 | クゥアルコム・インコーポレイテッド | 適応性のあるダイナミック・レンジ制御 |
| JP4933663B2 (ja) * | 2007-07-18 | 2012-05-16 | クゥアルコム・インコーポレイテッド | 適応性のあるダイナミック・レンジ制御 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
| US4772871A (en) | Delta sigma modulator circuit for an analog-to-digital converter | |
| US4876542A (en) | Multiple output oversampling A/D converter with each output containing data and noise | |
| EP0513241B1 (en) | Sigma delta modulator | |
| US5353026A (en) | Fir filter with quantized coefficients and coefficient quantization method | |
| US6727833B2 (en) | Adaptive ΣΔ modulation with one-bit quantization | |
| US6924760B1 (en) | Highly accurate switched capacitor DAC | |
| JP2787445B2 (ja) | デルタ−シグマ変調を使用するアナログ−ディジタル変換器 | |
| IL97837A (en) | Multi-level delta sigma converters from analog to digital using both single-bit sampling and multi-cause sampling | |
| EP0488818B1 (en) | A/D (analog-to-digital) converter | |
| JP2010526496A (ja) | 積分回路への直接出力接続のある内部安定器経路を持つデルタシグマ変調を使用した信号処理システム | |
| CN1115591A (zh) | 语音数字化的设备和方法 | |
| JP3420750B1 (ja) | 予測器を備えた再帰マルチビットアナログ−ディジタル変換器 | |
| US20050052300A1 (en) | Single loop feed-forward modulator with summing flash quantizer and multi-bit feedback | |
| JP2005507599A (ja) | 増分デルタ・アナログ／ディジタル変換器 | |
| JPH06181438A (ja) | デジタル・デルタ−シグマ変調器 | |
| US5079551A (en) | ΔΣ digital-to-analog converter with bit grouping by significance for reducing feedback computation time | |
| US6965339B2 (en) | Method and system for analog to digital conversion using digital pulse width modulation (PWM) | |
| US6359576B1 (en) | Apparatus and methods for performing RMS-to-DC conversion with bipolar input signal range | |
| EP1193880A2 (en) | A subranging sigma delta modulator | |
| JPS58104523A (ja) | Ａ−ｄ変換方法および装置 | |
| JP3247859B2 (ja) | オーディオ用デルタシグマ変調器 | |
| US5191332A (en) | Differentiator/integrator based oversampling converter | |
| JP3290314B2 (ja) | ３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
| WO1999048202A2 (en) | Converter with programmable gain control |