JPH06181438A - デジタル・デルタ−シグマ変調器 - Google Patents
デジタル・デルタ−シグマ変調器Info
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- JPH06181438A JPH06181438A JP4323828A JP32382892A JPH06181438A JP H06181438 A JPH06181438 A JP H06181438A JP 4323828 A JP4323828 A JP 4323828A JP 32382892 A JP32382892 A JP 32382892A JP H06181438 A JPH06181438 A JP H06181438A
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- H03M7/3015—Structural details of digital delta-sigma modulators
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/3037—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 多重化した加算器構成を用いるＤ−Ａコンバ
ータ用デルタ−シグマ変調器を提供する。 【構成】 デルタ−シグマ変調器は１つの入力（Ｂ）が
マルチプレクサ（６２）により多重化される単一の加算
器（６０）を有する。４つのシフト・レジスタ（６４，
６６，６８，７０）がシリアルに接続され、加算器出力
が最初のレジスタ（６４）の入力へまた最後のレジスタ
（７０）の出力が加算器のもう１つの入力（Ａ）へ接続
される。第１の積分段では前のサイクルからの蓄積値が
現在のデータに加算され、その積分段の出力がクロック
・サイクル毎にレジスタを介して逐次移動される。次の
クロック・サイクルにおいて、第２のの積分段では、マ
ルチプレクサが最後から１つ前のレジスタ（６８）の出
力を選択して最後のレジスタの出力へ加算する。最初の
レジスタの出力は蓄積ステップ後の各積分段の出力を表
わし、この出力がゲイン・スケーリングを行う４つのシ
フトレフト・レジスタ（８２，８４，８６，８８）のう
ちの１つへ入力される。
ータ用デルタ−シグマ変調器を提供する。 【構成】 デルタ−シグマ変調器は１つの入力（Ｂ）が
マルチプレクサ（６２）により多重化される単一の加算
器（６０）を有する。４つのシフト・レジスタ（６４，
６６，６８，７０）がシリアルに接続され、加算器出力
が最初のレジスタ（６４）の入力へまた最後のレジスタ
（７０）の出力が加算器のもう１つの入力（Ａ）へ接続
される。第１の積分段では前のサイクルからの蓄積値が
現在のデータに加算され、その積分段の出力がクロック
・サイクル毎にレジスタを介して逐次移動される。次の
クロック・サイクルにおいて、第２のの積分段では、マ
ルチプレクサが最後から１つ前のレジスタ（６８）の出
力を選択して最後のレジスタの出力へ加算する。最初の
レジスタの出力は蓄積ステップ後の各積分段の出力を表
わし、この出力がゲイン・スケーリングを行う４つのシ
フトレフト・レジスタ（８２，８４，８６，８８）のう
ちの１つへ入力される。
Description
【０００１】
【産業上の利用分野】本発明は一般的にＤ−Ａコンバー
タに関し、さらに詳細にはＤ−Ａコンバータのデジタル
部分に用いるデルタ−シグマ変調器のアーキテクチュア
に関する。
タに関し、さらに詳細にはＤ−Ａコンバータのデジタル
部分に用いるデルタ−シグマ変調器のアーキテクチュア
に関する。
【０００２】
【従来の技術】現在のＤ−Ａ変換技術には種々のオーバ
ーサンプリング変換法を用いるものがある。これらの変
換法では、デルタ−シグマ変調器をデジタル・フィルタ
を利用する従来型オーバーサンプリング・ノイズ・シェ
ーピング技術と共に用いるのが普通である。また、サン
プリング・レートを増加させ、ｆｓ／２（ｆｓは入力サ
ンプリング周波数）及びそれよりも高い高周波数のイメ
ージを除去するためにインターポレーション・フィルタ
を用いる。インターポレーション・フィルタはサンプリ
ング・レートを６４倍に増加させる。デルタ−シグマ変
調器はインターポレーション・フィルタの出力を受けて
そのデジタル・ワードを１ビットのデジタル・データ信
号に変換する。この１ビット出力はその信号を連続時間
アナログ信号に変換するＤ−Ａコンバータを制御する。
次いでこの信号はアナログ・ローパス・フィルタへ入力
される。
ーサンプリング変換法を用いるものがある。これらの変
換法では、デルタ−シグマ変調器をデジタル・フィルタ
を利用する従来型オーバーサンプリング・ノイズ・シェ
ーピング技術と共に用いるのが普通である。また、サン
プリング・レートを増加させ、ｆｓ／２（ｆｓは入力サ
ンプリング周波数）及びそれよりも高い高周波数のイメ
ージを除去するためにインターポレーション・フィルタ
を用いる。インターポレーション・フィルタはサンプリ
ング・レートを６４倍に増加させる。デルタ−シグマ変
調器はインターポレーション・フィルタの出力を受けて
そのデジタル・ワードを１ビットのデジタル・データ信
号に変換する。この１ビット出力はその信号を連続時間
アナログ信号に変換するＤ−Ａコンバータを制御する。
次いでこの信号はアナログ・ローパス・フィルタへ入力
される。
【０００３】
【発明が解決しようとする課題】従来のデルタ−シグマ
変調器はアキュムレータがカスケード接続されたアレー
として構成するのが普通である。各アキュムレータは１
つのレジスタと１つの加算器よりなり、変調器全体で複
数の加算を行なわなければならない。その結果は経時的
に蓄積される。しかしながら、高次のデルタ−シグマ変
調器を実現するに必要な回路の量はかなりのものにな
る。これは主として広いデータ・パスの設計に必要なデ
ジタル加算器の複雑さに起因する。したがって、複数段
の積分を行なうのに必要な回路の量を削減するためのデ
ルタ−シグマ変調器のさらに効率的な回路設計が必要と
される。
変調器はアキュムレータがカスケード接続されたアレー
として構成するのが普通である。各アキュムレータは１
つのレジスタと１つの加算器よりなり、変調器全体で複
数の加算を行なわなければならない。その結果は経時的
に蓄積される。しかしながら、高次のデルタ−シグマ変
調器を実現するに必要な回路の量はかなりのものにな
る。これは主として広いデータ・パスの設計に必要なデ
ジタル加算器の複雑さに起因する。したがって、複数段
の積分を行なうのに必要な回路の量を削減するためのデ
ルタ−シグマ変調器のさらに効率的な回路設計が必要と
される。
【０００４】本発明によると、Ｄ−Ａコンバータ用ｎ次
デルタ−シグマ変調器は、ｍビット・デジタル・ワード
を入力サンプリング・レートで受けてｍよりも小さいｍ
´ビット・デジタル・ワードへ変換する。このデルタ−
シグマ変調器は、デジタル入力とフィードバック値を受
けてその和を発生させる入力加算点と、ｎ個の積分段を
有する。各積分段はフィードフォワード・パスとそれに
関連するスケーリング係数を有する。出力加算点が各フ
ィードフォワード・パスの出力を加算するように作動可
能であり、デルタ−シグマ変調器のｍ´ビット出力を発
生するための量子化器も設けられている。ｎ個の積分段
は２つの入力を有する単一の多重化加算器により実現さ
れる。加算器の蓄積値を一時的に記憶するデータ・レジ
スタ手段が多重化手段により制御される。この多重化手
段は、デルタ−シグマ変調器の入力へ入力される各デジ
タル・ワードにつき加算器の動作を多重化してその入力
値とデータ・レジスタ手段の前に記憶した値とがｎ回加
算されるように作動可能である。これにより各積分段の
動作が単一の加算器により行なえる。加算器の出力は蓄
積値としてデータ・レジスタ手段に記憶される。出力手
段は蓄積値をその発生後関連の積分段の動作に応じて選
択し出力加算点に入力する。この出力手段はまた関連の
スケーリングも行なう。
デルタ−シグマ変調器は、ｍビット・デジタル・ワード
を入力サンプリング・レートで受けてｍよりも小さいｍ
´ビット・デジタル・ワードへ変換する。このデルタ−
シグマ変調器は、デジタル入力とフィードバック値を受
けてその和を発生させる入力加算点と、ｎ個の積分段を
有する。各積分段はフィードフォワード・パスとそれに
関連するスケーリング係数を有する。出力加算点が各フ
ィードフォワード・パスの出力を加算するように作動可
能であり、デルタ−シグマ変調器のｍ´ビット出力を発
生するための量子化器も設けられている。ｎ個の積分段
は２つの入力を有する単一の多重化加算器により実現さ
れる。加算器の蓄積値を一時的に記憶するデータ・レジ
スタ手段が多重化手段により制御される。この多重化手
段は、デルタ−シグマ変調器の入力へ入力される各デジ
タル・ワードにつき加算器の動作を多重化してその入力
値とデータ・レジスタ手段の前に記憶した値とがｎ回加
算されるように作動可能である。これにより各積分段の
動作が単一の加算器により行なえる。加算器の出力は蓄
積値としてデータ・レジスタ手段に記憶される。出力手
段は蓄積値をその発生後関連の積分段の動作に応じて選
択し出力加算点に入力する。この出力手段はまた関連の
スケーリングも行なう。
【０００５】本発明の別の特徴によると、データ・レジ
スタ手段はシリアル接続のｎ個のダイナミック・データ
・レジスタよりなる。加算器の出力はシリアル接続の最
初のデータ・レジスタの入力に接続され、シリアル接続
の最後のデータ・レジスタの出力が加算器の１つの入力
へ入力される。加算器のもう１つの入力は、多重化手段
により入力加算点の出力かまたはシリアル接続の最後か
ら１つ前のデータ・レジスタの出力かのいずれかに選択
的に接続される。この多重化により、入力加算点からの
各デジタル・ワードにつきｎ回の加算が行なわれ、最初
の加算は入力加算点の出力とシリアル接続の最後のデー
タ・レジスタの出力を受けて行なわれる。これにより第
１の積分段の動作が実行され、その出力がシリアル接続
の最初のデータ・レジスタに記憶される。次いで、この
データはシリアル接続のデータ・レジスタを介して逐次
移動され、次の蓄積値が加算器の１つの入力へ送られ、
最後から１つ前のデータ・レジスタのデータが加算器の
もう１つの入力に送られて、その結果が最初のデータ・
レジスタに記憶される。
スタ手段はシリアル接続のｎ個のダイナミック・データ
・レジスタよりなる。加算器の出力はシリアル接続の最
初のデータ・レジスタの入力に接続され、シリアル接続
の最後のデータ・レジスタの出力が加算器の１つの入力
へ入力される。加算器のもう１つの入力は、多重化手段
により入力加算点の出力かまたはシリアル接続の最後か
ら１つ前のデータ・レジスタの出力かのいずれかに選択
的に接続される。この多重化により、入力加算点からの
各デジタル・ワードにつきｎ回の加算が行なわれ、最初
の加算は入力加算点の出力とシリアル接続の最後のデー
タ・レジスタの出力を受けて行なわれる。これにより第
１の積分段の動作が実行され、その出力がシリアル接続
の最初のデータ・レジスタに記憶される。次いで、この
データはシリアル接続のデータ・レジスタを介して逐次
移動され、次の蓄積値が加算器の１つの入力へ送られ、
最後から１つ前のデータ・レジスタのデータが加算器の
もう１つの入力に送られて、その結果が最初のデータ・
レジスタに記憶される。
【０００６】蓄積値を選択する出力手段は、シリアル接
続の最初のデータ・レジスタの出力データを選択して、
スケーリングを行なうｎ個のスケーリング手段の１つに
入力する。各スケーリング動作は複数の積分段のうちの
１つに関連する。この出力手段は、蓄積値が第１のデー
タ・レジスタに記憶された積分段に対応するスケーリン
グ手段からの出力データを選択し、この選択データを出
力加算点へ出力する。
続の最初のデータ・レジスタの出力データを選択して、
スケーリングを行なうｎ個のスケーリング手段の１つに
入力する。各スケーリング動作は複数の積分段のうちの
１つに関連する。この出力手段は、蓄積値が第１のデー
タ・レジスタに記憶された積分段に対応するスケーリン
グ手段からの出力データを選択し、この選択データを出
力加算点へ出力する。
【０００７】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【０００８】
【実施例】図１はＤ−Ａコンバータ装置を示す。この装
置はデジタル入力バス１４上にデジタル入力を受けるイ
ンターポレーション・フィルタ１２を有する。インター
ポレーション・フィルタ１２はバス１４上のデジタル入
力信号のサンプリング・レートを増加するように作動可
能である。インターポレーション・フィルタ１２の出力
は、この出力を出力１８上の１ビット・デジタル信号に
変換するデジタル・デルタ−シグマ変調器１６へ入力さ
れる。インターポレーション・フィルタ１２はメモリー
２０に記憶された複数のフィルタ係数により制御され
る。このフィルタ係数は有限長インパルス応答（ＦＩ
Ｒ）フィルタに関連するのが普通である。クロック／タ
イミング回路２２が種々のクロック信号を発生させる
が、これらの信号はデータのインターポレーション（相
間）及び、後で詳説するような本発明のデジタル・デル
タ−シグマ変調器１６によるデジタル・デルタ−シグマ
変調機能の実行に用いられる。
置はデジタル入力バス１４上にデジタル入力を受けるイ
ンターポレーション・フィルタ１２を有する。インター
ポレーション・フィルタ１２はバス１４上のデジタル入
力信号のサンプリング・レートを増加するように作動可
能である。インターポレーション・フィルタ１２の出力
は、この出力を出力１８上の１ビット・デジタル信号に
変換するデジタル・デルタ−シグマ変調器１６へ入力さ
れる。インターポレーション・フィルタ１２はメモリー
２０に記憶された複数のフィルタ係数により制御され
る。このフィルタ係数は有限長インパルス応答（ＦＩ
Ｒ）フィルタに関連するのが普通である。クロック／タ
イミング回路２２が種々のクロック信号を発生させる
が、これらの信号はデータのインターポレーション（相
間）及び、後で詳説するような本発明のデジタル・デル
タ−シグマ変調器１６によるデジタル・デルタ−シグマ
変調機能の実行に用いられる。
【０００９】デジタル・デルタ−シグマ変調器１６の出
力は１ビットの出力データ信号である。しかしながら、
その出力は任意のタイプのｍビット出力であってよく、
ｍは１に等しいかそれよりも大きい。また、１ビット・
デジタル信号への変換を行なうために任意のタイプの１
ビット量子化器またはその等価物を用いることができ
る。デルタ−シグマ変調器はその低レベル性能がよいこ
と、また微分非直線性が優れているために用いられる。
インターポレーション・フィルタ１２とデジタル・デル
タ−シグマ変調器１６の一般的な動作は、例えば、IEEE
Journal ofSolid-State Circuits, Vol.24, No.4, Aug
ust 1989に掲載されたYasuyuki Matsuya,Kuniharu Uchi
yama, Atsushi Awaiti and Takayo Kaneko 著の論文”A
17-Bit Oversampling D-to-A Conversion Technology
Using Multi-Stage Noise Shaping”及びIEEE Journal
ofSolid-State Circuits, Vol.SC-22, No.3, June 1987
に掲載されたP.J. Naus, E.C. Dijkmans, E.F. Stikvo
ort, A.J. McKnight, D.J.Holland, and W. Bradinal
著の論文”A CMOS Stereo 16-Bit D/A Converter For D
igital Audio”に記載されているように当該技術分野に
おいて公知である。
力は１ビットの出力データ信号である。しかしながら、
その出力は任意のタイプのｍビット出力であってよく、
ｍは１に等しいかそれよりも大きい。また、１ビット・
デジタル信号への変換を行なうために任意のタイプの１
ビット量子化器またはその等価物を用いることができ
る。デルタ−シグマ変調器はその低レベル性能がよいこ
と、また微分非直線性が優れているために用いられる。
インターポレーション・フィルタ１２とデジタル・デル
タ−シグマ変調器１６の一般的な動作は、例えば、IEEE
Journal ofSolid-State Circuits, Vol.24, No.4, Aug
ust 1989に掲載されたYasuyuki Matsuya,Kuniharu Uchi
yama, Atsushi Awaiti and Takayo Kaneko 著の論文”A
17-Bit Oversampling D-to-A Conversion Technology
Using Multi-Stage Noise Shaping”及びIEEE Journal
ofSolid-State Circuits, Vol.SC-22, No.3, June 1987
に掲載されたP.J. Naus, E.C. Dijkmans, E.F. Stikvo
ort, A.J. McKnight, D.J.Holland, and W. Bradinal
著の論文”A CMOS Stereo 16-Bit D/A Converter For D
igital Audio”に記載されているように当該技術分野に
おいて公知である。
【００１０】ライン１８上のデジタル・デルタ−シグマ
変調器の出力はこの１ビット・デジタル信号をアナログ
信号へ変換するため１ビットＤ−Ａコンバータ２４へ入
力される。１ビットＤ−Ａコンバータの出力は、インタ
ーポレーション・フィルタ１２がフィルタリングにより
除去できなかった高次成分をフィルタリングにより除去
するためローパス・アナログ・フィルタ２６へ入力され
る。
変調器の出力はこの１ビット・デジタル信号をアナログ
信号へ変換するため１ビットＤ−Ａコンバータ２４へ入
力される。１ビットＤ−Ａコンバータの出力は、インタ
ーポレーション・フィルタ１２がフィルタリングにより
除去できなかった高次成分をフィルタリングにより除去
するためローパス・アナログ・フィルタ２６へ入力され
る。
【００１１】図２は４次デジタル・デルタ−シグマ変調
器の一般的なブロック図であり、デジタル入力が加算点
２８へそして最初の積分段３０へ入力される。最初の積
分段の出力は第２の積分段３２へ入力されると共にフィ
ードフォワード・パス３４の入力へも入力される。積分
器３２の出力は第３の積分段３６とフィードフォワード
・パス３８の入力へ入力される。積分器３６の出力は第
４の積分段４０と第３のフィードフォワード・パス４２
の入力へ入力される。第４の積分段４０の出力は第４の
フィードフォワード・パス４６の入力へ入力される。フ
ィードフォワード・パス３４，３８，４２，４６は関連
の係数ａ１，ａ２，ａ３，ａ４を有する。好ましい実施
例において、これらのフィードフォワード・パス３４，
３８，４２，４６は関連の係数ａ１，ａ２，ａ３，ａ４
に対して１，１／２，１／８，１／６４のゲインを与え
る。
器の一般的なブロック図であり、デジタル入力が加算点
２８へそして最初の積分段３０へ入力される。最初の積
分段の出力は第２の積分段３２へ入力されると共にフィ
ードフォワード・パス３４の入力へも入力される。積分
器３２の出力は第３の積分段３６とフィードフォワード
・パス３８の入力へ入力される。積分器３６の出力は第
４の積分段４０と第３のフィードフォワード・パス４２
の入力へ入力される。第４の積分段４０の出力は第４の
フィードフォワード・パス４６の入力へ入力される。フ
ィードフォワード・パス３４，３８，４２，４６は関連
の係数ａ１，ａ２，ａ３，ａ４を有する。好ましい実施
例において、これらのフィードフォワード・パス３４，
３８，４２，４６は関連の係数ａ１，ａ２，ａ３，ａ４
に対して１，１／２，１／８，１／６４のゲインを与え
る。
【００１２】各フィードフォワード・パス３４，３８，
４２，４６は加算点４８の入力に接続され、この加算点
の出力は＋または−のフルスケール信号へ変換する１ビ
ット量子化器５０の入力に接続されている。量子化器５
０の出力はライン５２上の１ビット・デジタル出力であ
る。量子化器５０の出力はまた選択ブロック５４を介し
て加算点２８の負の入力へ入力されるため、負フィード
バックが得られる。選択ブロック５４は加算点２８へ入
力される２つのフィードバック・ワードのうちの１つを
選択するように作動可能である。
４２，４６は加算点４８の入力に接続され、この加算点
の出力は＋または−のフルスケール信号へ変換する１ビ
ット量子化器５０の入力に接続されている。量子化器５
０の出力はライン５２上の１ビット・デジタル出力であ
る。量子化器５０の出力はまた選択ブロック５４を介し
て加算点２８の負の入力へ入力されるため、負フィード
バックが得られる。選択ブロック５４は加算点２８へ入
力される２つのフィードバック・ワードのうちの１つを
選択するように作動可能である。
【００１３】各積分段３０，３２，３６，４０の構造を
点線で示す積分段４０につき詳細に説明する。加算器５
６は２つの入力Ａ，Ｂを有し、その出力はレジスタ５８
のＤ入力へ入力される。レジスタ５８は入力上のデータ
をＱ出力へクロックするようにクロック信号を受け、こ
の出力はフィードフォワード・パス４６へ入力されると
共に加算器５６のＡ入力へ入力される。加算器５６のＢ
入力は３番目の積分段３６の出力を受ける。加算器５６
及びレジスタ５８の組み合わせによりアキュムレータ機
能が得られる。通常の構成では、各積分段３０，３２，
３６，４０は同じ機能を有する。以下に説明するよう
に、本発明の装置は４つの別々のレジスタを有する４つ
の積分段の機能を実行するために単一の加算器を用い
る。この加算器の動作は多重化されており、変調器のベ
ース・クロック・レートよりも高いレートで作動する。
点線で示す積分段４０につき詳細に説明する。加算器５
６は２つの入力Ａ，Ｂを有し、その出力はレジスタ５８
のＤ入力へ入力される。レジスタ５８は入力上のデータ
をＱ出力へクロックするようにクロック信号を受け、こ
の出力はフィードフォワード・パス４６へ入力されると
共に加算器５６のＡ入力へ入力される。加算器５６のＢ
入力は３番目の積分段３６の出力を受ける。加算器５６
及びレジスタ５８の組み合わせによりアキュムレータ機
能が得られる。通常の構成では、各積分段３０，３２，
３６，４０は同じ機能を有する。以下に説明するよう
に、本発明の装置は４つの別々のレジスタを有する４つ
の積分段の機能を実行するために単一の加算器を用い
る。この加算器の動作は多重化されており、変調器のベ
ース・クロック・レートよりも高いレートで作動する。
【００１４】図３は、単一の加算器６０を用いる４つの
積分器３０，３２，３６，４０の詳細なブロック図であ
り、この加算器は多重化されて変調器の各サイクルにつ
き４回作動する。加算点２８の出力はマルチプレクサ６
２の０入力へ入力される。マルチプレクサ６２の出力は
加算器６０のＢ入力へ入力される。加算器６０の出力は
Ｒ１０と表示したレジスタ６４のＤ入力へ入力される。
レジスタ６４の出力はＲ９と表示したレジスタ６６のＤ
入力へ入力される。レジスタ６６の出力はＲ８と表示し
たレジスタ６８のＤ入力へ入力される。レジスタ６８の
出力はＲ７と表示したレジスタ７０のＤ入力へ入力され
る。レジスタ７０の出力は加算器６０のＡ入力に入力さ
れる。さらに、レジスタ６８の出力はマルチプレクサ６
２の１入力へ入力される。
積分器３０，３２，３６，４０の詳細なブロック図であ
り、この加算器は多重化されて変調器の各サイクルにつ
き４回作動する。加算点２８の出力はマルチプレクサ６
２の０入力へ入力される。マルチプレクサ６２の出力は
加算器６０のＢ入力へ入力される。加算器６０の出力は
Ｒ１０と表示したレジスタ６４のＤ入力へ入力される。
レジスタ６４の出力はＲ９と表示したレジスタ６６のＤ
入力へ入力される。レジスタ６６の出力はＲ８と表示し
たレジスタ６８のＤ入力へ入力される。レジスタ６８の
出力はＲ７と表示したレジスタ７０のＤ入力へ入力され
る。レジスタ７０の出力は加算器６０のＡ入力に入力さ
れる。さらに、レジスタ６８の出力はマルチプレクサ６
２の１入力へ入力される。
【００１５】各レジスタ６４，６６，６８，７０はダイ
ナミック・レジスタであり、これらはデルタ−シグマ変
調器１６のサンプリング・レートの４倍のレートでクロ
ックされる。このクロック・レートはインターポレーシ
ョン・フィルタ１２へ高いレートを与えるために用いる
クロック及びタイミング回路２２から得られる。したが
って、このクロック・レートはＤ−Ａコンバータのデル
タ−シグマ変調器に関連して用いられるインターポレー
ション・フィルタの作動に通常使用されるものである。
クロック・レートの速さはデルタ−シグマ変調器の入力
レートの４倍であるため、各レジスタ６４−７０は従来
のデルタ−シグマ変調器の任意の積分段の通常のクロッ
ク・レートの４倍の速さでデータを逐次移動させる。
ナミック・レジスタであり、これらはデルタ−シグマ変
調器１６のサンプリング・レートの４倍のレートでクロ
ックされる。このクロック・レートはインターポレーシ
ョン・フィルタ１２へ高いレートを与えるために用いる
クロック及びタイミング回路２２から得られる。したが
って、このクロック・レートはＤ−Ａコンバータのデル
タ−シグマ変調器に関連して用いられるインターポレー
ション・フィルタの作動に通常使用されるものである。
クロック・レートの速さはデルタ−シグマ変調器の入力
レートの４倍であるため、各レジスタ６４−７０は従来
のデルタ−シグマ変調器の任意の積分段の通常のクロッ
ク・レートの４倍の速さでデータを逐次移動させる。
【００１６】レジスタ６４の出力はマルチプレクサ７２
の単一入力へ入力される。このマルチプレクサ７２は４
つの出力を有し、これらはそれぞれ４つのフィードフォ
ワード・パス３４，３６，４２，４６の入力へ接続され
ている。マルチプレクサ７２はタイミング・サイクルの
適当な時点においてレジスタ６４の出力をタップしてフ
ィードフォワード・パス３４，３８，４２，４６の１つ
と接続するように作動する。レジスタ６４の出力は各積
分段３０，３２，３６，４０の出力を構成する。マルチ
プレクサ７２は加算点４８の入力へ送るためこれらの各
出力を選択する。
の単一入力へ入力される。このマルチプレクサ７２は４
つの出力を有し、これらはそれぞれ４つのフィードフォ
ワード・パス３４，３６，４２，４６の入力へ接続され
ている。マルチプレクサ７２はタイミング・サイクルの
適当な時点においてレジスタ６４の出力をタップしてフ
ィードフォワード・パス３４，３８，４２，４６の１つ
と接続するように作動する。レジスタ６４の出力は各積
分段３０，３２，３６，４０の出力を構成する。マルチ
プレクサ７２は加算点４８の入力へ送るためこれらの各
出力を選択する。
【００１７】以下に詳説するように、レジスタ６８は多
数の動作モードでリセットされる。その１つの動作モー
ドでは、発生した外部リセット信号Ｒ８ ＲＢがＯＲゲ
ート７６の１つの入力へ入力され、その出力がレジスタ
６８のリセット入力へ入力される。第２の動作モードで
は、オーバーフロー状態においてリセット信号が発生さ
れる。普通の態様では、加算器６０からのけた上げ出力
の２つの最上位ビットがエクスクルーシブＯＲゲート７
８の２つの入力へ入力され、そのゲートの出力がＯＲゲ
ート７６のもう１つの入力へ接続されている。このよう
にして、オーバーフロー状態が発生するときはいつも、
システムの不安定性を回避するための補正措置がとられ
る。
数の動作モードでリセットされる。その１つの動作モー
ドでは、発生した外部リセット信号Ｒ８ ＲＢがＯＲゲ
ート７６の１つの入力へ入力され、その出力がレジスタ
６８のリセット入力へ入力される。第２の動作モードで
は、オーバーフロー状態においてリセット信号が発生さ
れる。普通の態様では、加算器６０からのけた上げ出力
の２つの最上位ビットがエクスクルーシブＯＲゲート７
８の２つの入力へ入力され、そのゲートの出力がＯＲゲ
ート７６のもう１つの入力へ接続されている。このよう
にして、オーバーフロー状態が発生するときはいつも、
システムの不安定性を回避するための補正措置がとられ
る。
【００１８】動作について説明すると、加算器６０の多
重化によりその内容が後の累算動作のためにラッチされ
ることはない。この加算器は１つのレジスタの出力を連
続的に加算して、出力を発生し、その出力を後の累算動
作のためにパイプラインする。最初、マルチプレクサ６
２はサイクル開始時においてデジタル・データ入力とし
て０入力を選択するように制御される。この入力は加算
器６０のＢ入力へ入力され、前のサイクルからの蓄積
値、従ってレジスタ７０の出力がそれに加算され、その
結果がレジスタ６４の入力へ送られる。４つのレジスタ
６４，６６，６８，７０があるので、その値をレジスタ
６４の入力からレジスタ７０の出力へ移動するにはさら
に多くのクロック・サイクルが必要なことが分かる。
重化によりその内容が後の累算動作のためにラッチされ
ることはない。この加算器は１つのレジスタの出力を連
続的に加算して、出力を発生し、その出力を後の累算動
作のためにパイプラインする。最初、マルチプレクサ６
２はサイクル開始時においてデジタル・データ入力とし
て０入力を選択するように制御される。この入力は加算
器６０のＢ入力へ入力され、前のサイクルからの蓄積
値、従ってレジスタ７０の出力がそれに加算され、その
結果がレジスタ６４の入力へ送られる。４つのレジスタ
６４，６６，６８，７０があるので、その値をレジスタ
６４の入力からレジスタ７０の出力へ移動するにはさら
に多くのクロック・サイクルが必要なことが分かる。
【００１９】次のクロック・サイクルにおいて、マルチ
プレクサ６２はレジスタ６８の出力を選択して加算器６
０のＢ入力へ入力するように構成してある。この時点
で、レジスタ７０の出力は前のサイクルにおける最初の
積分段の出力を表わし、レジスタ６８の出力は前のサイ
クルにおける第２の積分段の出力を表わす。レジスタ６
８のこの出力は加算された後レジスタ６４の入力へ送ら
れる。このサイクルは、加算点２８の入力へ送られる各
データ・ワードに対して４つのサイクルを基本として継
続する。
プレクサ６２はレジスタ６８の出力を選択して加算器６
０のＢ入力へ入力するように構成してある。この時点
で、レジスタ７０の出力は前のサイクルにおける最初の
積分段の出力を表わし、レジスタ６８の出力は前のサイ
クルにおける第２の積分段の出力を表わす。レジスタ６
８のこの出力は加算された後レジスタ６４の入力へ送ら
れる。このサイクルは、加算点２８の入力へ送られる各
データ・ワードに対して４つのサイクルを基本として継
続する。
【００２０】図４はマルチプレクサ７２と加算点４８を
さらに詳細に示すブロック図である。レジスタ６４の出
力は２５ビット・バスであるライン８０を介して、フィ
ードフォワード・パス３８，３４，４６，４２に対応す
る４つのシフトレフト・ブロック８２，８４，８６，８
８へ送られる。これらのシフトレフト・ブロック８２−
８８では、本質的に「ハードワイヤ形(hard-wired)」動
作により、データ・バスの所定数の最下位ビットが省略
されてその次のビットが最下位ビットを構成し、それが
２１ビットのデータ・バスよりなる出力へ導かれる。か
らになった最上位ビットには符号ビットが充てられる。
ブロック８２は６ビットのシフトレフトを行なう。シフ
トレフト・ブロック８４は５ビットのシフトを行ない、
シフトレフト・ブロック８６は１１ビットのシフト、ま
たシフトレフト・ブロック８８は８ビットのシフトレフ
トを行なう。これにより本質的にスケーリングａ１，ａ
２，ａ３，ａ４が得られる。例えば、シフトレフト・ブ
ロック８２へ入力されるもとの２５ビット入力はそのビ
ットを０から６へ落とすために、７番目のビットがシフ
トレフト・ブロック８２からの０ビット出力を構成す
る。
さらに詳細に示すブロック図である。レジスタ６４の出
力は２５ビット・バスであるライン８０を介して、フィ
ードフォワード・パス３８，３４，４６，４２に対応す
る４つのシフトレフト・ブロック８２，８４，８６，８
８へ送られる。これらのシフトレフト・ブロック８２−
８８では、本質的に「ハードワイヤ形(hard-wired)」動
作により、データ・バスの所定数の最下位ビットが省略
されてその次のビットが最下位ビットを構成し、それが
２１ビットのデータ・バスよりなる出力へ導かれる。か
らになった最上位ビットには符号ビットが充てられる。
ブロック８２は６ビットのシフトレフトを行なう。シフ
トレフト・ブロック８４は５ビットのシフトを行ない、
シフトレフト・ブロック８６は１１ビットのシフト、ま
たシフトレフト・ブロック８８は８ビットのシフトレフ
トを行なう。これにより本質的にスケーリングａ１，ａ
２，ａ３，ａ４が得られる。例えば、シフトレフト・ブ
ロック８２へ入力されるもとの２５ビット入力はそのビ
ットを０から６へ落とすために、７番目のビットがシフ
トレフト・ブロック８２からの０ビット出力を構成す
る。
【００２１】シフトレフト・ブロック８２−８８の出力
は信号ＭＵＸ６ ＳＥＬにより制御されるマルチプレク
サ９０の４つの入力へ入力され、そのマルチプレクサの
出力は加算器９２のＤ入力へ入力される。加算器９２の
出力はＲ１１で表示したレジスタ９４のＤ入力へ入力さ
れる。そのＱ出力は、加算器９２のＡ入力へ入力され
る。加算器９２とレジスタ９４はアキュムレータとして
動作し、レジスタ９４は各サイクルにつき１回加えられ
るリセット信号Ｒ１１ ＲＢによりリセットされる。し
たがって、累算動作はサイクルごとに行なわれる。加算
器９２の出力はそれから選択される符号ビットを有し、
デルタ−シグマ変調器の出力を実質的に構成する全体の
符号ビットとしてライン９６上へ出力される。上述した
ように、これは選択ブロック５４へ入力される。
は信号ＭＵＸ６ ＳＥＬにより制御されるマルチプレク
サ９０の４つの入力へ入力され、そのマルチプレクサの
出力は加算器９２のＤ入力へ入力される。加算器９２の
出力はＲ１１で表示したレジスタ９４のＤ入力へ入力さ
れる。そのＱ出力は、加算器９２のＡ入力へ入力され
る。加算器９２とレジスタ９４はアキュムレータとして
動作し、レジスタ９４は各サイクルにつき１回加えられ
るリセット信号Ｒ１１ ＲＢによりリセットされる。し
たがって、累算動作はサイクルごとに行なわれる。加算
器９２の出力はそれから選択される符号ビットを有し、
デルタ−シグマ変調器の出力を実質的に構成する全体の
符号ビットとしてライン９６上へ出力される。上述した
ように、これは選択ブロック５４へ入力される。
【００２２】好ましい実施例では、参照番号９８で示す
ように、前のフィルタ段からのフィルタ段を１つ含むよ
うにして入力部を構成する。このフィルタ部分はそのＢ
入力が前の段の出力へ、またその出力がレジスタ１０２
のＤ入力へ接続された加算器１００を有し、このレジス
タ１０２のＱ出力がこの段９８の出力を形成する。これ
はもう１つのその加算点上においてオフセット信号を受
ける別の加算点１０４へ入力される。これは、通常動作
時オフセット信号をデルタ−シグマ変調器へ導入するこ
とができるように設けられている。したがって加算点１
０４の出力は加算点２８の入力を構成することになる。
この入力部は、１つが加算器１００により、また１つが
加算点１０４により、さらにもう１つが加算点２８によ
り表わされる３つの加算動作を行なうように作動させる
必要がある。
ように、前のフィルタ段からのフィルタ段を１つ含むよ
うにして入力部を構成する。このフィルタ部分はそのＢ
入力が前の段の出力へ、またその出力がレジスタ１０２
のＤ入力へ接続された加算器１００を有し、このレジス
タ１０２のＱ出力がこの段９８の出力を形成する。これ
はもう１つのその加算点上においてオフセット信号を受
ける別の加算点１０４へ入力される。これは、通常動作
時オフセット信号をデルタ−シグマ変調器へ導入するこ
とができるように設けられている。したがって加算点１
０４の出力は加算点２８の入力を構成することになる。
この入力部は、１つが加算器１００により、また１つが
加算点１０４により、さらにもう１つが加算点２８によ
り表わされる３つの加算動作を行なうように作動させる
必要がある。
【００２３】図６は、図５の簡単なブロック図に示した
入力部の詳細なブロック図である。図４の変調器部分か
らの符号出力は、信号ＦＢ ＳＨＩＦＴにより制御され
るマルチプレクサ１０６の１入力へ入力される。マルチ
プレクサ１０６の出力はレジスタ１０８のＤ入力へ接続
され、このレジスタの出力はマルチプレクサ１０６の０
入力へ入力される。レジスタ１０８の出力はまたマルチ
プレクサ１０９のセレクト入力へ入力される。マルチプ
レクサ１０９は選択ブロック５４の動作を表わす。フィ
ードバック・ワードＷ１，Ｗ２が２つあり、これらはレ
ジスタ１０８の出力信号により選択可能であり、論理１
または論理０のいずれかである。マルチプレクサ１０９
の出力はマルチプレクサ１１０の２入力へ入力され、こ
のマルチプレクサは信号ＭＵＸ１ ＳＥＬにより制御さ
れる。マルチプレクサ１１０の０入力はＤ入力がデータ
入力に接続されたＲ１で示すレジスタ１１２の出力を形
成する。これはこの段９８全体の入力を構成する。
入力部の詳細なブロック図である。図４の変調器部分か
らの符号出力は、信号ＦＢ ＳＨＩＦＴにより制御され
るマルチプレクサ１０６の１入力へ入力される。マルチ
プレクサ１０６の出力はレジスタ１０８のＤ入力へ接続
され、このレジスタの出力はマルチプレクサ１０６の０
入力へ入力される。レジスタ１０８の出力はまたマルチ
プレクサ１０９のセレクト入力へ入力される。マルチプ
レクサ１０９は選択ブロック５４の動作を表わす。フィ
ードバック・ワードＷ１，Ｗ２が２つあり、これらはレ
ジスタ１０８の出力信号により選択可能であり、論理１
または論理０のいずれかである。マルチプレクサ１０９
の出力はマルチプレクサ１１０の２入力へ入力され、こ
のマルチプレクサは信号ＭＵＸ１ ＳＥＬにより制御さ
れる。マルチプレクサ１１０の０入力はＤ入力がデータ
入力に接続されたＲ１で示すレジスタ１１２の出力を形
成する。これはこの段９８全体の入力を構成する。
【００２４】レジスタ１１０の出力は多重化された加算
器１１４のＢ入力へ入力される。この加算器１１４の出
力はレジスタ１１６のＤ入力へ接続してあり、その出力
は加算点２８の出力を表わす。この出力はまた図４のマ
ルチプレクサ６２の０入力への入力を表わす。加算器１
１４の出力は、信号ＭＵＸ２ ＳＥＬにより制御される
マルチプレクサ１１８の０入力へ入力される。マルチプ
レクサ１１８の出力はＲ４と表示したレジスタ１２０の
Ｄ入力へ接続してある。レジスタ１２０のＱ出力はマル
チプレクサ１１８の２入力へ入力される。レジスタ１２
０のＱ出力はまたマルチプレクサ１１８の１入力へシフ
ト・ブロック１２２を介して入力される。
器１１４のＢ入力へ入力される。この加算器１１４の出
力はレジスタ１１６のＤ入力へ接続してあり、その出力
は加算点２８の出力を表わす。この出力はまた図４のマ
ルチプレクサ６２の０入力への入力を表わす。加算器１
１４の出力は、信号ＭＵＸ２ ＳＥＬにより制御される
マルチプレクサ１１８の０入力へ入力される。マルチプ
レクサ１１８の出力はＲ４と表示したレジスタ１２０の
Ｄ入力へ接続してある。レジスタ１２０のＱ出力はマル
チプレクサ１１８の２入力へ入力される。レジスタ１２
０のＱ出力はまたマルチプレクサ１１８の１入力へシフ
ト・ブロック１２２を介して入力される。
【００２５】シフト・ブロック１２２は１ビットのシフ
トを表わすが、レジスタ１２０の出力は２３ビットの出
力であり、シフト・ブロック１２２の出力は２２ビット
の出力である。さらに、シリアルのテスト・ワードを、
レジスタ１２０の出力とテスト・ビットの２２の最上位
ビットよりなる入力ワードの最上位ビットとしてマルチ
プレクサ１１８の１入力へシリアルに入力することによ
り、レジスタ１２０が出力する各ワードに対して１ビッ
トのテスト・ワードを入力することができる。またレジ
スタ１２０の出力は、ラッチであり信号Ｒ３ ＥＮによ
り作動可能な状態にされるレジスタ１２４のＤ入力へ入
力される。ラッチされた出力であるレジスタＲ３の出力
はマルチプレクサ１１０の１入力へ入力される。
トを表わすが、レジスタ１２０の出力は２３ビットの出
力であり、シフト・ブロック１２２の出力は２２ビット
の出力である。さらに、シリアルのテスト・ワードを、
レジスタ１２０の出力とテスト・ビットの２２の最上位
ビットよりなる入力ワードの最上位ビットとしてマルチ
プレクサ１１８の１入力へシリアルに入力することによ
り、レジスタ１２０が出力する各ワードに対して１ビッ
トのテスト・ワードを入力することができる。またレジ
スタ１２０の出力は、ラッチであり信号Ｒ３ ＥＮによ
り作動可能な状態にされるレジスタ１２４のＤ入力へ入
力される。ラッチされた出力であるレジスタＲ３の出力
はマルチプレクサ１１０の１入力へ入力される。
【００２６】加算器１１４の出力はまた選択信号ＭＵＸ
３ ＳＥＬにより制御されるマルチプレクサ１２６の１
入力へ入力される。マルチプレクサ１２６の出力はＲ５
と表示したレジスタ１２８のＤ入力へ入力され、その出
力はマルチプレクサ１２６の０入力へ入力される。レジ
スタ１２８の出力はまた信号ＭＵＸ４ ＳＥＬにより制
御されるマルチプレクサ１３０の１入力と０入力の両方
に入力される。マルチプレクサ１３０の２入力はレジス
タ１１６の出力へ接続され、マルチプレクサ１３０の出
力は加算器１１４のＡ入力へ接続される。
３ ＳＥＬにより制御されるマルチプレクサ１２６の１
入力へ入力される。マルチプレクサ１２６の出力はＲ５
と表示したレジスタ１２８のＤ入力へ入力され、その出
力はマルチプレクサ１２６の０入力へ入力される。レジ
スタ１２８の出力はまた信号ＭＵＸ４ ＳＥＬにより制
御されるマルチプレクサ１３０の１入力と０入力の両方
に入力される。マルチプレクサ１３０の２入力はレジス
タ１１６の出力へ接続され、マルチプレクサ１３０の出
力は加算器１１４のＡ入力へ接続される。
【００２７】動作について説明すると、図６の回路は、
デルタ−シグマ変調器がクリアもリセットもされておら
ずオフセット情報もローディングされていない通常の動
作モードで作動する。通常の動作モードを図７のタイミ
ング図に示す。加算器１１４の入力はレジスタ１１２に
記憶された入力データ入力、マルチプレクサ１０９によ
り出力されるフィードバック・ワード、またはレジスタ
１２４の出力のいずれかから選択される。さらに、マル
チプレクサ１１０の３入力は０電圧レベルを選択するた
めアースに接続してある。加算器１１４はレジスタ１２
８の出力と加算するためまず最初にレジスタ１１２から
のデジタル入力を受けるように作動する。レジスタ１２
８の出力は１サイクルの遅延を構成する。このレジスタ
は信号Ｒ５ ＲＢによりリセット可能である。マルチプ
レクサ１２６はその０入力を選択することにより３つの
サイクルの間ラッチ機能を行うように作動可能である。
４番目のサイクルの終了時において、マルチプレクサ１
３０はレジスタ１２８の出力を選択して加算器１１４の
Ａ入力へ入力し、この値をレジスタ１１２が出力する次
の入力値と加算する。そして、マルチプレクサ１２６は
これをレジスタ１２８のＤ入力へ入力してこれを再び繰
り返す。
デルタ−シグマ変調器がクリアもリセットもされておら
ずオフセット情報もローディングされていない通常の動
作モードで作動する。通常の動作モードを図７のタイミ
ング図に示す。加算器１１４の入力はレジスタ１１２に
記憶された入力データ入力、マルチプレクサ１０９によ
り出力されるフィードバック・ワード、またはレジスタ
１２４の出力のいずれかから選択される。さらに、マル
チプレクサ１１０の３入力は０電圧レベルを選択するた
めアースに接続してある。加算器１１４はレジスタ１２
８の出力と加算するためまず最初にレジスタ１１２から
のデジタル入力を受けるように作動する。レジスタ１２
８の出力は１サイクルの遅延を構成する。このレジスタ
は信号Ｒ５ ＲＢによりリセット可能である。マルチプ
レクサ１２６はその０入力を選択することにより３つの
サイクルの間ラッチ機能を行うように作動可能である。
４番目のサイクルの終了時において、マルチプレクサ１
３０はレジスタ１２８の出力を選択して加算器１１４の
Ａ入力へ入力し、この値をレジスタ１１２が出力する次
の入力値と加算する。そして、マルチプレクサ１２６は
これをレジスタ１２８のＤ入力へ入力してこれを再び繰
り返す。
【００２８】加算器１１４はそのＢ入力上で符号ビット
を受け、またレジスタ１１６の出力を受けるように作動
可能である。レジスタ１１６の出力はレジスタ１２８の
出力とレジスタ１２４の出力、またマルチプレクサ１０
９の出力の和を表わす。
を受け、またレジスタ１１６の出力を受けるように作動
可能である。レジスタ１１６の出力はレジスタ１２８の
出力とレジスタ１２４の出力、またマルチプレクサ１０
９の出力の和を表わす。
【００２９】システムのクリアが必要な時、これは図８
のタイミング図で表わされる。クリア動作において、マ
ルチプレクサ１１０はその３入力を選択して加算器１１
４のＢ入力に０を加えるように作動可能である。そして
マルチプレクサ１１８は加算器１１４の出力をレジスタ
１２０へローディングした後、これをレジスタ１２４の
出力へラッチする前に次のサイクルまで逐次移動するよ
うに制御される。このローディングは４倍のクロック・
サイクルのうちの２つのサイクル間で起こるように制御
される。このサイクルは加算器１１４のＢ入力上に０値
入力がある状態で継続する。その結果、クリア動作が得
られ、通常の動作に対してレジスタ１２４の適当な状態
が発生する。信号Ｒ５ ＲＢ，Ｒ８ ＲＢはレジスタ１
２８，７０，６８，６６，６４をクリアするために加え
られる。
のタイミング図で表わされる。クリア動作において、マ
ルチプレクサ１１０はその３入力を選択して加算器１１
４のＢ入力に０を加えるように作動可能である。そして
マルチプレクサ１１８は加算器１１４の出力をレジスタ
１２０へローディングした後、これをレジスタ１２４の
出力へラッチする前に次のサイクルまで逐次移動するよ
うに制御される。このローディングは４倍のクロック・
サイクルのうちの２つのサイクル間で起こるように制御
される。このサイクルは加算器１１４のＢ入力上に０値
入力がある状態で継続する。その結果、クリア動作が得
られ、通常の動作に対してレジスタ１２４の適当な状態
が発生する。信号Ｒ５ ＲＢ，Ｒ８ ＲＢはレジスタ１
２８，７０，６８，６６，６４をクリアするために加え
られる。
【００３０】オフセット・ローディングについては、図
９のタイミング図を参照されたい。この動作モードで
は、マルチプレクサ１１０は最初にレジスタ１１２から
入力オフセット値を選択してそれをレジスタ１２８へ記
憶させるように作動する。次のステップでマルチプレク
サ１１０の３入力を選択して０の値をレジスタ１２８の
内容へ加える。次いでレジスタ１２８のこの値が０加算
動作によりレジスタ１２０へ移動される。次のステップ
で、この値はレジスタ１２４へ移動され、そこでオフセ
ット値が記憶される。
９のタイミング図を参照されたい。この動作モードで
は、マルチプレクサ１１０は最初にレジスタ１１２から
入力オフセット値を選択してそれをレジスタ１２８へ記
憶させるように作動する。次のステップでマルチプレク
サ１１０の３入力を選択して０の値をレジスタ１２８の
内容へ加える。次いでレジスタ１２８のこの値が０加算
動作によりレジスタ１２０へ移動される。次のステップ
で、この値はレジスタ１２４へ移動され、そこでオフセ
ット値が記憶される。
【００３１】図１０はテスト・データを入力するための
タイミング図である。このテスト・データは一度に１ビ
ットだけ最下位ビットから最上位ビットへ入力される。
タイミング図である。このテスト・データは一度に１ビ
ットだけ最下位ビットから最上位ビットへ入力される。
【００３２】要約すると、本発明は多重化した加算器構
成を用いる、Ｄ−Ａコンバータのためのデルタ−シグマ
変調器を提供する。この多重化加算器構成では、単一の
加算器を用いて複数のカスケード接続積分段により必要
とされる加算が行なわれる。この動作には、多重化加算
器の出力にシリアルに接続された４つの積分段に対応す
る４つの一連のレジスタを用いる。これらのレジスタは
ダイナミック・レジスタであり、デルタ−シグマ変調器
へのデジタル・データ入力のサンプリング・レートの４
倍のクロック・レートでシフトされる。任意の所与の時
点における各レジスタの出力は前のサイクルからの蓄積
値を表わし、この蓄積値が加算器の１つの入力へ送るた
めこれらのレジスタを介して逐次移動される。動作時、
第１の積分段はシリアル接続のレジスタの１つの出力に
より表わされ、この出力は前のサイクルからの蓄積値を
表わす。後続の４倍クロック・サイクルにおいて、加算
器のもう１つの入力が前のシフト・レジスタに接続され
るが、これは前のサイクルにおける前の積分段の出力蓄
積値を表わす。
成を用いる、Ｄ−Ａコンバータのためのデルタ−シグマ
変調器を提供する。この多重化加算器構成では、単一の
加算器を用いて複数のカスケード接続積分段により必要
とされる加算が行なわれる。この動作には、多重化加算
器の出力にシリアルに接続された４つの積分段に対応す
る４つの一連のレジスタを用いる。これらのレジスタは
ダイナミック・レジスタであり、デルタ−シグマ変調器
へのデジタル・データ入力のサンプリング・レートの４
倍のクロック・レートでシフトされる。任意の所与の時
点における各レジスタの出力は前のサイクルからの蓄積
値を表わし、この蓄積値が加算器の１つの入力へ送るた
めこれらのレジスタを介して逐次移動される。動作時、
第１の積分段はシリアル接続のレジスタの１つの出力に
より表わされ、この出力は前のサイクルからの蓄積値を
表わす。後続の４倍クロック・サイクルにおいて、加算
器のもう１つの入力が前のシフト・レジスタに接続され
るが、これは前のサイクルにおける前の積分段の出力蓄
積値を表わす。
【図１】図１はＤ−Ａコンバータの簡単なブロック図で
ある。
ある。
【図２】図２は従来型デルタ−シグマ変調器のアーキテ
クチュアの簡単なブロック図である。
クチュアの簡単なブロック図である。
【図３】図３はデルタ−シグマ変調器のアーキテクチュ
アの簡単なブロック図である。
アの簡単なブロック図である。
【図４】図４はデルタ−シグマ変調器の変調器部分を用
いる多重化された加算器のブロック図である。
いる多重化された加算器のブロック図である。
【図５】図５は好ましい実施例の変調器全体の詳細なブ
ロック図である。
ロック図である。
【図６】図６は好ましい実施例のデルタ−シグマ変調器
への入力部分を詳細に示す。
への入力部分を詳細に示す。
【図７】図７は好ましい実施例の入力部分の詳細なブロ
ック図である。
ック図である。
【図８】図８は変調器の通常動作のタイミング図であ
る。
る。
【図９】図９は変調器のクリア／リセット動作における
タイミング図である。
タイミング図である。
【図１０】図１０はオフセット・ローディング動作のタ
イミング図である。
イミング図である。
【図１１】図１１はレジスタＲ３へテスト値をローディ
ングするためのタイミング図である。
ングするためのタイミング図である。
１２ インターポレーション・フィルタ １６ デルタ−シグマ変調器 ２８ 入力加算点 ３０，３２，３６，４０ 積分段 ３４，３８，４２，４６ フィードフォワード・パス ４８ 出力加算点 ５０ 量子化器 ５４ 選択ブロック ６０ 単一の加算器 ６２ マルチプレクサ ６４，６６，６８，７０ シフト・レジスタ ７２ マルチプレクサ
【手続補正書】
【提出日】平成５年８月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１はＤ−Ａコンバータの簡単なブロック図で
ある。
ある。
【図２】図２は従来型デルタ−シグマ変調器のアーキテ
クチュアの簡単なブロック図である。
クチュアの簡単なブロック図である。
【図３】図３はデルタ−シグマ変調器の変調器部分を用
いる多重化された加算器のブロック図である。
いる多重化された加算器のブロック図である。
【図４】図４は好ましい実施例の変調器全体の詳細なブ
ロック図である。
ロック図である。
【図５】図５は好ましい実施例のデルタ−シグマ変調器
への入力部分を詳細に示す。
への入力部分を詳細に示す。
【図６】図６は好ましい実施例の入力部分の詳細なブロ
ック図である。
ック図である。
【図７】図７は変調器の通常動作のタイミング図であ
る。
る。
【図８】図８は変調器のクリア／リセット動作における
タイミング図である。
タイミング図である。
【図９】図９はオフセット・ローディング動作のタイミ
ング図である。
ング図である。
【図１０】図１０はレジスタＲ３へテスト値をローディ
ングするためのタイミング図である。
ングするためのタイミング図である。
【符号の説明】 １２ インターポレーション・フィルタ １６ デルタ−シグマ変調器 ２８ 入力加算点 ３０，３２，３６，４０ 積分段 ３４，３８，４２，４６ フィードフォワード・パス ４８ 出力加算点 ５０ 量子化器 ５４ 選択ブロック ６０ 単一の加算器 ６２ マルチプレクサ ６４，６６，６８，７０ シフト・レジスタ ７２ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナブディープ シン スーク アメリカ合衆国 テキサス州 78739 オ ースティン シルマリリオン ドライブ 11525
Claims (28)
- 【請求項１】 ｍビット・デジタル・ワードを第１のサ
ンプリング・レートで受けてｍよりも小さいｍ´ビット
のワードに変換するＤ−Ａコンバータのためのｎ次のデ
ルタ−シグマ・コンバータであって、 ｍビット・ワードのデジタル入力とフィードバック信号
を受けてそれらの和を発生させる入力加算点と、 選択されたものがフィードフォワード・パスとその関連
のスケーリング係数を有するｎ個の積分段と、 各フィードフォワード・パスの出力を受けてそれらの和
を発生させる出力加算点と、 出力加算点の出力を受けて、デルタ−シグマ・コンバー
タのｍ´ビット・ワードの出力及び入力加算点へ入力す
るためのフィードバック信号を発生させる量子化器とよ
りなり、 前記ｎ個の積分段は、 ２つの入力を有する加算器と、 所与のデジタル入力に対しそれぞれ異なる時点において
その出力に２以上の蓄積値を与えるように作動可能な少
なくとも１つのレジスタを備え、前記加算器の出力を一
時的に記憶するデータ・レジスタ手段と、 入力加算点から受ける各ワードにつき加算器の動作を多
重化してその入力値と、データ・レジスタ手段からの前
に記憶した値とについて複数回の加算を行なわせること
により各積分段の動作を実行させてその結果を蓄積値と
して前記データ・レジスタ手段に蓄積させる多重化手段
と、 関連の積分段の動作にしたがって発生された蓄積値を前
記出力加算点へ入力するために選択する出力手段とより
なり、 前記出力手段は各フィードフォワード・パスに関連する
スケーリング動作を行なうことを特徴とするデルタ−シ
グマ・コンバータ。 - 【請求項２】 ｎは４に等しく４次のデルタ−シグマ・
コンバータが提供されることを特徴とする請求項１のデ
ルタ−シグマ・コンバータ。 - 【請求項３】 ｍ´は１に等しいことを特徴とする請求
項１のデルタ−シグマ・コンバータ。 - 【請求項４】 前記データ・レジスタ手段は各々が前記
加算器からの蓄積値を一時的に記憶するｎ個のダイナミ
ック・データ・レジスタよりなり、前記ダイナミック・
データ・レジスタは前記多重化手段により制御されるこ
とを特徴とする請求項１のデルタ−シグマ・コンバー
タ。 - 【請求項５】 前記多重化手段は、ダイナミック・デー
タ・レジスタをシリアルに作動させることにより前記加
算器が前記入力加算点からの各ワードにつきｎ回の加算
動作を行ない、また各加算動作について蓄積値が１つの
データ・レジスタからシリアルでその次のデータ・レジ
スタによりシリアルに処理されるように制御可能であ
り、シリアル接続の最後のデータ・レジスタの出力が加
算器の１つの入力へ入力され、加算器の出力が最初のデ
ータ・レジスタの入力に接続されていることを特徴とす
る請求項４のデルタ−シグマ・コンバータ。 - 【請求項６】 前記多重化手段は、 加算器の第１の入力に接続されて入力加算点の出力かま
たはシリアル接続の最後から１つ前のデータ・レジスタ
の出力を選択する入力マルチプレクサと、 入力加算点からデジタル・ワードを受けた後第１の加算
動作でそのデジタル・ワードを加算器の１つの入力へ入
力してシリアル接続の最初のデータ・レジスタに蓄積値
を記憶させ、後に続くｎ−１回の加算動作で最後から１
つ前のデータ・レジスタの出力を加算器の入力に接続し
てシリアル接続の最後のデータ・レジスタの出力と加算
させ、また各加算動作で各データ・レジスタに記憶され
た蓄積値をシリアル接続のデータ・レジスタを介して逐
次移動させることにより加算器の出力で発生する各値が
ｎ回の加算動作後加算器の入力に送られるように入力マ
ルチプレクサを制御するタイミング制御手段とよりなる
ことを特徴とする請求項５のデルタ−シグマ・コンバー
タ。 - 【請求項７】 前記出力手段は、 シリアル接続の最初のデータ・レジスタの出力を受けて
各積分段に関連するスケーリング係数を適用するｎ個の
スケーリング手段と、 シリアル接続の最初のデータ・レジスタに記憶されたデ
ータに関連する積分段に応じてスケーリング手段の出力
のうち所定の出力を選択するマルチプレクサとよりなる
ことを請求項６のデルタ−シグマ・コンバータ。 - 【請求項８】 加算器により出力されるオーバーフロー
値を検出し、それに応答してデータ・レジスタのうち所
定のデータ・レジスタを所定の値にセットするオーバー
フロー検出器をさらに備えてなることを特徴とする請求
項４のデルタ−シグマ・コンバータ。 - 【請求項９】 最後から１つ前のデータ・レジスタはオ
ーバーフロー検出器によりセットされるデータ・レジス
タであることを特徴とする請求項８のデルタ−シグマ・
コンバータ。 - 【請求項１０】 少なくとも２つの積分段を有するデジ
タル・デルタ−シグマ変調器であって、 前記少なくとも２つの積分段は、 ２つの入力を有する加算器と、 最初のデータ・レジスタの入力が加算器の出力に接続さ
れ、最後のデータ・レジスタの出力が加算器の１つの入
力に接続された、シリアル接続の複数のデータ・レジス
タと、 ２つの入力と１つの出力を有し、その出力が加算器のも
う１つの入力に接続され、２つの入力のうちの１つが外
部データ信号に、またもう１つが１つのデータ・レジス
タの出力に接続されたマルチプレクサと、 １つのデータ・レジスタの出力を選択して出力する出力
手段と、 加算器の出力を、蓄積値として、また選択された時点に
おいて、シリアル接続のデータ・レジスタを介して逐次
移動させ、マルチプレクサを制御して外部データ信号を
加算器のもう１つの入力に入力させることにより最後の
データ・レジスタの出力と加算させるタイミング手段と
よりなることを特徴とするデジタル・デルタ−シグマ変
調器。 - 【請求項１１】 外部データ信号が入力されないとき出
力が加算器のもう１つの入力に接続されるのデータ・レ
ジスタ１つは最後から１つ前のデータ・レジスタである
ことを特徴とする請求項１０のデジタル・デルタ−シグ
マ変調器。 - 【請求項１２】 データ・レジスタに記憶された値を所
定の値にセットするクリア回路をさらに備えてなること
を特徴とする請求項１０のデジタル・デルタ−シグマ変
調器。 - 【請求項１３】 前記クリア回路は１つのデータ・レジ
スタの出力を所定の値にセットするように作動可能であ
ることを特徴とする請求項１２のデジタル・デルタ−シ
グマ変調器。 - 【請求項１４】 加算器のオーバーフロー状態を検出
し、その状態の検出に応答してクリア回路に強制的にデ
ータ・レジスタの記憶値を所定の値にセットさせるオー
バーフロー検出回路をさらに備えてなることを特徴とす
る請求項１２のデジタル・デルタ−シグマ変調器。 - 【請求項１５】 ｍビットのデジタル・ワードをサンプ
リング・レートで受けてｍよりも小さいｍ´ビットのデ
ジタル・ワードに変換することによりＤ−Ａコンバータ
においてデルタ−シグマ変換を行なう方法であって、 デジタル入力とフィードバック値を受けてこの２つの値
を加算することにより第１の出力和を形成し、 出力和についてｎ段の積分を行ない、 各積分ステップの後、関連のフィードフォワード・パス
に沿って出力するためその出力をスケーリングし、 フィードフォワード・パスの各出力を加算して第２の出
力和を形成し、 第２の出力和を量子化してデルタ−シグマ変換出力であ
るｍ´ビット出力を発生させ、 ｎ段の積分を行なう前記ステップは、 ２つの入力を有する加算器を提供し、 所与のデジタル入力に対し、それぞれ異なる時点におい
て、出力に２以上の蓄積値を与えるように作動可能な少
なくとも１つのデータ・レジスタを有する、加算器の出
力を一時的に記憶するためのデータ・レジスタ手段を提
供し、 各入力デジタル・ワードにつき加算器の動作を多重化し
て第１の出力和を発生させ、前記入力値とデータ・レジ
スタ手段に前に蓄積した値とについてｎ回の加算を行な
うことにより各段において積分を実行し、その結果を蓄
積値としてデータ・レジスタ手段に記憶させ、 発生後出力加算点へ入力させるため蓄積値を関連の積分
段の動作に応じて選択するステップよりなり、 前記選択ステップは関連のスケーリングも行うように作
動可能であることを特徴とするデルタ−シグマ変換方
法。 - 【請求項１６】 ｎは４に等しいことを特徴とする請求
項１５の方法。 - 【請求項１７】 ｍ´は１に等しいことを特徴とする請
求項１５の方法。 - 【請求項１８】 データ・レジスタ手段を提供する前記
ステップにおいて、各々が各積分段につき１つの蓄積値
を記憶するｎ個のダイナミック・データ・レジスタが提
供されることを特徴とする請求項１５の方法。 - 【請求項１９】 前記多重化ステップはダイナミック・
データ・レジスタをシリアルに接続することにより加算
器の出力が最初のデータ・レジスタへ入力されると共に
最後のデータ・レジスタが加算器へ入力を与えるように
し、また前記多重化ステップは加算器のもう１つの入力
が第１の出力和または最後から１つ前のデータ・レジス
タの出力を受けるように制御し、この多重化により加算
器からの蓄積値がデータ・レジスタを介して逐次移動す
ることを特徴とする請求項１８の方法。 - 【請求項２０】 前記多重化ステップは、 １つが第１の出力和を、もう１つがシリアル接続の最後
から１つ前のデータ・レジスタの出力を受ける２つの入
力と、加算器のもう１つの入力に接続された出力とを有
する入力マルチプレクサを提供し、 入力マルチプレクサとデータ・レジスタを制御してデル
タ−シグマ・コンバータが受ける各入力デジタル・ワー
ドに対して複数の加算動作を行なわせることにより、シ
リアル接続の最後のデータ・レジスタの出力が第１の加
算ステップにより第１の出力和と加算された後その出力
が最初のデータ・レジスタに記憶され、また後続の動作
においてその出力がシリアル接続のデータ・レジスタを
介して逐次移動した後加算器の１つの入力へ加えられて
ｎ−１段の積分動作が実行されるようにする ステップよりなることを特徴とする請求項１９の方法。 - 【請求項２１】 蓄積値を選択する前記ステップはシリ
アル接続の最初のデータ・レジスタの出力を選択してそ
の出力を４つのスケーリング手段のうちの１つへ入力
し、適当な出力フィードフォワード・パスへ出力させる
ため４つのスケーリング手段のうちの１つの出力をシリ
アル接続の最初のデータ・レジスタに記憶されたデータ
に対応する積分段に応じて選択するステップよりなり、
これらの出力は出力加算ステップにより加算されること
を特徴とする請求項２０の方法。 - 【請求項２２】 加算器のオーバーフロー状態を検出
し、オーバーフロー状態の検出に応答して１つのデータ
・レジスタを所定の値にセットするステップをさらに含
むことを特徴とする請求項１８の方法。 - 【請求項２３】 セットされるデータ・レジスタはシリ
アル接続の最後から１つ前のデータ・レジスタであるこ
とを特徴とする請求項２２の方法。 - 【請求項２４】 デジタル・デルタ−シグマ変調を行な
い且つ少なくとも２段の積分を行なう方法であって、 少なくとも２段の積分を行なうステップは、 ２つの入力を有する加算器を提供し、 複数のデータ・レジスタを提供し、 データ・レジスタをシリアル形状に接続し、 加算器入力の値を加算してその和をシリアル接続の最初
のデータ・レジスタの入力へ入力し、 データ・レジスタに記憶された値をシリアル接続のデー
タ・レジスタを介して逐次移動させ、 最後のデータ・レジスタからの出力を加算器の１つの入
力に入力し、 データ・レジスタの逐次移動動作１サイクルに対して加
算器のもう１つの入力へ外部データ信号を入力し、 外部データ信号が加算器のもう１つの入力に接続されて
いないとき１つのデータ・レジスタの出力を選択してこ
のもう１つの入力へ入力するステップよりなることを特
徴とする方法。 - 【請求項２５】 外部データ信号が加算器のもう１つの
入力に接続されていないとき出力がこのもう１つの入力
へ入力されるデータ・レジスタは最後から１つ前のデー
タ・レジスタであることを特徴とする請求項２４の方
法。 - 【請求項２６】 データ・レジスタの出力に記憶された
値を選択された時点において所定の値にセットするステ
ップをさらに含むことを特徴とする請求項２４の方法。 - 【請求項２７】 セットを行なう前記ステップはただ１
つのデータ・レジスタの出力を所定の値にセットするこ
とを特徴とする請求項２６の方法。 - 【請求項２８】 セットを行なう前記ステップは、 加算器のオーバーフロー状態を検出し、 オーバーフロー状態に応答してセットを行なう ステップよりなることを特徴とする請求項２６の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/791977 | 1991-11-13 | ||
| US7/791977 | 1991-11-13 | ||
| US07/791,977 US5196850A (en) | 1991-11-13 | 1991-11-13 | Fourth order digital delta-sigma modulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181438A true JPH06181438A (ja) | 1994-06-28 |
| JP2704480B2 JP2704480B2 (ja) | 1998-01-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4323828A Expired - Lifetime JP2704480B2 (ja) | 1991-11-13 | 1992-11-10 | デジタル・デルタ−シグマ変調器 |
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| JP (1) | JP2704480B2 (ja) |
| DE (1) | DE4237875C2 (ja) |
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