JPH0295025A - Σ△変調形ａ／ｄ・ｄ／ａディジタル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ΣΔ変調形Δ／Ｄ　−Ｄ／Ａディジタル回路
に関し、更に詳しくは１つのハード回路をデシメーショ
ンフィルタとディジタルΣΔ変調回路の両方に使用でき
るようにしたΣ△変調形Ａ／Ｄ　−Ｄ／Ａディジタル回
路に関する。

［従来の技術］ ディジタル信号処理を行うシステムでは、Ａ／Ｄ変換器
とＤ／Δ変換器が不可欠ぐある。従来の積分形のＡ／Ｄ
変換器（例えば出願人の発明に係わるＰＷＭ方式のＡ／
Ｄ変換器）では、同一ハード回路（カウンタ）をＡ／Ｄ
変換器と０／Ａ変換器で共有することができハード回路
のコストを下げることができた。しかしながら、この種
の積分形Ａ／Ｄ変換器では変換速度が遅いという問題が
ある。そこで、最近ΣΔ変調方式を利用した△／Ｄ変換
器、Ｄ／Ａ変換器が注目されてぎている。

第１１図はΣ△変調形Δ／Ｄ変換器の従来構成例を示す
概念図、第１２図はΣΔ変調形Ｄり△変換器の従来構成
例を示す概念図である１、第１１図において、アナログ
入力信号はアナログΣΔ変調回路１に入って、１ビツト
の信号に変調される。

この変調信号は、続くデシメーションフィルタ２に入っ
てノイズ成分が除去され、ディジタル出力信号となる。

第１２図において、ディジタル入力信号はディジタルΣ
△変調回路３に入って１ビツトの変調信号に変換された
後、続くアナログフィルタ４に入ってアナログ出力信号
に変換される。

第１３図はデシメーションフィルタ２の詳細構成図、第
１４図はディジタルΣ△変調回路３の詳ｍ構成図である
。先ず、第１３図のデシメーションフィルタについて説
明づる。デシメーションフィルタは、大別すると図に示
すようにディジタルフィルタとデシメータより構成され
ている。ディジタルフィルタは、動作周波数ｆの動作ク
ロックＣＫを受（“）るアドレスカウンタ１１及び該ア
ドレスカウンタ１１の出力をアドレスとして受（Ｊる係
数ＲＯＭ１２よりなる係数発生回路と、ΣΔ変調信号と
係数発生回路の出力の排他的論理和または論理積をとる
耕他的論理和回路１３と累算器１４より構成されている
。累算器１４は加算器（ＡＤＤ＞１４．ａ及び該加算器
１４．８の出力を保持するレジスタ１４ｂより構成され
ている。レジスタ１４ｂは動作クロックＣＫでデータの
ラッチを行い、その出力は加算器１４　ａの入力にフィ
ードバックされると共に、デシメータを構成するレジス
タ１５に入っている。レジスタ１５は周波数ｆ／３Ｎ（
Ｎはデシメーションファクタ）なるクロックでデータの
ラッチを行う。このように構成された回路の動作をＩＲ
説すれば、以下のとおりである。

アナログΣΔ変調回路１（第１１図参照）により変調さ
れたΣ△変調信号と係数ＲＯＭ１２との排他的論理和ま
たは論理積を排他的論理和回路１３によりとり、その出
力を加算器１４．８に入れ、動作クロックＣＫにより順
次レジスタ１４ｂに保持されていた前のデータと加算す
る。この動作を必要回数だ（プ繰返し、繰り返した結果
（データの累算値）をレジスタ１５ｊ；りなるデシメー
タにＪ、リデシメーションすることにより、所望のディ
ジタル出力信＠（△／Ｄ出力）が得られるようになって
いる。

次に第１４図のディジタルΣΔ変調回路について説明す
る。このディジタルΣ△変調回路は、加算器ど累算器の
演算回路のペア（２１と２２及び２３と２４）が２個縦
属接続されたもので、２段目の演算回路出力がインバー
タ２５により両方の加算器２１．２３の入ツノにフィー
ドバックされる構成になっている。ここで、２段目の演
算回路用＝３− 力をインバータ２５により反転してフィードバックして
いるのは、系をネガティブフィードバックとするためで
ある。そして、２段目の演算回路の出力（複数ビット）
のうらの最上位ビット（ＭＳＢ）からΣΔ変調出力信号
が得られるようになっている。このように構成された回
路の動作を概説すれば、以下のとおりである。

ディジタル信号入力（Ｄ／Ａ入力）と２段目の演算回路
の出力の反転信号とが加算器２１で加算され、その加算
結果が累算器２２に入る。累算器２２では、レジスタ２
２ｂに保持されていたデータと入力データとが加算器２
２ａで加算され、その加算結果が２段目演算回路の加算
器２３に入る。

加算器２３はこの１段目演算回路の出力とフィードバッ
ク信号とを加算し、モの加算結果が累算器２４に入る。

累算器２４では、レジスタ２４ｂに保持されていたデー
タと入力データとが加算器２４ａで加算される。このよ
うな一連の動作にお（Ａで、各累算器２２．２４は動作
クロックＣＫに同期して累算を行い、２段目の演算回路
からΣΔ変請出力信号が得られる。

上述したようなデシメーションフィルタとディジタルΣ
△変調回路を用いてＡ／〔〕・Ｄ／Δ変換器を作ると、
第１５図に示すような構成となる。

第１１図、第１２図と同一のものは、同一の符号を付し
て示す。アナログΣΔ変調回路１とデシメーションフィ
ルタ２よりなるΣ△変調形Δ／１）変換器の出力は、必
要に応じてディジタルデータ処理装置５に送られて各種
のデータ処理が施される。

そして、該ディジタルデータ処理装置５の出力がＤ／Ａ
入力としてディジタルΣΔ変調回路３とアナログフィル
タ４よりなるΣΔ変調形ＤりΔ変換器に入ってアナログ
信号に変換され、出力信号として出力される。

［発明が解決しにうとする課題１ 従来の方式では、ΣΔ変調形Ａ／Ｄ変換器とΣΔ変調形
Ｄり△変挽器とでは、ハードウェアの構成が第１３図、
第１４図に示すように異なっているため、これらΣ△変
調形Ａ／Ｄ変換器とΣΔ変調形Ｄ／Ａ変換器を用いてΣ
Δ変調形△／Ｄ−Ｄ６一 ／Ａ変換器を実現しようと１−ると、第１５図に示すＪ
：うに単にこれら回路を組み合わせて構成するしかな（
、それぞれ専用のハードウェアを必要とする。従って、
コスト的に問題があり低コストの回路を実現することが
できなかった。

本発明はこのような課題に鑑みでてなされたものであっ
て、その目的は１つのハードウェアでΣΔ変調形Ａ／Ｄ
変換器とΣ△変調形Ｄ／Ａ変換器の両方に共有できるよ
うにしてコストの低減を図ることができるΣ△変調形△
／１〕・Ｄ／Ａ変換器用のΣΔ変調形Ａ／Ｄ−Ｄ、／Ａ
ディジタル回路を実現することにある。

［課題を解決するだめの手段１ 前記した課題を解決Ｊる本発明は、加算器及び該加算器
の出力を保持するレジスタとの組合わせよりなる累算器
をマルチプレクサを介して複数個縦属接続し、前記マル
チプレクサにより前記累算器の接続を時分割制御ににり
変化させて、デシメーションフィルタとディジタルΣΔ
変調回路の両方に使用できるように構成したことを特徴
とじている。

し作用］ 第１３図に示したデシメーションフィルタど、第１４図
に示したディジタルΣ△変調回路をよく観察すると、加
算器とレジスタの組合わせで構成されていることに着目
し、累算器をマルチプレクサを介して複数個接続し、デ
シメーションフィルタとして用いる場合とディジタルΣ
△変調回路として用いる場合とでマルチプレクサの切換
え制御を行って、デシメーションフィルタ又はディジタ
ルΣΔ変調回路を構成で−るようにする。

［実施例］ 以下、図面を参照して本発明の詳細な説明づる。

第１図は本発明の一実施例を示す構成ブロック図である
。図において、ＭＵＸ１〜ＭＵＸ４は２人力（Ｏ入力と
１人力）のマルチプレクサ、△ＣＣ１〜ＡＣＣ３は加算
器どレジスタとで構成される累算器である。これら累算
器へ〇０１〜累算器ＡＣＣ３の構成は、第１３図、第１
４図等に示すそれと同一である。Ｒ１，Ｒ２はレジスタ
、３０＝７− は２つの入力の排他的論理和または論理積をとる排他的
論理和回路、３１はインバータである。マルチプレクサ
ＭＵＸ３には定数１と−２が入っており、該マルチプレ
フナＭＵＸ３はこれら２つの入力のうち１つをセレクト
して出力する。そして、該マルヂプレク！ｔ　Ｍ　Ｕ　
Ｘ　３の出力はマルチプレクサＭＵＸ４のＯ入力に入り
、その１人力にはＤ／Ａ入力（Ｄ／Ａ変換用のディジタ
ル信号）が入っている。

マルチプレクサＭＵＸ４の出力はマルチプレクサＭＵＸ
１のＯ入力に入り、その１人力にはインバータ３１から
のフィードバック信号ＦＢが入っている。マルチプレク
サＭＵＸ１の出力は累算器ＡＣＣＩに入り、該累算器Ａ
ＣＣＩの出力はマルチプレクサＭＵＸ２のＯ入力に入っ
ている。マルチプレクサＭＵＸ２の１人力にはマルチプ
レクサＭＵＸ１の場合と同様インバータ３１からのフィ
トバック信号ＦＢが入っている。マルチプレクサＭＵＸ
２の出力は累算器ＡＣＣ２に入り、該累算茶入〇〇２の
出力はレジスタＲ１及び排他的論理和回路３０に入って
いる。レジスタＲ１の出力はΣΔ変調信信号して出力さ
れると共に、インペラ３１にも入っている。

排他的論理和回路３０の他方の入力にはアナログΣΔ変
調回路（第１１図の１参照）の出力であるΣ△変調信号
が入っている。そして、ＩＪＩ他的論的論理和回路３０
力は累算器ＡＣＣ３に入り、該累算茶入〇Ｃ３の出力は
レジスタＲ２に入っている。該レジスタＲ２からはΔ／
Ｄ変換出力が得られる。なｉＪ３、図中タイミングコン
１へロール回路は省略しである。このように構成された
回路の動作を説明づれば、以下のとおりである。

第１図に示ず回路をデシメーションフィルタとして用い
る場合にはマルチプレクサＭＵＸ１．２゜４をＯ入力側
に設定する。この場合、マルチプレクサＭＵＸ４，１．
２はスルーで抜けるので省略することができる。この結
果、第１図に示す回路は第２図のようになって本発明で
用いるデシメションフィルタどなる。但し、第２図では
、ンルチプレクザＩ’ｖ４ＬＪＸ３の切換え制御を行う
ためのＮ区間シーケンスコン１−・ローラ４１を付加し
ている。

同図に示す回路は３次の５ｉｎｃ関数を用いたデシメー
ションフィルタを構成している。初段の累算器ＡＣＣＩ
の出力がＮ区間シーケンスコントローラ４１に入り、該
Ｎ区間シーケンスコントローラ４１は累算器△ＣＣ１の
出力に応じてＮ区間毎にマルチプレクサＭＵＸ３を切換
えて定数１又は２をセレクトするようになっている。こ
の回路は、ΣΔ変調信号に重みづけをする係数を出力す
るための係数ＲＯＭ（第１３図の１２参照）を必要とし
ないので、■Ｃ化する場合のチップ面積を小さくするこ
とができる。以下、第２図に示すデシメーションフィル
タの動作を説明する。

図に示す回路は３次のディジタルフィルタどなっている
。Σ△△／　ｌ）に必要な３次フィルタの周波数特性Ｈ
は トＬ＝　　　（ｓ　　　ｉ　　　ｎ　　　（Ｎ　　７ｒ
　ｆ／ｆ６　　　）　　　ｘｓｉｎ　（πｆ／ｆｓ　）
）３　　　　　　　（１）で表わされることがわかって
いる（文献ＩＥＥＥ。

ＴＲＡＮＳ　　ＯＮ　　Ｃ０ＭＭ、ＶＯＬ３．Ｍａｒ１
９８５、Ｊ、Ｃ，Ｃａｎｄｙ、　　”△　　ＬＪｓｅｏ
ｆ　　　［）ＯＬＪｂｌｅ　　　ｒｎｔｅｇｒａｔ：ｏ
ｎｉｎ　　　Ｓｉｑｍａ　　　Ｄｅｌｔａ　　　ｆｖｌ
ｏｄｕｌａｔｔｏｎ）。ここで、ｔ’ｓは入力アナログ
信号周波数、ｒｓは動作クロックの周波数、Ｎはデシメ
ーションファクタである。（１）式に示すような関数を
３次の５ｉｎｃ関数と呼ぶ。このフィルタの周波数特性
を示すと、第４図に示Ｊ−ようなものとなる。横軸は周
波数を示し、サンプリングクロックｆｓをデシメーショ
ンファクタＮ（ここＣは６４）で割った値ｆｓ　／６４
の整数倍で目盛づ＋ｆ　（。

である。縦軸は減衰量（ｄＢ）を示す。この減衰特性よ
り明らかなように、高周波域で減衰量が増大するような
特性をもっている。これは、ΣΔ変調形Ａ／Ｄ変換器に
用いるΣ△変調回路内の積分器の出力がノイズが高周波
域で増加する特性をもっているため、このノイズを除去
する必要があることに基づいている。

第５図はこのような減衰特性を１ｑるために、第２図に
示す係数発生回路から発生すべぎ３次フイルタの係数プ
ロワ２ｆ−ルを示す図である。、図に示す特性は、６４
デシメーシヨン、１９２タツプの場合である。図に示す
例では、デシメーションファクタＮ（ここでは６４）の
区間が３区間よりなっており、３区間の累算が終了した
後にΣΔ変調形△／Ｄは１個のデータを出力することに
なる。

第５図に示すにうな係数データを実現するために、最終
段累算器ＡＣＣ２の出力ａ（ｎ）は次式で表される。

ａ　（ｎ　）　−ｎ　（ｎ　−＋−１）　、／　２　　
　　　（２）但しＯ≦ｎ≦Ｎ−１ ａ　（ｎ）　＝Ｎ　（Ｎ−１−１＞／２＋（ｎ−Ｎ）＜
２Ｎ−１−ｎ）　　　（３）但しＮ≦ｎ≦２Ｎ−１ ａ　（ｎ）＝　（３Ｎ−ｎ−１）（３Ｎ−ｎ）Ｘ１／２
　　　　　　（４） 但し２Ｎ≦ｎ≦３Ｎ−１ 次に、累算器ＡＣＣＩの出力ｂ（ｎ）、マルチプレクサ
Ｍ　Ｕ　Ｘ　３の出力ｃ（ｎ）はそれぞれ次式で表され
る。

ｂ　　（ｎ）　−ａ　　（ｎ＋１　）　−ａ　　（ｎ）
これから ａ　（ｎ＋１）−ａ　（ｎ）十ｂ　（ｎ＞　　（５）Ｃ
（ｎ）＝ｂ　（ｎ＋１）−ｂ　　（ｎ）これから ｂ（ｎ＋１）＝ｂ（ｎ）十ｃ（ｎ）　　（６）また、 ａ　（ｎ）−Σｂ　（ｉ　）＋ｂ　（０）　　　　（７
）ｂ（ｎ）＝Σｃ　（ｉ）＋ｃ　　（０）　　　　（８
）但しｃ（ｔ）＝１又は−２ ｂ　　（０）　　＝１．　　ｃ　　（０）　　＝０以上
の条件の基に第２図に示す回路の動作を説明する。初期
設定は、前述したにうに、ｂ（０）−１，ａ　（０）＝
Ｏとする。各累算器内のレジスタには、リセットにより
前記した初期データがセットされる。そして、最初の動
作クロックＧＫにより、初段の累算器ＡＣＣ１の加算器
の出力は定数ｃ　（０）が１になるので、１とｔ）（０
）＝１を加算し、その出力は２となる。一方、２段目の
累算器ＡＣＣ２の加算器出力はｂ（０）＝１とａ（０）
＝Ｏを加算して１となる。次の動作クロックＯＫで、初
段の累算器△ＣＣ１の加算器出力は２と１を加えて３に
なり、２段目の累算器ＡＣＣ２の加算器出力は２と１を
加えて３となる。その次のクロックでは、初段の累算器
ＡＣＣＩ出力は４．２段目の累算器へ〇〇２出力は３と
３を加えるので６になる。以下、同様の操作を繰返して
いくうちに、初段の累障茶入〇Ｃ１の出力がＮ（＝６４
）に達する。

Ｎ区間シーケンスコントローラ４１は累算器３１出力が
Ｎに達したことを検出すると、その出力は“１″となる
。この結果、マルチプレクサＭＵＸ３はそれまでの定数
を１から−２にセレクトして初段の累算器ＡＣＣ１に与
える。これにより、初段の累算器ＡＣＣ１はそれまでの
加算動作から減算動作に入る。即ち、初段の累算器ＡＣ
ＣＩは加算時の２倍の傾きの減算動作を行う。これに対
し、２段目の累算器ＡＣＣ２の出力は定数データが１か
ら−２に切換わった後も、しばらく増加しその後、減少
を始める。このようにして、初段の累算器ＡＣＣ１出力
が−Ｎ　１６４）に達すると、今度はＮ区間シーケンス
コントローラ４１は−Ｎを検出する。この結果、今度は
マルチブレクリ−ＭＵＸ３は再び定数１を累詐器△ＣＣ
１に与える。

そして、初段の累算器ＡＣＣ１出ノｊは−Ｎから漸次増
加する。一方、２段目の累算器ＡＣＣ２は定数データが
−２から１に切換ねってもなお漸減を続ける。以後６４
クロック分の累算動作を行って１サイクルの動作を終了
する。第６図は、初段の累算シムＣＣ１出力と２段目の
累算器ＡＣＣ２出力波形を示す図である。図において、
Ｆｌは初段の累算器ＡＣＣ１の出力特性を、「２は２段
目の累算器ＡＣＣ２の出力特性をそれぞれ示している。

２段目の累算シム〇〇２の出力は、第５図に示す係数特
性そのものである。なお、３次のデシメーションフィル
タを完全なものにするには、今まで述べたきたフィルタ
が３組要る。その理由は以下のとおりである。第７図に
示すように、該フィルタは周期３Ｎで１ザイクルが終わ
る。従って、Ｎ毎にデータを取り出してもそれは途中の
データを取り出したことにしかならないためである。そ
こで、第７図に示すＪ：うに周期Ｎずつずらしたフィル
タを３組設けることにより、周期Ｎ毎に完全なデータが
取り出せることになる。

再び第２図の説明に戻る。このようにして得られた係数
データとΣΔ変調信号との排他的論理和回路３０による
排他的論理和または論理積を累算器ＡＣＣ３に入れ、動
作クロックＣＫにより順次累算する。累算結果は、続く
レジスタ４２に入り、周波数ｆ／３Ｎのクロックでデー
タのラッチが行われ、その結果累算シムＣＣ３の出力を
周波数ｆ／３Ｎで間引いたものがＡ／Ｄ変換出力となる
。

次に、第１図に示す回路をディジタルΣΔ変調回路とし
て用いる場合にはマルチプレクサＭＬＪＸ４のみを１入
力端に設定すると、ＭＵＸ３より以前の部分は無視され
る。ＭＵＸｌ、ＭＵＸ２については、１クロツク毎にＯ
入力と１人力をセレクトするようにする。そして、その
出力をレジスタＲ１から取出すようにすると、第１図に
示す回路は第３図に示ずにうなものとなる。

第３図に示すディジタルΣΔ変調回路について、説明す
る。第２図に示ずデシメーションフィルタが１クロツク
で１データ処理するのに比較して、第３図に示すアイジ
タルΣΔ変調回路は２ルーズのΣ△変調回路であり、２
クロツクで１データ処理する。そして、クロック１でそ
れぞれのマルチプレクサＭＵＸのＯ側が入力され、クロ
ック２でそれぞれのマルチプレクサＭＵＸの１側が入力
される。つまり、クロック１が入力された時には、マル
チプレクサＭＵＸＩはＤ／Ａ入力をセレク１〜して累算
器ＡＣＣ１に与える。累算器ＡＣＣＩの累算出力は、マ
ルチプレクサＭＵＸ２を介して累算器ＡＣＣ２に入る。

該累算シムＣＣ２の累算出力はレジスタ４３を経てΣ△
変調出力として出力される。

方、レジスタ４３の出力はインバータ４４を介してマル
チプレクサＭＵＸ１．マルチプレクサＭＵＸ２の１人力
にフィードバックされる。これら、フィードバックされ
た値は、それぞれマルチプレクサＭＵＸ１．マルチプレ
クサＭＵＸ２を杼て、累算器ＡＣＣ１，累算器ＡＣＣ２
に入り、累算される。累算器ＡＣＣ２の累算結果はレジ
スタ４３を介してΣΔ変調出力として２クロツク毎に１
個のデータとして出力される。

上述した第２図に示すデシメーションフィルタと第３図
に示づディジタルΣ△変調回路をよく対比観察してみる
と、何れの回路も累算器ΔｃｃとマルチプレクサＭＵＸ
を具備している。そこで、これら累算器ＡＣＣを複数個
縦属接続させて、累算器△ＣＣの接続を時分割制御によ
り変化させるようにすれば、これら２つの回路を１つの
ハルドウエアで実現できると思われる。第１図に示す本
発明は、このような観点から求められたものである。

第８図は本発明を用いて構成したΣΔ変調形Ａ／θ・Ｄ
／Ａ変換器（以下単にΣΔ変調形ＡＤＡと略す）の原理
構成図である。第１５図と同一のものは、同一の符号を
付して示す。図において、５０が本発明に係わるΣΔ変
調形ＡＤＡディジタル回路である。アナログΣ△変調回
路１の１ビツト出力はΣ△変調形ＡＤＡディジタル回路
５０に入ってΔ／Ｄ出力どして出力される。この出力は
、必要に応じてディジタルデータ処理装置５に入って必
要なデータ処理を受けた後、再度ΣΔ変調形△Ｄ△ディ
ジタル回路５０に入ってΣ△変調を受（プる。この変調
を受１）たΣΔ変調データアナログフィルタ４に入って
アナログ信号として出力される。つまり、Ｄ／Ａ変換さ
れた信号が出力されることになる。

上述の説明では、加算器を必要な数だけ接続した場合を
例にとって説明したが、加算器を時分割で用いて多段の
累算を行うことで、回路規模を更に小さくすることがで
きる。第９図、第１０図は本発明の他の実施例を示す構
成ブロック図である。

先ず、第９図の実施例について説明する。この実施例で
は、第１図の３個の累算器を時分割で１個に簡略化した
ものである。そのシーケンスはデシメーションフィルタ
モードでは、 ■（Ｒ２）・　（ＳＤＭ）＋Ｒ３→Ｒ３■Ｒ１＋Ｒ２→
Ｒ２ ０Ｍ［ＪＸ３＋Ｒ１→Ｒ１ の３クロック動作で１データが得られる。

ディジタルΣ△変調モードでは、 ■Ｒ１＋Ｒ２→Ｒ２ ＭＳＢ−＋ＲＭ ■ＲＭ＋Ｒ２→Ｒ２ ■ＲＭ＋Ｒ１→Ｒ１ ■［）ｉ十Ｒ１→Ｒ１ の４クロック動作で１データが得られる。なお、ＭＵＸ
３のコントロールは第１図、第２図の場合と同じである
。ここで、ＳＤＭはΣΔ変調信号、ＤｉはＤ／Ａ入力信
号、ＲＭはレジスタである。

第１０図に示す実施例は、デシメーションフィルタとデ
ィジタルΣΔ変調がリアルタイムに動作できるようにし
たものである。そのシーケンスは、■（Ｒ２）・（ＳＤ
Ｍ）＋Ｒ３→Ｒ３ ■Ｒ１＋Ｒ２→Ｒ２ ■ＭＵＸ３＋Ｒ１→Ｒ１（ＬＸ上フィルタ動作）■ＡＣ
１＋△Ｃ２→△Ｃ２ Ｍ５Ｂ→ＲＭ ■ＲＭ＋ＡＣ２→ＡＣ２ ■ＲＭ＋△Ｃ１→ＡＣ１ ■Ｄｉ＋ＡＣ１→ＡＣ１（以上Σ△変調動作）の７クロ
ツク動作となる。ここで、ΔＣ１，△Ｃ２はレジスタで
ある。

このような２つのモードのリアルタイム動作は、第１図
の累算器ＡＣＣ１，ＡＣＣ２をレジスタ追加により時分
割化することでも実現することができる。

上述の説明では、フィルタが３次、ΣΔ変調が２ループ
に限った構成について説明したが、本発明はこれに限る
ものではなく、それぞれ高次、多ループに拡張すること
とが可能である。

［発明の効果］ 以上、詳細に説明したように、本発明によれば。

複数個の累算器をマルチプレクサを介して縦属接続し、
これらマルチプレクサを制御することにより累算器の接
続を時分割制御により変化させてデシメーションフィル
タとしてもディジタルΣΔ変調回路としても用いること
ができるようにすることができる。従って本発明によれ
ば１つのハードで済むのでコスト的にも有利である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は本発明に用いるデシメーションフィルタの一実施例
を示ず構成ブロック図、第３図は本発明に用いるディジ
タルΣ△変調回路の一実施例を示す構成ブロック図、第
４図は３次のフィルタの周波数特性を示す図、第５図は
３次フィルタの係数プロフィールを示づ図、第６図は初
段及び２段目の累算器の出力特性を示す図、第７図は３
次の係数プロフィールの重なり状態を示す図、第８図は
本発明を用いて構成したΣΔ変調形ΔＤ△の原理構成図
、第９図、第１０図は本発明の他の実施例を示す構成ブ
ロック図、第１１図はΣ△変調形Ａ／Ｄ変換器の従来構
成例を示す概念図、第１２図はΣ△変調形Ｄ／Ａ変換器
の従来構成例を示す概念図、第１３図はデシメーション
フィルタの詳細構成図、第１／１図はデＣジタルΣΔ変
調回路の詳細構成図、第１５図はΣΔ変調形Ａ／Ｄ・Ｄ
／Ａ変換器の従来構成原理図である。 ＭＵＸ１〜ＭＵＸ４・・・マルチプレクサＡＣ０１〜Δ
ＣＣ３・・・累咋器 Ｒ１，Ｒ２・・・レジスタ ３０・・・排他的論理和回路　　３ １・・・インバ

Claims (1)

【特許請求の範囲】
1. 　加算器及び該加算器の出力を保持するレジスタとの組
   合わせよりなる累算器をマルチプレクサを介して複数個
   縦属接続し、前記マルチプレクサにより前記累算器の接
   続を時分割制御により変化させて、デシメーションフィ
   ルタとディジタルΣΔ変調回路の両方に使用できるよう
   にしたΣΔ変調形Ａ／Ｄ・Ｄ／Ａディジタル回路。