JPH01305725A - ディジタル・アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、時間的に変化する信号をディジタル的に処理
するための装置に関し、特にディジタル的に処理された
信号をアナログ領域に変換する装置に関する。

発明の背景 本発明は、音声信号処理装置に関連させて説明するが、
その有用性は音声信号処理装置に限定されるものではな
い。本発明によシ処理される信号形式についての唯一の
制限は、信号め帯域幅および十分な動作速度を有する回
路要素の入手の可能性である。

ディジタル回路を使用して音声信号を処理することは知
られている。−殻内に、この種の回路は、アナログの音
声信号を２進値に変換し、この２進値を２進回路により
処理し、濾波、トーンおよび音量の制御機能を実行処理
し、それから処理済みの２進値をアナログ信号に戻して
音声の再生を行う。アナログ信号を２進値に変換する回
路を最小限に抑えるために、シグマ・デルタ変調器がし
ばしば使用される。通常、シグマ・デルタ変調器は、存
在する最も高い音声周波数よシも高い周波数で音声信号
をサンプリングする。シグマ・デルタ変調器によシ供給
される信号の量子化は比較的粗い。

一般に、高周波で且つ粗く量子化されたサンプルは、極
めて低い量子化誤差および処理し易いサンプル周波数を
有するサンプルを発生するように濾波され、サブサンプ
リングされる。この点については、例えば、１９８６年
１月発行の通信に関するアイ・イー・イー・イートラン
ザクション（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏ
ｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　）のｖｏｉｃＯＭ
　−３４，第１号の第７２ページから第７６波−ノに掲
載されている６シグマ・デルタ変調のための抜き取９″
および１９８５年３月発行の通信に関するアイ・イー・
イー・イートランザクション（ＩＥＥＥ　Ｔｒａｎｓａ
ｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）
のｖｏｌ。

ＣＯＭ　−３３、第３号の第２４９被−ジから第２５８
ページに掲載されている６シグマ・デルタ変調における
二重積分の使用”という題名のジェームス・シー・キャ
ンデイ（Ｊａｍｅｓ　Ｃ，Ｃａｎｄｙ）氏による論文を
参照されたい。サブサンプリングされた信号は、よシ低
い周波数で処理され、その後アナログ形式に再変換され
る。デイ・ゾタル・アナログ変換のための回路を最小限
度にするために、この種のシステムの成るものは処理済
みの２進値をさらに高い周波数で、また例えば、２つの
レベルのような極めて粗い量子化レベルで再サンプリン
グする。そして粗く量子化され且つ高い周波数のサンプ
ルは、アナログ信号を発生させるためにコンデンサで積
分され／平均化される。この再量子化は補間処理によシ
行われる。この点については、例えば、１９８６年１月
発行の通信に関するアイ・イー・イー・イートランザク
ション（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎ　Ｃｏ
ｒｒｒｎｕｎｉｃａｔｉｏｎｓ）のｖｏｌ　−ＣＯＭ　
−３４、第１号の第７７−！！−ジから第８１ページに
掲載されている”ディジタル・アナログ変換のだめの二
重補間”という題名のジェームス・シー・キャンデイ（
Ｊａｍｅｓ　Ｃ，Ｃａｎｄｙ）代地による論文を参照さ
れたい。

キャンデイ代地により論じられる補間法は処理された各
々のサンプルをｎ回累算する処理を組み入れるものであ
る。ここで、ｎは再サンプリング因数に対応する。この
ようにして累算された値は大きくなる傾向があり、比較
的大きな累算器が必要となる。さらに、２進値がビット
直列形式で処理される場合、再サンプリング周波数が高
く且つ累算値が大きいため、処理回路に多大な処理速度
の制限が課されることになる。

本発明の目的は、補間処理において大きな累算値の処理
を不要にする簡単化されたディジタル・アナログ変換装
置を提供することである。

本発明の他の目的は、システム全体にかかる時間制約を
最小限に抑えるためにパイプライン形式で動作するビッ
ト直列のディジタル・アナログ変換装置を提供すること
である。

発明の概要 本発明は、ビット直列の２進サンプルを第１のサンプル
周波数で供給するための信号入力端子を有するディジタ
ル・アナログ変換装置において具体化される。サンプル
・データめシグマ・デルタ変調器は、ビット直列の２進
サンプルを再サンプリングするための入力端子に結合さ
れ、ビット直列の２進サンプルよりも粗く量子化され且
つ第１のサンプル周波数よりも高い周波数でサンプルを
発生する。複数の１ビット直列累算器を含んでいるシグ
マ・デルタ変調器はパイプライン形式で動作するように
相互接続される。積分器／平均化回路はシグマ・デルタ
変調器に結合され粗く量子化されたサンプルからアナロ
グ信号を発生する。

実施例 第１図は、アナログ信号をディジタル形式に変換し、そ
の信号をディジタル的に処理し、処理した信号をアナロ
グ形式に変換するのに有用な処理装置を示す。エージン
グおよび温度の変動に関してディジタル回路の相対的パ
ラメーターの安定性によ多信号はディジタル的に処理す
ることが望ましい。

端子１０に供給されるアナログ信号は、アナログ信号を
表わす２進サンプルを発生するアナログ・ディジタル変
換器１２の入力接続部に結合される。

この２進サンプルは、並列ビット形式あるいは直列ビッ
ト形式の何れでもよい。２進サンプルはディジタル処理
回路１４に結合される。処理される信号が音声信号の場
合、処理装置１４は、トーン、音量およびバランスの制
御を実行するための要素だけでなく濾波機能および圧縮
機能を含んでいる。

処理された２進サンプルは、サンプル・データ用のシグ
マ・デルタ変調器１６に供給される。シグマ・デルタ変
調器１Ｇは、その入力に入力される信号よりも高いサン
プル周波数およびよシ粗く量子化された出力サンプルを
発生する。変調器１６からのサンプルはｉ＜？ルス変換
器１８に供給される。

この・ぐルス変換器１８は、変調器１６からの２進サン
プルを、積分器／平均化回路２０のような比較的簡単な
回路によシ、アナログ形式に変換することが容易なパル
ス幅変調信号またはノぞルス振幅変調信号、あるいは別
の形式の信号に変換する。

第２図は、第１図の構成要素１６として実現されるサン
プル・データ用の単一ループのシグマ・デルタ変調器を
示す。第２図において、処理された２通信号はラッチ回
路２２のデータ人力りに結合される。この信号は、入力
サンプルの発生に同期している入力サンプル用クロック
信号Ｆｘ８（Ｄ制御の下にラッチ回路２２に入力される
。ラッチ回路２２の出力は、減算器２４、加算器２６．
１サンプル遅延要素２８および量子化器３ｏの縦続接続
されたものに結合される。遅延要素２８および量子化器
３０との間の相互接続は、加算器２６の第２の入力結線
に結合される。量子化器３ｏの出力端子は減算器２４の
被減数大刀結線に結合される。遅延要素２８は出力サン
プルの周波数を決め、−殻内には少なくとも入力サンプ
ルの周波数より高い周波数を有する出力クロツク信号Ｆ
。８にょシクロツク制御される。要素２４．２６．２８
および３００組合せは、アナログ・ディジタル変換にお
いて通常使用されている型式の普通のサンプル・データ
用シグマ・デルタ変調器を構成する。変調器の再帰速度
よりも遅い速度でサンプルを供給するためのラッチ回路
を備えているため、本出願におけるシグマ・デルタ変調
器は、さらに高い周波数で２進サンプルを再サンプリン
グし、ディジタル・アナログ変換を簡単にするために粗
く量子化されたサンプルを発生する。シグマ・デルタ変
調器からの出力は、限定された数の値を有する一連のサ
ンプルである。出力サンプルの周波数ｆ。８が、入力サ
ンプル周波数ｆＸｓのに倍であれば、ｋなる出力サンプ
ル周期全体に亘って、出力サンゾルの平均値は入力サン
プルの値に近似する。拡張された時間期間に亘って、出
力信号の平均値は入力信号にほぼ等しい。

第３図から第５図および第７図から第１１図を参照しな
がら説明する一例において、入力信号の振幅は＋０．９
９９から−１の範囲の値に制限されているものとする。

例えば、量子化器３０は表１に示す４つの値を発生する
。

表　　１ 量子化器入力範囲　量子化器出力値　　　２進値入力＜
−ｉ、ｏ　　　　　　＋１．５　　　　　ｏｏｌ、１ｏ
ｏｏ・・・−１，０≦入力＜Ｏ＋０．５　　　　０００
．１０００・・・Ｏ≦大入力１．０　　　　　−０．５
　　　　１１１．１０００・・・入力≧１．０　　　　
　　−１．５　　　　　１１０．１０００・・・変調器
への入力信号が＋０．９９９９から−１，０の範囲の値
に制限されていたとしても、加算器２６と遅延要素２８
との接続による積分機能によシ量子化器への入力は＋１
よシも大きいことがある。第２に、量子化器の出力値は
量子化器の入力値と反対の極性になっている。ハードウ
ェアを簡単化するために、減算器２４の機能が加算回路
に、よシ実現されるように出力値が逆の極性で発生され
る。

量子化器の出力値の極性は、パルス変換器および／もし
くはアナログの積分器／平均化回路において効果的に反
転され所望のアナログ出力信号を発生する。

第３図〜第５図および第７図〜第１１図の実施例は、ビ
ット直列のサンプルを処理するように設計されている。

説明する例において、入力サンプルの周期は入力サンプ
ルのビット周波数の３５周期であるが、サンプルは１５
の数値ビットに符号ビットを付加したものに限定されて
おシ、且っ２の補数形式になっている。最下位ビットが
泄初に発生し、符号ビットは１６番目のビット時間に発
生する。この符号ビットはサンプル周期の残シの継続時
間の間拡張される。入力信号は時分割多重化信号であシ
、例えば、４つの信号からのサンプルのシーケンスで構
成される。従って、入力信号の形式は、Ｓｌ、Ｓ２．Ｓ
３．Ｓ４おＳｌ、Ｓ２．Ｓ３．Ｓ４゜Ｓｌ、Ｓ２・・・
・・・という形式になっており、ここでサンプルＳ１お
よびＳ２は左右のステレオ信号に対応し、信号Ｓ３およ
びＳ４は増強された左右のステレオ信号に対応する。第
１２図は、このような入力信号の一般的な形式を示す。

第３図を参照すると、多重化ビット直列の入力信号が回
路要素３６の入力端子３２に供給される。

セルＡおよびセルＣから成る回路要素３６は、第２図に
示す要素２２〜２８の機能を実行する。要素３６の右手
端に結合される論理回路は量子化器３０に対応する。ビ
ット直列のサンプルの各ビットは、それぞれのセルに順
次入力され、最下位ピッ）　（ＬＳＢ）は左端のＡセル
３８に入力され、最上位ビットはＣセル４０に入力され
、拡張された符号ビットはＣセル４２．４４および４６
に入力される。連続するセルへの個々のビットの入力は
、端子３４に供給される走査Ａ？ルスにより制御される
。例示的な実施例において、この走査パルスは入力サン
プル周期毎に一回発生し、持続時間は１ビット期間であ
り、各サンプルのＬＳＢが発生する直前のビット時間の
間に発生する。

前述のサンプルの場合、セル４０と４２との間に２進小
数点が発生する。量子化器の機能的応答が定められてい
るため、量子化器の出力サンプルを発生させるためには
、要素３６により処理されるサンプルの整数部だけを調
べる必要がある。第３図の例において、処理された各サ
ンプルの整数部は、セル４２，４４および４６からの出
力ビットにより表わされる。表１を参照すると、量子化
器から供給される２進出力サンプルは、整数位置に３つ
の可変ビット、すなわち２進小数点のすぐ右側のビット
位置にある論理”１″の値をもつビットと、残りの全て
のビット位置にあるゼロの値のビットを持つことが分る
。値がゼロである全ての下位ビットは、入力サンプルに
対してゼロのビットを加減算してもサンプルは変化しな
いから、入力サンプルと合成させるために、フィードバ
ック経路に含ませる必要はない。小数点のすぐ右側の量
子化器出力ビットは常に論理″１″の値であるため、定
数１の値が要素３６内にあるこのビット位置に結合され
る。このビット位置はセル４０に対応する。第３図にお
いて、この論理″′１”はセル４０の量子化データ入力
（ＱＤＩ）端子に結合されるように示されている。例示
的な量子化器は、さらに３つの上位可変整数ビットだけ
を供給するように設計されておシ、これらの整数ビット
は、要素３６のセル４２．４４および４６にそれぞれ結
合される。

個々のサンプルについて、セル４６．４４および４６に
よシ出力されるサンプルビットは順次発生する。すなわ
ち、サンプルＳ、の最上位ビット（ＭＳＢ）は、セル４
４からサンプルＳ１の第２の上位ビットが出力されてか
ら１ビット期間後にセル４６から出力され、そして順に
第２の上位ビットは、セル４２からサンプルＳ、の第３
の上位ビットが出力されてから１ビット期間後にセル４
４から出力される。量子化器による検出のために、各サ
ンゾルの３つの上位ビットを時間的に整合させるために
゛、遅延要素４８．５４．５６が量子化器回路に設けら
れている。遅延要素４８，５４．５６は、それぞれ１ビ
ット期間の遅延を与える。セル４２のデータ出力Ｄｏに
結合される遅延要素４８は、セル４２から供給去れるサ
ンプル・ビットドセル４４の出力ＤＯに得られるサンプ
ル・ビットとを時間的に整合させる。遅延要素４８から
のサンプル・ビットは、ナンドダート５２およびノアｆ
−）５０の第１の入力端子に結合される。セル４４から
のサンプル・ビットは、ナントゲート５２およびノアゲ
ート５０の第２の入力端子に結合される。ナントゲート
の出力端子は、要素４８およびセル４４からのサンプル
・ビットについて中間的に検出された結果と、セル４６
からのサンプル・ビットとを時間的に整合させる遅延要
素５６および５４にそれぞれ結合される。遅延要素５４
および５６の出力端子は、２対１のマルチプレクサ５８
の第１および第２の入力端子にそれぞれ結合される。マ
ルチプレクサ５８はセル４６の出力により制御され、セ
ル４６からの出力がそれぞれ論理″′ｌ”であるか論理
″′０＃であるかによって、遅延要素５６あるいは５４
からの出力信号を供給する。

セル４６から出力ビットは、このビットを補数化する反
転回路６０に供給される。マルチプレクサ５８の出力は
、１ビツト期間の遅延要素６８を介してセル４２の量子
化されたデータ入力端子（ＱＤＩ）に結合される。反転
回路６０の出力は、１ビツト期間の遅延要素６４および
６６を介してセル４４のＱＤＩ端子に、また１ビツト期
間の遅延要素６２〜６６を介してセル４６のＱＤＩ端子
に結合される。適切な量子化出力サンプルが適当に時間
調整され、４つの時分割多重化サンプルの中の適切な１
つと合成されるように、遅延要素６２〜６８はＣセルの
処理遅延に対する遅延補償を与えるために組み込まれる
。

構成要素３６にフィードバックされる量子化器出力は、
２ビツトのサンプルである。表１は、所望の量子化器出
力が４ビツトのサンプルであることを示している。先に
述べたように、２進小数点の右側の最初のビットは、定
数“１＃の値であり、この値はセル４０に配線で供給さ
れている。量子化器出力の第３番目の上位ビット（表１
）は、マルチプレクサ５８から供給される。第１番目お
よび第２番目の上位ビットは、全ての量子化器出力値に
ついて等しい。これら２つのビットは両方とも反転回路
６０から供給される。

量子化器の動作は第１４図に論理値で示しである。第１
４図において、４０〜４６の列は、セル４２．４４．４
６から得られる各サンプルの上位３ビツトが取り得るビ
ット値の全ての組合せを示している。４２〜４６の列に
ある値は時間整合されているものとする。つまり、４２
および４４の列にあるビット値はセル４２および４４か
らのビット値を表わしており、これらのビット値はセル
４６からのビット値に対して２ビツト期間と１ビツト期
間それぞれ遅延される。値の列は、４２〜４６の列に示
される個々の上位３ビツトを有するサンプル全体が取シ
得る値の範囲を示す。ＮＯＲおよびＮＡＮＤの列は、列
４２および４４で定められる一対の論理入力値に対する
ノアｆ−）５０およびナントゲート５２の論理出力値を
示す。ＭＵＸおよびＩＮＶの列は、ＮＯＲ、ＮＡＮＤ　
、　４６の列に示されている値に応答する要素５８およ
び６０の出力値を示す。ＯＵＴ　１の列は、要素５８お
よび６０から要素３６にフィードバックされる２の補数
値を示す。

これらの値は反転回路の出力値ＩＮＶをそれ自体の値と
連結させ、そうして得られる値にマルチプレクサの出力
ビットばを連結させることにより決められる。ＯＵＴ　
２の列は、ノｅルス変換器に供給される２ビツトの量子
化器出力値を示す。これら各サンプルＯＵＴ　２の左端
にあるビット、すなわちＭＳＢは反転回路６０から供給
される論理値ＩＮＶに等しく、右端のピッ）　（ＬＳＢ
）は反転回路６９を介して供給されるマルチプレクサ出
力ＭＵＸの補数に等しい。列ＯＵＴ　１およびＯＵＴ　
２のビット・ノぐターンは並列ビット・サンプルである
。サンプル０ＵＴ１のビットは遅延要素６２〜６８の動
作によりノ４イデライン形式に有効に配置される・ 第３図のＡセルの詳細は第４図に示され、またＣセルの
詳細は第５図に示される。第４図において、要素９２〜
９８，１０２．１０６〜１１２、および１２２は単一ビ
ットの遅延段である。これらの遅延段は、システム・ク
ロックＦＣ（第１３図参照）によシ制御され、その各々
はクロックＦＣの１周期（１ビツト期間に等しい）を与
える。各人セルは、それぞれ直列データ人力Ｓ’ＤＩ端
子および直列データ出力ＳＤＯ端子を備えており、これ
らの端子は相互接続されてマルチプレクサ１１４の１つ
の信号入力端子に結合される。またＡセルは遅延要素１
２２を介して相互接続され、走査パルス人力ＳＰＩおよ
び走査ツクルス出力ＳＰＯの端子を含んでいる。また、
ＳＰＯはマルチプレクサ１１４の制御入力に結合されて
いる。ＳＰＩ端子に結合される走査／ＰルスはＳＰＩに
入力されてから１ビツト期間後にマルチプレクサ１１４
の制御入力に結合される。マルチプレクサ１１４の出力
端子は、遅延要素１０６，１０８，１１０および１１２
の縦続接続を介してマルチプレクサ１１４の第２の入力
端子に結合される。さらにＡセルは、遅延要素１０６を
介してマルチプレクサ１１４の出力端子に結合される加
数入力端子を備えた加算器を含んでいる。この加算器は
、桁上げ入力端子ＣＩ、遅延要素１０２を介して桁上げ
出力端子ＣＯに結合される桁上げ出力Ｃｏ、和出力およ
び被加数人力を備えている。和出力は遅延要素９２，９
４゜９６．９８の縦続接続を介して被加数入力に結合さ
れる。

各Ａセルは、１ビツトの時分割多重化累算器である。動
作において、４つの連続する入力サンプルのｉ番目のビ
ットは遅延要素１６０〜１１２中に存在している。これ
らのビットはクロックＦ。

に同期して再循環し、加算器１０４の加算入力に逐次結
合される。加算器１０４から発生される和の出力値は、
加算器１０４の被加数入力に戻され同期して結合される
。再循環ループ内および加算器の出力−人力接続内の遅
延が等しいので、あるサンプルの１ビツトが加数人力に
結合されるときは常に、対応する累算器が同時に被加数
入力釦結合される。

これらのＡセルは直ぐ隣のセルのＣＩ　、　ＳＤＩおよ
びＳＰＩ端子にそれぞれ結合される各ＡセルのＣＯ、Ｓ
ＤＯおよびＳＰＯ端子に並列に接続される。

左端のＡセル３８の桁上げ入力端子ＣＩは、論理値ゼロ
に結合される。左端のＡセルの直列データ入力端子ＳＤ
Ｉはデータ入力端子３２に結合される。

走査・平ルス入力端子ＳＰＩは端子３４゛に結合される
。

Ｃセル（第５図）は、マルチプレクサ１４６および遅延
要素１４８〜１５４を含む再循環ループ、加算器１６０
およびフィードバック遅延要素１６４〜１７０を含む１
ピツト累算器、桁上げ入力端子ＣＩ、１３０および桁上
げ出力端子Ｃｏ、１３８、直列データ入力端子ＳＤＩ　
１３４および直列データ出力端子ＳＤＯ１４２、走査パ
ルス入力端子ＳＰＩ　１３６および走査パルス出力端子
ＳＰＯ１４４を含んでいる限りにおいてＡセルに類似し
ている。しかし、Ａセルの累算機能および第２図の減算
器２４によシ行われる減算機能（すなわち、１ビツトの
減算機能）を実行しなければならないから、ＣセルとＡ
セルとは異なる。この減算機能を実行するために再循環
ループと加算器１６０の加数人力との間に挿入される追
加の加算器１５６が必要となる。

加算器１５６の被加数入力は、量子化器出力からの信号
が入力される量子化データ入力端子ＱＤＩに結合される
。この端子へは、加算器１５６は桁上げ入力（ＣＩ２）
端子１３２と、遅延要素１５８を介して桁上げ出力（Ｃ
Ｏ□）端子１４０に結合される桁上げ出力を備えている
。またＣセルは、遅延要素１６４を介して加算器１６０
に結合される和データ出力（ＤＯ）端子１７２を備えて
おり、処理済みのサンプルのより上位ビットを量子化器
の入力端子に供給する。

これらのＣセルは、直ぐ隣のセルのＣＩｌ、　ＣＩ。。

ＳＤＩおよびＳＰＩ端子にそれぞれ結合される個々のセ
ルのＣｏ１．　Ｃｏ２．　ＳＤＯおよびｓｐｏ端子と並
列に接続される。Ｃセル４０の入力端子ＣＩ、’、　Ｓ
ＤＩおよびＳＰＩは、Ａセル３９の出力端子ＣＯ、ＳＤ
ＯおよびＳＰＯにそれぞれ結合される。セル４０の入力
端子ＣＩ２は論理値ゼロに結合される。

第４図および第５図におけるＡセルおよびＣセルは、・
各加算器とＣＯ端子との間に１ビツト期間の遅延要素を
有するように示されている。この遅延要素は、ＣＩ端子
と加算器との間に存在するように位置を換えてもよい。

あるいは、加算器の入力端子への信号の供給と桁上げ信
号の発生との間に固有の１ビツト遅延が存在する場合は
、遅延要素を完全に省くこともできる。

要素３６の動作について、第１２図および第１３図を参
照しながら説明する。第１２図に示すように、入力サン
プルは４つの信号からの時分割多重化、サンプルである
。従って、４つ置きのサンプルが同じ信号を表わす。入
力信号のビット直列形式は、第１３図において、直列入
力と呼ばれるタイミング・ブロックにょシ示される。こ
のサンプルは、１〜１５で表わされる１５個の値ビット
と、Ｓで表わされる２０個の符号ビットを含んでおり、
これらの符号ビットは全て１６番目のタイム・ブロック
に示される符号ビットにおいて発生するサンプル符号ビ
ットの複製である。実際には、最後の１７個のピント期
間のビット値を定める必要はない。何故なら、全部で１
８個のセルを有する要素３６は最初の１８ビツトしか収
容できないからである。このビット直列のサンプルは左
端のＡセル３８のＳＤＩ端子に供給される。

サンプル・ビットの分離信号（ｄｅｍｕｌ　ｔｉｐｌｅ
ｘｉｎｇｓｉｇｎａｌ　）　（走査パルス）は、左端Ａ
セルのＳＰＩ端子に結合される。この信号は、サンプル
区間毎に１つのパルスを含んでお９、このパルスは持続
時間が１ビツト期間もしくは１ビツト期間以下であり、
各入力サンプルのＬＳＢが発生する１ビツト期間前に発
生する。走査パルスは遅延要素１２２において１ビツト
期間遅延され、マルチプレクサ１１４の信号入力端子に
おける入力サンプルのＬＳＨの発生と同時にマルチプレ
クサ１１４の制御入力端子に発生し、新しいサンプルの
ＬＳＢを遅延要素１０６に入力するようにマルチプレク
サ１１４を条件つける。それに続く連続する３４ビツト
期間については、マルチプレクサ１１４は遅延要素１０
６〜１１２においてデータを再循環させるように条件づ
けられる。入力サンプルの２番目の下位ビットが発生し
ている間、２番目のＡセルのマルチプレクサ１１４の制
御入力端子に走査・ぐルスが発生し、２番目の下位ビッ
トは２番目のＡセルの遅延要素１０６に入力される。同
様の方法により、残りのサンプル・ビットが要素３６の
連続するＡセルおよびＣセルに順次入力される。要素３
６のセルへの個々のサンプル・ビットの入力はｉ！イブ
ライン形式で実行される。同様に、あるサンプルの全て
のビットの累算もパイプライン形式で実行される。セル
への１ビツトの入力とそのビットについて実行される累
算に対応する桁上げ信号の発生の間には１ビツトの時間
遅延が生ずる。従って、サンプルのｎ番目のビットがｎ
番目のセルに供給されるとき、（ｎ−１）番目のセルか
ら桁上げ信号がｎ番目のセルにおけるｎ番目のビットと
の結合のために同時に発生する。サンプル・ビットの累
算は、サンプル・ビットの入力と共にセルに沿って進行
する。

３５番目のビット時間において、別の走査パルスが発生
し、３６番目のビット時間の間に、次に続くサンプルの
ＬＳＢが発生する。３６番目のビット時間の間、Ａセル
３８のマルチプレクサ１１４は、このＬＳＢを遅延要素
１０６に入力するように条件づけられる。再循環ループ
中に４つの遅延要素があり、またサンプル当り３５個の
ビット時間があるため、前のサンプルのＬＳＢは遅延段
１２２に進められる。従って、時分割多重化信号の別の
信号からのサンプル・ビットとの混合は生じない。

第２番目のサンプルの各ビットは要素３６の連続するセ
ルに逐次入力される。

７０番目のビット時間において、さらに別の走査パルス
が発生し、７１番目のビット時間において、第３番目の
サンプルのＬＳＢがＡセル３８の端子ＳＤＩに発生する
。７１番目のビット時間の間に、このＬＳＢが遅延要素
１０６に入力される。先に述べた再循環ループにおける
サンプル・ビットの先行により、７１番目のビット時間
において、第１および第２のサンプルからのサンプル・
ビットが遅延要素１１０および１１２にそれぞれ存在す
るから信号の混合は生じない。別個の信号からのビット
を個々に保持するため、要素３６中の全てのセルにおい
て同じように先行が生ずることに注目されたい。

次に続くサンプル周期の間、第４番目の信号からのサン
プル・ビットが要素３６に入力される。

１４０４０番目ット時間において、５番目のサンプルの
ＬＳＢがＡセル３８のＳＤＩ端子に発生し、遅延要素１
０６に入力される。この５番目のサンプルは第１番目の
サンプルによって表わされるものと同じ信号の第２番目
のサンプルである。この５番目のサンプルは、再循環ル
ープの遅延要素１０６において最初のサンプルと置き換
えられる。

同様に、以後発生する６番目、７番目、８番目のサンプ
ルは、再循環ループの遅延要素において第２、第３．第
４のサンプルと置き換えられる。

全てのビット期間の間、各Ａセルに含まれる４つのビッ
トの中の１つは、累算の処理を受け、また、各Ｃセル内
に含まれる４つのビットの中の１つは、差を吉ることお
よび累潰の処理を受ける。

個々の信号についての入力サンプルが４個のサンプル周
期毎に置き換えられるため、各サンプルは、３５の４倍
の４分の１、すなわち３５回の累算処理を受ける。従っ
て、図示した例において、各々の時分割多重化信号に対
する再サンプリング周波数は入力周波数の３５倍である
。

最初の４つのサンプル周期の後、第３図の装置は、各ビ
ット時間毎に再サンプリングされた有効なサンプル出力
を発生する。このオーバーサンプリングされた出力サン
プルは、入力信号と同様に時分割多重化されている。量
子化器出力の形式は、第１３図においてＱＯと付された
タイミング・ブロックに示される。

量子化器からの出力サンプルは・やルス変換器７１に結
合される。パルス変換器７１は、４つの信号８１〜Ｓ４
を分離し、並列ビットの量子化器の出力サンプルを、＋
１．５あるいは＋０．５、−〇、５、−１．５　　とい
う量子化器の出力値に従って、Ｏあるいは１，２．３個
の論理″″１”の値もしくはサンプル当シのパルスを有
するビット直列のサンプルに変換する。出力・ぐルスは
パルス感応型アナログ積分器／平均化回路に入力され、
アナログ出力信号を発生する。アナログ積分器／平均化
回路に入力されるビット直列サンプル当りの・ぐルスの
数が多くなればなるほど、積分されたアナログ出力値が
より正になる。いま述べたように、ビット直列サンプル
の・ぐルスの数が増加するにつれて、量子化器の出力値
はより負になる。しかしながら、量子化器は、減算器よ
りもむしろ加算器を利用することにより要素８６におけ
る減算処理を容易にするために、逆の極性の量子化され
た値を発生するように設計されていることを思い起こさ
れたい。

第３図において、パルス変換器７１は、各々が量子化器
の出力に結合される入力端子を有する４つの並列変換器
７０〜７６により構成される。これら４つの変換器は、
連続するビット時間の間、量子化器からの４つのサンプ
ル毎の排他的シーケンスを受は取るように条件づけられ
る。例えば、変換器７０はＳ１サンプルのみを受は取り
、また変換器７２はＳ２サンプルのみを受は取る。個々
の変換器は、端子７８に供給される信号ＲＥにより順次
ストローブされる。信号ＲＥは、縦続接続された遅延要
素８０．８２および８４に結合され、そこで１ビット時
間の単位で逐次遅延され、各変換器に結合される。

変換器７０に直接結合される信号ＲＥが第１３図に示さ
れている。変換器７２に供給される信号ＲＥを遅延させ
たレプリカ信号ＲＥＩも、変換器７０および７２により
発生されるビット直列の出力サンプルＳ０１およびＳＯ
２のタイミングと共に第１３図に示されている。

第１１図は、変換器７０〜７６の中の１つの例示的な実
施例である。量子化器からの出力サンプル・ビットはｂ
ｏおよびｂｌで表わされている。

ビットｂ１は上位ビットであるので、下位ビットｂＯの
２倍の重みを有する。重みの差を便宜的に区別するため
、ビットｂＯは反転回路６９で補数化され、サンプルｂ
ｌｂＯは第１１図の回路に供給される。各サンプルのｂ
ｌｂｏは第１４図のＯＵＴ　２の列例示されている・ 第１１図を参照すると、パルスＲＥが端子５０１に発生
するとき、同時に発生する量子化サンプルのピッ）ｂｌ
ｂｏが回路に入力される。その後量子化器の出力は、３
ビット時間後に発生する次のパルスＲＥが発生するまで
実際上接続が断たれる。

回路に入力されたビットは回路から、順次読み出され、
端子５２０に所望のビット直列の出力ストリームを発生
する。

ビットｂ１は、アンドデート５０４の第１人力およびマ
ルチプレクサ５１２の′１”データ入力に結合される端
子５０２に供給される。ピッ）ｂＯはマルチプレクサ５
０８の１”データ人力て結合される。信号ＲＥは、アン
ドダート５０４の第２人力およびマルチプレクサ５０８
と５１２の制御入力に結合される端子５０１に入力され
る。アンドダート５０４の出力はＤ型のラッチ５０６の
データ入力に結合され、このラッチの出力はマルチプレ
クサ５０８の′０”データ入力に結合される。マルチプ
レクサ５０８の出力はＤ型のラッチ５１０のデータ人力
に結合され、このラッチの出力はマルチプレクサ５１２
の０”データ入力に結合される。マルチプレクサ５１２
の出力はＤ型のラッチ５１４のデータ入力に結合され、
このラッチの出力はビット直列の出力サンプルを発生す
る。信号ＲＥが高レベルであるとき、マルチプレクサ５
０８および５１２は、各々の′１”データ入力端子を各
々の出力端子に結合するように条件づけられ、またピッ
）ｂｌの論理値を通過させるようにアンドゲート５０４
を条件づける。従って、信号ＲＥが高レベルであるとき
、ビットｂ１がラッチ５０６およびラッチ５１４に入力
され、またビットｂＯラッチが５１０に入力される。ラ
ッチ１の入力は、個々のラッチの各々のクロック入力端
子Ｃに供給されるクロック信号ＦＣにより実行される。

続いて信号ＲＥが低レベルになると、マルチプレクサ５
０８および５１２は、ラッチ５１４゜５１０および５０
６の縦続接続を形成するように条件づけられる。その後
クロック信号ＦＣは、ラッチ５１０および５０６に保持
されているデータをクロック制御して端子５２０に順次
送る。ビットｂ１が２つのラッチに入力され、ビットｂ
Ｏが１つのラッチにしか入力されないため、ビットｂ１
の重みはビットｂＯに比べて２倍である。第１４図のＯ
ＵＴ　２列に示されるビット値を入力し、第１１図の回
路を通過するビットをたどると、対応するビット直列の
出力値が第１４図のＯＵＴ　３列に示されるサンプル値
に等しいことが分る。

第６図は、２つのループを有する普通のサンプル・デー
タ用シグマ・デルタ変調器を示し、減算器１９２、加算
器１９４および遅延要素１９６を含む第１の累算器、第
２の減算器１９８、加算器２００および遅延要素２０２
を含む第２の累算器および量子化器２０４の縦続接続を
含んでいる。

第２図の単一ループの変調器と同様に、この回路は入力
サンプル周波数で動作する入力ラッチ１９０を含んでお
り、また変調器の残りの部分は再サンプル周波数で動作
する。この２つのループを有スるシグマ・デルタ変調器
は、単一ループ型式のものよりも大きい信号対雑音比ス
出力値を発生するから望ましいものである。

第７図は、２つのループを有するビット直列型の変調器
のブロツク図である。第７図の装置と第３図の単一ルー
プの回路とは２つの点で異なる。

まず第一に、ＡセルおよびＣセルが第４図および第５図
に関連して説明したＡセルおよびＣセルと異なる。第二
に、量子化器の出力と個々のＣセルの量子化データ入力
端子ＱＤＩとの間に２つの遅延要素２４２および２４６
しか結合されないということである。Ｃセル内の固有の
処理遅延が大きいため、必要な遅延要素の数が少なくて
よい。量子化器それ自体は、第３図を参照して説明した
量子化器と全く同じように動作する。さらに、パルス変
換器７１の動作は第３図の場合と同じである。

結局、入力ビットのツクイブライン処理およびサンプル
累算のパイプライン処理に関するＡセルおよびＣセルの
全体的な動作は第３図の回路と基本的に同じである。

第８図は、第７図の回路で使用されるＡセルを示すもの
である。第８図において、第４図の回路における要素と
同じ数字で示される回路要素は同じものであり、同じ方
法で動作する。この回路は２つのループを有する回路に
おける第１の累算器の機能を実行する。第２の１ビツト
累算器は、−遅延要素９８を介して加算器１０４の和出
力に結合される加数人力を備えた加算器３０２を含んで
いる第８図のＡセルで実現される。加算器３０２の被加
数入力は、４つの１ビット期間の遅延要素３０８．３１
０，３１２および３１４の縦続接続を介してその出力に
結合される。また加算器３０２は、桁上げ入力端子Ｃ工
２に結合される桁上げ入力および１ビット期間の遅延要
素３０４を介して桁上げ出力端子ＣＯ□に結合される桁
上げ出力を有する。構成要素３００〜３１４は構成要素
９０〜１０４と全く同じように動作する。しかしながら
、構成要素３００〜３１４の回路における固有の追加の
処理遅延のため、桁上げ出力端子ＣＯ１およびＣｏ２か
ら供給される出力ビットは同じサンプルを同時に表わさ
ない。むしろ、端子ＣＯ２に得られる桁上げ出力は、直
前のビット期間中に桁上げ出方端子ＣＯ１に得られるサ
ンプルを表わす。桁上げ出力ＣＯおよびＣＯ２との間の
この遅延は、相互接続されたＡセルおよびＣセルのパイ
プライン形式の動作を容易にする。

第９図は、第６図の回路で使用されるＣセルの実施例を
示す。第９図において、第５図における構成要素と同じ
数字で示される構成要素は同じものであり同じ機能を実
行する。第６図の減算器１９８に対応する第二の減算お
よび構成要素２００と２０２に対応する第二の累算を実
行するために、遅延要素１６４〜１７０に結合される要
素が含まれている。第二の減算は、結線１７２に得られ
る第１の累算器からの和出力に逆極性の量子化出力を加
える加算器４５２により行われる。第二の累算は、加算
器４５２の和出力に結合され、要素１６０〜１７０と同
じように動作する要素４６０〜４７６によって実行され
る。加算器４５２は、加算器１５６の加数人力と累算器
出力結線１７２との間に発生する処理遅延を調整するよ
うに１ビット期間の遅延要素４５４を介してＱＤＩ端子
に結合される。パイプライン動作を容易にするために後
者の要素の結果は前者の要素の結果よりも１ピント期間
前に発生することを除けば要素４５〇−４７６は要素１
５６〜１７２と同じように動作する。

ＡセルおよびＣセルは、隣接するセルのＣＩｉ端子に結
合されるＣＯｉ端子およびＳＤＩとＳＰＩ端子にそれぞ
れ結合されるＳＤＯとＳＰＯ端子にそれぞれ相互接続さ
れる。Ａセル２１６のＣ１１およびＣＩ２端子は論理ゼ
ロの電位に接続される。Ｃセル２１８のＣＩ、端子およ
びＣＩ４端子は論理ゼロの電位に結合される。Ａセル２
１７のＣＯ１端子およびＣＯ２端子はＣセル２１８のＣ
１１およびＣＩ２端子にそれぞれ結合される。

成る量子化出力値が、Ｃセル２１８のＱＤＩ入力に供給
される°゛１”の値のような一定の高レベル論理値であ
るとき、このＣセルは第１０図に示す回路のように簡単
化することができる。簡単化する場合、ＱＤＩ端子は必
要でなく、加算器１５６および４５２は簡単な反転回路
（４９０および４９２）で置き換えられる。このように
簡単化することができるのは、論理値に１を加えること
が、その論理値を補数化する効果を持っていることによ
る。

第７図の回路は、３つの異なる信号を含む時分割多重化
信号を処理するために、単一のループ式の変調器として
使用することもできる。この例では、ＡセルおよびＣセ
ルは、以下の点を除けば第４図および第５図に示したセ
ルと同様のものである。第４図においては遅延要素９２
および１１２が省かれ、第５図においては遅延要素１７
０および１５４が省かれる。

第３図を参照すると、セル４２および４４におけるデー
タ出力Ｄｏ結線を変更することにより、量子化器から遅
延要素４８．５４および５６を省くことができる。例え
ば、セル４４において、ＤＯ両端子遅延要素１６６（第
５図）の出力に接続され、セル４２におけるＤＯ両端子
遅延要素１６８の出力結線に結合される。

以上説明した第３図および第７図の構成は、３５ビツト
の入力信号サンプルが１４０ビット期間、すなわち４×
３５ビット期間毎に発生するならば、単一の信号を処理
するために使用することができる。この例では、唯１つ
のツクルス変換器が必要である。

【図面の簡単な説明】

第１図は、ディジタル・アナログ変換用のシグマ・ｆ　
／ｌ／ｌ／副変調器んでいる処理システムのブロック図
である。 第２図は、単一ループを有するディジタルのシグマ・デ
ルタ変調器のブロック図である。 第３図は、単一ループを有し、・ぐイブライン形式でピ
ント直列のシグマ・デルタ変調器のブロック図である。 第４図および第５図は、第３図の装置の各ブロックの概
略図である。 第６図は、２つのループを有するシグマ・デルタ変調器
のブロック図である。 第７図は、２つのループを有し、パイプライン形式でビ
ット直列のシグマ・デルタ変調器のブロック図である。 第８図、第９図および第１０図は、第７図の装置の各ブ
ロックの概略図である。 第１１図は、パルス変調器の論理概略図である。 第１２図は、時分割多重化信号のタイミング図である。 第１３図は、第３図および第７図の回路の動作を説明す
るのに有効なタイミング図である。 第１４図は、第３図および第７図の回路で使用される量
子化器の論理動作を示す論理値の図である。 １２・・・アナログ・ディジタル（Ａ／Ｄ　）変換器、
１４・・・ディノタル処理回路、１６・・・シグマ・デ
ルタ変調器、１８・・・・ぐルス変換器、２０・・・積
分器／平均化回路。 特許出願人トムソン　コンシューマ エレクトロニクス インコーポレーテノド

Claims (1)

【特許請求の範囲】
1. （１）ビット直列の２進サンプルを第１のサンプル周波
   数で供給するための信号入力端子と、前記信号入力端子
   に結合され、パイプライン形式で動作するように相互接
   続される複数の１ビット直列累算器を含み、前記ビット
   直列の２進サンプルを再サンプリングし、前記ビット直
   列の２進サンプルより粗く量子化されたサンプルを前記
   第１のサンプル周波数より速い周波数で発生するサンプ
   ル・データ用のシグマ・デルタ変調器と、前記変調器に
   結合され、前記粗く量子化されたサンプルからアナログ
   信号を発生する積分／平均化手段とを含んでいる、ディ
   ジタル・アナログ変換装置。