CN1037246A - 用于数-模转换器的西格马-德尔他调制器 - Google Patents

Abstract

数字-模拟转换器，它包括抽样数据西格马-德 尔他调制器(16，18)，以便对待转换的各数字样值进 行再次抽样和粗略量化。所述经粗略量化的样值通 过(18)转换成脉冲序列，后者被加到对脉冲敏感的模 拟积分器(20)，以产生足以代表所述数字信号的模拟 信号。

Description

本发明涉及用于以数字计算的方法处理各种时变信号的设备，并特别涉及用于把经数字处理过的信号转换到模拟域的设备。

本发明将围绕声频信号处理设备进行说明，然而，其效用并不局限于上述用途。对本发明可以处理的各种类型的信号的唯一限制仅涉及信号带宽，以及具有足够操作速度的电路元件的可用性。

使用数字电路来处理各种声频信号是已知的。一般，这种电路把各种模拟声频信号转换成二进制值，用二进位电路以算术法操纵各二进制值，以完成滤波、音调和音量控制等等功能，然后，再把该处理过的二进制值逆转为用于再现声音的模拟信号。为了使用于将模拟信号转换成二进制值的电路减至最低限度，往往利用西格马-德尔他（sigma-delta）调制器。通常，各西格马-德尔他调制器以大于出现的最高声频数量级的频率对所述声频信号抽样。由西格马-德尔他调制器提供的信号的量化是比较粗的。一般，对所述高频率、粗略量化的样值进行滤波和二次抽样，以形成具有极小量化误差和易操纵的抽样率的各种样值。例如，请参见发表在1986年1月出版的电气及电子工程师学会通讯会刊（IEEE    Transactions    on    Communications）COM-34卷，第1期，第72-76页上，由James    C.Candy所著题为“用于西格马-德尔他调制的十抽一法”（“Decimation    For    Sigma    Delta    Modulation”）以及发表在1985年3月出版的IEEE    Transactions    on    Communications，COM-33卷，第3期，第249-258页上，题为“西格马-德尔他调制中二重积分的应用”（“A    Ues    of    Duouble    Integration    in    Sigma    DeltaModulation”）的两篇论文。所述二次抽样的信号经较低频率下的处理，然后转变为模拟形式。为了将用于数字-模拟转换的电路减至最少，一些这样的系统对处理后的二进制值进行再次抽样达较高的频率和很粗的量化层次，例如，两层。然后，所述经粗略量化和高频取样值在电容器上进行积分/均分，以产生所述模拟信号。再次量化是借助插值法完成的。例如，请参见发表在1986年1月出版的IEEE    Transactions    on    Communications，COM-34卷，第1期，第77-81页上，由James    C.Candy等人所著题为“用于数字-模拟转换的双重插值法”（“Double    Interpolation    For    Digital-to-Analog    Conversion”）的论文。由Candy等人所描述的该种类型的插值法含有对每个处理后样值进行n次累加的过程，此处，n相当于重复抽样因数。象这样的累加值势必变得很大而需要比较大的累加器。此外，如果二进制值是以位串行格式被处理的话，由于所述高重复抽样频率和大累加值的结果，在所述处理电路上会强加上有效速度的若干限制。

本发明的一个目的是提供简化的、避免在插值法中处理大量累加值的数字-模拟转换设备。

本发明的另一目的是提供以流水线方式操作，以便将整个系统的各种时间约束减至最低限度的位串行数字-模拟转换器。

本发明体现在一种数字-模拟转换装置中，该装置包括有，用于以第一抽样频率供应位串行二进制样值的信号输入端。一个抽样数据西格马-德尔他调制器与所述输入端联接，用于对所述位串行二进制样值进行再次抽样，以产生比所述位串行二进制样值更粗略的量化和以比所述第一抽样率更高频率的抽样值。包括若干个一比特串行累加器的西格马-德尔他调制器互联成流水线操作方式。一个积分/均分电路与西格马-德尔他调制器耦合，用于根据所述粗略量化的样值产生模拟信号。

图1是包括用于数字-模拟转换的西格马-德尔他调制器的一个处理系统的方框图;

图2是单回路数字式西格马-德尔他调制器的方框图;

图3是单回路、流水线式位串行西格马-德尔他调制器的方框图;

图4和5是图3装置的个别方框的原理图;

图6是双回路西格马-德尔他调制器的方框图;

图7是双回路、流水线式位串行西格马-德尔他调制器的方框图;

图8、9和10是图7装置中个别方框的原理图;

图11是脉冲变换器的逻辑原理图;

图12是时分多路转换信号的时间图;

图13是对图3和图7电路的操作进行说明中有用的时间图;以及

图14是说明图3和图7电路中所用量化器的逻辑运算的逻辑值表。

图1说明对把模拟信号转换成数字格式、以数字计算的方法处理信号，以及把所述处理后信号再逆转为模拟格式有用的处理装置。由于数字电路在老化和温度变化的情况下相对的参数稳定性，所以最好以数字形式来处理各种信号。

加到端点10上的模拟信号与模-数转换器12的输入端联接，该模-数转换器12产生相当于模拟信号的二进制样值。所述二进制样值可以或取并行位或取位串行格式。将所述二进制样值联接到数字处理电路14。当被处理的信号是声频信号时，处理机14可包括滤波器和伴随的功能元件以及为执行音调、音量及平衡控制的各元件。再将该经处理后的二进制样值加到抽样数据西格马-德尔他调制器16，后者产生具有比加到其输入端的信号更高的抽样频率和更粗的量化的输出样值。来自调制器16的样值加到脉冲变换器18，后者将来自调制器16的二进制样值变换为脉宽调制信号，或脉冲幅度调制信号，或某些其他形式有助于通过诸如积分器/均分器20那样比较简易的电路来再现模拟形式的信号。

图2说明单回路抽样数据西格马-德尔他调制器，该调制器可以补充图1中的元件16。图2中，将所述经处理的二进制信号联接到锁存电路22的数据输入端D。在与各输入样值同步出现的输入抽样时钟信号F_IS的控制下，所述信号被装入锁存电路22。锁存电路22的输出联接到减法器24、加法器26、单样值延迟元件28和量化器30的级联上。所述延迟元件28与量化器30之间的相互连接端被联接到加法器26的第二输入端。量化器30的输出端回联到减法器24的减数输入端。借助于具有确定的所述输出抽样速率的频率、并且一般至少可能大于输入抽样频率一个数量级的频率的输出时钟信号F_OS对所述延迟元件28进行计时。24、26、28和30各元件的组合构成通常用于模-数转换的传统型抽样数据西格马-德尔他调制器。在当前应用中，同时包括锁存器22，用于以慢于调制器的递归速率的频率供应各样值，使所述西格马-德尔他调制器实现对一个更高频率的二进制样值进行再次抽样，以便为简化数字-模拟转换提供粗略量化的样值。从所述西格马-德尔他调制器输出的是数目有限的样值序列。倘若所述输出抽样率f_OS是输入抽样率f_ES的K倍，在K个输出抽样周期内，所述输出样值的平均值接近所述输入样值的值。在各持续的时间周期内，输出信号的平均值基本上等于输入信号。

在将参照附图3-5和7-11说明的特定的实施例中，假设：输入信号的幅度被限制在+0.999至-1值范围内。所述量化器，例如，元件30提供表1中所列出的四个值。

表1

量化器输入范围    量化器输出值    二进制的

输入＜-1.0    +1.5    001.1000…

-1.0≤输入＜0    +0.5    000.1000…

0≤输入＜1.0    -0.5    111.1000…

输入≥1.0    -1.5    110.1000…

要注意：即使对所述调制器的输入信号限制在0.9999至-1.0值的范围内，但由于加法器26和延迟元件28的连接的积分功能的结果，输入到量化器的值可以大于±1。第二，量化器的各输出值与量化器的各输入值是相反极性的。由于以相反的极性来提供各输出值，因此，可以用加法器来实现减法器24的功能以简化硬件。在脉冲转换器和/或模拟积分器/均分器中又有效地转换量化器各输出值的极性，以提供所要求的模拟输出信号。

将图3-5和7-11的各实施例设计成能处理位串行样值。在将要说明的各实例中，所述输入抽样周期是所述输入抽样位速率的35个周期，然而，所述样值被限为15个数值位加一个符号位，并且是取二进制补码格式。首先出现最低有效位，而符号位出现于第16位时间。各符号位延续于抽样周期的剩余的持续时间。所述输入信号是由，例如，四个信号的抽样值序列组成的时分多路转换信号。于是，所述输入信号的格式是S1，S2，S3，S4，S1，S2，S3，S4，S1，S2…的形式，此处，信号S1和S2可相当于左和右立体声信号，而信号S3和S4可相当于增强的左和右立体声信号。图12示出这种输入信号的通用格式。

参照图3，图示中多路转换的位串行输入信号加到电路元件36的输入端32上。由单元A和C组成的元件36完成图2中元件22-28的各种功能。联接到元件36的右手端的逻辑电路相当于量化器30。位串行抽样值的各比特随着最低有效位（LSB）被装入最左边的单元38而顺序装入各单元，最高有效值位被装入C单元40，而持续的符号位被装入C单元42、44和46。通过加到端点34上的扫描脉冲来控制各比特逐一装入诸单元。在示范性的实施例中，每个输入抽样周期出现一次所述扫描脉冲，它持续一个位周期，并且是在紧接每个样值的LSB出现之前的位时间内出现的。

对于如上定义的抽样值，二进制小数点出现于单元40与42之间。正如已予定义的量化器的功能应答，只有通过元件36处理的抽样值的整数部分需要受到量化器的检验以产生量化器的输出样值。在图3实施例中，由来自单元42、44和46的输出比特来表示每个经处理抽样值的整数部分。参照表1，可以看到由量化器提供的各二进制输出样值在整数位置有三个可变比特，在紧接二进制小数点的右边比特位置中是逻辑“1”值比特，而在剩余的比特位置中则都是零值比特。更小的有效位全部都是零值，由于对输入样值加上或减去零值比特将不会改变所述样值，所以不需要把它们包括在用于同所述输入抽样值进行组合的反馈通路中。因为量化器在紧接二进制小数点右边的输出比特总是逻辑“1”值，所以在元件36中相当于单元40的上述比特位置上反馈一个恒定的“1”值。在图3中示出的上述逻辑“1”联接到单元40的量化数据输入（QDI）端上。该示范性的量化器设计成只能提供三个较高有效的可变整数比特，它们各自联接到元件36的单元42、44和46。

对于一个特定的样值来说，由单元42、44和46输出的样值比特是顺序地出现的。也就是说，样值Si的最高有效位（MSB）是在样值Si的第二个MSB从单元44输出后的一个位周期后从单元46输出的，而从单元44输出的样值Si的第二个MSB是在样值Si的第3个MSB从单元42输出后的一个位周期以后输出的，等等。为了使通过量化器检测的相应各样值的三个MSB′s对准时间，在量化器电路中包含延迟元件48、54和56。延迟元件48、54和56各提供一个位周期的延迟。联接到单元42的数据输出端DO的延迟元件48，使由单元42提供的样值比特与从单元44输出DO处可得到的样值比特对准时间。将来自延迟元件48的样值比特联接到“与非”门52和“或非”门50的第一输入端。将来自单元44的样值比特联接到“与非”门52和“或非”门50的第二输入端。将“与非”门和“或非门的输出端分别联接到延迟元件56和54上，该两延迟元件使来自元件48和单元44的各样值比特的中间检测结果与来自单元46的样值比特对准时间。将延迟元件54和56的输出端分别联接到二比一多路复用器58的第一和第二输入端上。多路复用器58受控于单元46的输出，以根据单元46的输出是逻辑“1”还是“0”而分别提供来自延迟元件56或54的输出信号。

从单元46的输出比特加到反相器60，后者补足上述比特。多路复用器58的输出经由一个位周期的延迟元件68联接到单元42的量化数据输入端（QDI）上。反相器60的输出经由一个位周期的延迟元件64和66联接到单元44的QDI端上，并经由一个位周期的延迟元件62-66联接到单元46的QDI端上。延迟元件62-68进行结合以便为各C单元的处理延迟提供延迟补偿，使得适当的量化器输出抽样值得到恰当的时间调整，并且，与四个时分多路转换样值中适当的一个进行组合。

从量化器输出中反馈给元件36的是二比特样值。表1指明所要求的量化器输出是四比特样值。前已指出，二进制小数点右边第一位是恒定“1”值，而且该值是由硬件接线连到单元40上的。量化器输出的第三个MSB（表1）是由多路复用器58提供的。第一和第二MSB′s对量化器的所有输出值来说都是相同的。这二个比特都是由反相器60提供的。

图14中逻辑上表明量化器的操作。在图14中，以40-46标志的各列，表明从单元42、44和46可得到的每个样值的三个MSB′s的比特值的所有可能的组合形式。在列42-46列中的各值假定是要对准时间的，即在标志42和44列下面的各比特值表示来自单元42和44的各比特值，它们相对于来自单元46的各比特值已经分别被延迟二个和一个位周期。以VALUE标志的列表明值的范围，整个值可假定具有在列42-46中所表明的所述特定的三个MSB′s。以NOR和NAND标志的列表示用于由列42和44所确定的逻辑输入值对的“或非”门和“与非”门50和52的逻辑输出值。以MUX和INV标志的列表示元件58和60响应在列NOR、NAND和46中所列出的值后的输出值。以输出1标志的列是由元件58和60反馈到元件36的二进制补码。这些值通过把反相器输出值INV与其自身的复制结合，然后又把多路复用器输出比特MUX与其结合而得到确定。列输出2表示二比特量化器输出值，后者被加到脉冲变换器上。这些样值OUT2中每个最左的比特（MSB）等于由反相器60提供的逻辑值INV，而其最右的比特（LSB）等于经由反相器69提供的多路复用器输出MUX的补码。在列输出1和输出2中的位模式是并行位样值。样值OUT1的各比特借助于延迟元件62-68的操作，有效地排列成流水线格式。

在图4中对图3的A单元详细作了说明，而C单元在图5中得到详细说明。在图4中，元件92-98、102、106-112和122全是单比特延迟级。这些延迟级都受控于系统时钟Fc（见图14），并且，这些延迟级各自提供一个时钟Fc周期的延迟（等于一个位周期）。A单元各自包括串行数据输入端SDI和串行数据输出端SDO，它们相互连接并联接到多路复用器114的一个信号输入端上。所述单元包括扫描脉冲输入SPI端和扫描脉冲输出SPO端经由延迟元件122互相连接。SPO还联接到多路复用器114的控制输入端。联接到所述SPI端的扫描脉冲在加到SPI之后的一个位周期时联接到多路复用器114的控制输入端。多路复用器114的输出端通过延迟元件106、108、110和112的级联，而联接到多路复用器114的第二输入端。所述A单元还包括一个加法器104，它具有经由延迟元件106联接到多路复用器114的输出端的加数输入端。所述加法器104包括进位输入端CI、经由延迟元件102联接到进位输出端CO的进位输出、和数输出和被加数输入。所述和数输出通过延迟元件92、94、96和98的级联又联接到被加数输入上。

每个A单元是一个比特时分多路复用累加器。使用时，四个连续的输入样值的第i个比特常驻在相应的延迟元件106-112中。这些比特与时钟Fc同步地再循环，并且顺序地联接到加法器104的加数输入端。由加法器104产生的和数输出值同步地反馈到其被加数输入端。由于在再循环回路中与在加法器输出输入联接中具有相同的延迟，因此每当特定样值的比特联接到加数输入端时，所述相应的累加和数总是同时也联接到被加数输入端上。

名A单元中每个A单元的CO、SDO和SPO各端点并联连接，而上述各端点又被分别联接到下一个邻近单元的CI、SDI和SPI各端。最左的A单元38的进位输入端CI联接到逻辑零值。最左的A单元的串行数据输入SDI联接到数据输入端32。所述扫描脉冲输入端SPI则联接到端点34。

所述C单元（图5）就其包含有包括多路复用器146和延迟元件148-154的再循环回路;包括加法器106、反馈延迟元件164-170的一位累加器;以及进位输入和输出端点CI₁130和CO₁138;串行数据输入和输出端SDI134和SDO142;以及扫描脉冲输入和输出端SPI136和SPO144来说，与所述A单元是类似的。所述C单元与A单元不同是由于要求它既要完成所述A单元的累加功能，又要完成图2中由减法器24所表明的减法功能（即，一比特的减法功能）。为了完成所述减法功能，需要一个附加的加法器156，后者被插入在再循环回路与加法器160的加数输入端之间。加法器156的被加数输入端联接到加上来自量化器输出信号的量化数据输入端QDI。加法器156具有进位输入（CI₂）端132和经由延迟元件158联接到进位输出（CO₂）端140的进位输出。所述C单元还包括和数数据输出（DO）端172，该端经由延迟元件164联接到加法器160，以便将所述经处理的抽样值的较高有效位提供给量化器的各输入端。

各C单元与相应各单元的CO₁，CO₂，SDO和SPO各端并联连接，而所述各端点又分别联接到下一个邻近单元的CI₁，CI₂，SDI和SPI端上。C单元40的输入端CI₁，SDI和SPI分别联接到A单元39的输出端CO、SDO和SPO上。单元40的输入端CI₂联接到逻辑零值。

图4和图5的所述各A单元和所述C单元，在相应加法器与CO端之间被示出具有一个一位周期的延迟元件。该延迟元件可变换定位于CI端与相应的加法器之间。另一方面，倘若在加到加法器输入端的各信号与所产生的进位输出信号之间已固有一个比特的延迟，则完全可省去该延迟元件。

下面将参照图12和13对元件36的操作进行说明。如图12所示，所述各输入抽样值是来自四种信号的时分多路转换样值。这样，每四个输入样值代表所述同一信号。图13中通过以串行输入标志的时间块来说明所述输入信号的位串行格式。这种样值包括15个以1-15标志的数值位和20个以5标志的符号位，所有这20个符号位都是出现在第16个以符号位标志的时间块的样值符号位的重现。事实上，最后17个位周期的比特值是不需要明确表示的，因为元件36总共有18个单元只能容纳最初的18比特。所述位串行各样值被加到最左面A单元38的SDI端上。

抽样比特多路分配信号（扫描脉冲）联接到最左面A单元的SPI端上。上述信号每个抽样间隔包括一个脉冲，该脉冲持续一位周期或稍短一些，并且，在相应输入样值的LSB出现之前一个位周期内发生。所述扫描脉冲在延迟元件122中延迟一位周期后，与在多路复用器114的信号输入端出现的输入样值的LSB同时出现于多路复用器114的控制输入端，从而支配多路复用器114把新样值的LSB装入延迟元件106。在以下的连续的34个位周期，使多路复用器114能够在所述延迟元件106-112中重复循环数据。在输入样值的第二个最低有效位出现期间，所述扫描脉冲出现于第二个A单元的多路复用器114的控制输入端，从而将第二个最低有效位装入所述第二个A单元的延迟元件106中。以类似方式将余下的样值比特依次连续地装入元件36的A单元和C单元。以流水线形式来执行将相应各样值比特装入元件36的诸单元的操作。同样地，以流水线形式来完成一个样值的所有比特的累加操作。在把一个比特输入到一个单元与相当于在该比特上执行累加的进位输出信号出现之间存在一位时间延迟。因此，当样值的第n个比特加到所述第n个单元上时，来自所述第（n-1）个单元的进位输出信号也同时出现以便与第n个单元中的第n个比特相组合。所述样值各比特的累加随着样值各比特的输入而循着所述各单元前进。

在所述第35位时间时，出现另一个扫描脉冲，于是，在第36位时间持续过程中出现下一个接着发生的样值的LSB。当所述第36位时间期间，支配A单元38的多路复用器114将这个LSB装入延迟元件106。因为在再循环回路中有四次延迟，而且每个样值有35个位时间，所以前一个样值的所述LSB已经进动到延迟级112，这样，就不会发生所述时分多路转换信号的不同抽样比特之间的混淆现象。所述第二样值相应各比特，顺序依次地被装入元件36的诸单元中。

在所述第70位时间时，出现另一个扫描脉冲，于是，当所述第71位时间时，所述第三样值的LSB出现在A单元38的SDI端。在所述第71位时间持续过程中，该LSB被装入延迟元件106。由于前面提到的在再循环回路中样值各比特进动的结果，在所述第71位时间时，来自第一和第二样值的所述各样值比特分别常驻在延迟元件110和112中，因此不会发生信号混淆现象。要注意所述进动类似地出现在元件36中的所有各单元中，以保持来自各独立信号的各比特之间互不相混。

在下一个接着发生的样值周期内，来自所述第四信号的各样值比特被装入元件36。

在所述第140位时间时，第五样值的LSB出现于A单元38的SDI端，并被装入延迟元件106。所述第五样值是由第一样值所表示的相同信号的第二个样值。所述第五样值在所述再循环回路的延迟元件106中取代了所述第一样值。同样地，顺序出现的第六、第七和第八样值，在所述再循环回路的各延迟元件中取代了所述第二、第三和第四样值。

当每个位周期期间，包含于每一个A单元中的四个比特之一经历累加过程，同时，包含于每一个C单元中的四个比特之一经历差分化和累加过程。因为对一特定信号的各输入样值是每四个抽样周期进行一次置换，所以每个样值经历35的4倍的四分之一、即35个累加过程。因此，在图示的实施例中，对所述时分多路转换信号的每一信号来说，所述再次抽样频率是输入频率的35倍。

在最初四个样值周期以后，图3的装置每一位时间产生一个有效的再次抽样输出样值。对该再次抽样输出的样值进行相似于所述输入信号时分多路转换。在图13中通过以QO标志的各时间块说明了量化器输出的格式。

来自量化器的输出样值连接到脉冲变换器71，后者多路分配所述四个信号S₁-S₄，并且，把并行位量化器输出样值，根据量化器输出是+1.5、+0.5、-0.5或是-1.5而分别变换成每个样值具有0、1、2或3个逻辑“1”值或脉冲的位串行样值。所述各输出脉冲被加到对脉冲敏感的模拟积分器/均分器上以产生模拟输出信号。加到模拟积分器/均分器上的每个位串行样值的脉冲数越多，所述积分模拟输出值就越正。如上面刚说到的，较多位串行样值脉冲是伴随较负的量化器输出值而产生。然而，应当记得所述量化器是用来提供相反极性的量化值的，以便通过用加法器而不用减法器在元件36中简化减法过程。

在图3中，脉冲变换器71由四个每个具有联接到量化器输出端上的各输入端的并行变换器70-76组成。支配所述四个变换器在连续的位时间期间每隔三个样值接受来自所述量化器的独有样值序列。举例来说，变换器70只接受S1样值，而变换器72只接受S2样值。借助于加到端点78上的信号RE，顺序选通相应变换器。信号RE联接到级联的延时元件80、82和84上，其中顺序延迟一位时间块体并联接到相应变换器上。

图13中示出，变换器70与所述信号RE直接联接。加到变换器72上的信号RE的延迟的复制品RE1，以及由变换器70和72所提供的位串行输出样值SO1和SO2的定时也如图13中所示。

图11是变换器70-76之一的示范性实施例。来自量化器的输出样值比特被标志为b0和b1。比特b1是较高有效位，因此，具有两倍于所述较低位b0的权。为便于区分所述权的差异，在反相器69中对所述比特b0进行求反，然后将样值b1 b0加到图11的电路上。在图14的输出2栏中列出了所述各样值b1 b0。

参照图11，当脉冲RE在端点501处出现时，同时出现的量化器样值的比特b1b0被装入所述电路。其后，一直有效地断开所述量化器的输出直到在三个位时间以后发生的下一个脉冲RE出现为止。装入电路的所述各比特又顺序从电路读出，以便在端点520处产生所需位串行输出流。

比特b1加到端点502上，后者被联接到“与”门504的一个输入端以及多路复用器512的“1”数据输入端上。比特 b0联接到多路复用器508的“1”数据输入端上。信号RE加到端点501上，后者被联接到“与”门504的第二输入端以及多路复用器508和512的控制输入端上。“与”门504的输出端联接到D型锁存器506的数据输入端，所述锁存器506的输出被联接到多路复用器508的“0”数据输入端。多路复用器508的输出联接到D型锁存器510的数据输入端，所述锁存器510的输出被联接到多路复用器512的“0”数据输入端。多路复用器512的输出联接到D型锁存器514的数据输入端，所述锁存器514的输出提供所述位串行输出样值。当信号RE是高电位时，使多路复用器508和512相应的“1”数据输入端耦合到它们相应的输出端，同时使“与”门504通过比特b1的逻辑值。因此，当信号RE是高电位时，比特b1被装入锁存器506和锁存器514，而比特 b0则被装入锁存器510。各锁存器的装入操作是通过加到各锁存器的相应时钟输入端C的时钟信号Fc而完成的。当信号RE接着变成低电位时，使多路复用器508和512构成锁存器514、510和506的级联连接。其后，时钟信号Fc顺序地对保存在锁存器510和506中到端点520的数据计时。因为比特b1被装入两个锁存器而比特 b0只被装入一个锁存器，所以比特b1的加权值相对于比特 b0来说是双倍的。倘若有人把图14的输出2栏中所列的所述比特值加到图11的电路入口，并跟踪其通过该电路，将可以看到所述相应的各位串行输出值等于列入图14输出3栏中的各抽样值。

图6示出一个传统型双回路抽样数据西格马-德尔他调制器，它包括：级联的减法器192;包括加法器194和延迟元件196的第一累加器;第二减法器198;包括加法器200和延迟元件202的第二累加器;以及量化器204。与图2的单回路调制器相似，上述电路包括一个输入锁存器190，后者以输入抽样率操作，而所述调制器的其余部分以再次抽样率操作。所述双回路西格马-德尔他调制器是合乎需要的，因为它产生的输出值具有大于所述单回路类型的信噪比。

图7示出一个位串行双回路调制器的方框图。图7的设备在两个方面与图3的单回路电路系统不同。首先，各A单元和C单元与相对图4和5所说明的A单元和C单元不同。其次，联接在量化器输出与相应各C单元的量化数据输入端QDI之间的只有两个延迟元件242和246。由于在各C单元里面较大的固有的处理延迟，所以需要较少的延迟元件。所述量化器本身与参照图3所说明的量化器完全一样操作。此外，脉冲变换器71的操作与图3中的一样。最后，所述A和C各单元有关输入各比特的流水线形式和流水线式的样值累加等总的操作基本上与图3的电路系统是相同的。

图8说明在图7电路系统中所利用的A单元。在图8中，具有如图4电路中各元件相同标号的各电路元件都是一样的，并且以相同方式操作。本电路系统以双回路电路形式完成第一累加器的功能。在图8的A单元中体现的第二一比特累加器包括具有经由延迟元件98联接到加法器104的和数输出端的加数输入端的加法器302。加法器302的被加数输入端通过四个一位周期延迟元件308、310、312和314的级联连接到它的输出端。加法器302还有联接到进位输入端CI₂的进位输入和经由一个一位周期延迟元件304联接到进位输出端CO₂的进位输出。元件300-314与元件90-104的操作完全一样。然而，因为在电路元件300-314中固有的额外的处理延迟，所以由进位输出端CO₁和CO₂提供的输出比特并不同时表示该相同的样值。说得更确切些，在端点CO₂上可得到的进位输出表示当紧接前一位周期期间在进位输出端CO₁上可得到的样值。在进位输出CO₁与CO₂之间的这一延迟，便利于互相连接的A单元和C单元的流水线式操作。

图9说明在图6电路中所利用的C单元的一个实施例。在图9中，具有如图5中各元件相同标号的各电路元件都是一样的，并且完成相同的功能。为了完成相当于减法器198的二次减法和相当于图6的元件200和202的二次累加，包括有联接到以上各延迟元件164-170的元件。由加法器452把颠倒极性的量化器输出加到在连接点172上可得到的来自第一累加器的和数输出上来完成所述二次减法。所述二次累加是通过联接到加法器452的和数输出端上的元件460-476来实行的，并且，如元件160-170同样的方式进行操作。加法器452通过一位周期延迟元件454联接到所述QDI端，以便适应在加法器156的输入与累加器输出接点172之间招致的处理延迟。要注意所述元件450-476的工作相似于元件156-172，除了后面元件的结果比前面元件的超前一个位周期出现，以便于流水线式操作。

所述A单元和C单元以它们的CO

端联接到邻近单元的CI

端上而分别进行互连，而所述SDO和SPO端则各自联接到SDI和SPI端上。A单元216的CI₁和CI₂端连接到逻辑零电位。C单元218的CI₃和CI₄端联接到逻辑零电位。A单元217的CO₁和CO₂端分别联接到C单元218的CI₁和CI₂端上。

当一个特定的量化器输出值是恒定的高电位逻辑值（例如“1”值）加到C单元218的QDI输入端时，可将那个C单元简化成图10中所示的电路。在简化工作中，不需要QDI端，而且用简单的反相器490和492

取代加法器156和452。这种做法的理由是简单的，因为加一个1到一逻辑值上具有为该值求补的效果。

图7的电路设置也可以用作单回路调制器，以处理包含三个区分信号的时分多路转换信号。在这种情况下，所述A和C单元除以下不同点之外，将与图4和5中所示出的单元相似。即在图4中，取消延迟元件92和112，以及在图5中，取消延迟元件170和154。

参照图3，通过改变单元42和44中数据输出DO的连接可以取消量化器的延迟元件48、54和56。举例来说，在单元44中将把所述DO端连接到图5延迟元件166的输出端，而在单元42中的所述DO端将联接到延迟元件168的输出接点。

倘若每140位周期（即每4×35位周期）便出现所述35比特输入信号样值，则可把所描述的图3和图7装置用于处理单信号。在这种情况下，只需要一个脉冲变换器。

Claims (11)

1、数字-模拟转换装置，其特征在于：用于以第一抽样率供应各位串行二进制样值(12)的信号输入端；

联接到所述信号输入端上用于对所述位串联二进制值进行再次抽样，以产生比所述位串行二进制样值更粗略的量化和以比所述第一抽样率更高频率抽样的样值的抽样数据西格马-德尔他调制装置(16，18)，所述西格马-德尔他调制器包括若干个互联成流水线运行方式的一比特串行累加器；

联接到所述西格马-德尔他调制器用于根据所述经粗略量化的样值产生模拟信号的积分/均分装置(20)。

2、权利要求1中所提出的数字-模拟转换装置，其特征在于：所述一比特串行累加器包括多级延迟元件以支配所述累加器去处理时分多路转换信号。

3、权利要求1中所提出的数字-模拟转换装置，其特征在于某些所述-比特累加器包括：

一个位串行信号输入端;

具有加数、被加数与进位输入端，以及进位输出与和数输出端的加法器;

联接在所述和数输出与所述被加数输入端之间，用于使所述和数输出值延迟到与所述位串行信号的各比特同步出现并提供等于所述位串行信号各比特周期的一个整数值的延迟周期的第一装置;

联接在所述位串行信号输入端与所述加数输入端之间、用于在与所述第一装置把代表相同位串行输入信号的和数输出值耦合到所述被加数输入端的同时把一个位串行输入信号的一个比特耦合到所述加数输入端的第二装置;以及

在该装置中，若干累加器被连续顺序地进行编号，并每个顺序编号的累加器的进位输出端被联接到下一个更高顺序编号的累加器的进位输入端上。

4、权利要求3中所提出的数字-模拟转换装置，其进一步特征在于：当连续的位间隔期间，用于把所述位串行信号诸比特连续地装入所述若干累加器的装置，该装置随着信号被装入连续扩大着序号的累加器而顺序地扩大有效位。

5、权利要求4中所提出的数字-模拟转换装置，其特征在于：所述若干较高序号的一比特累加器中的某几个进一步包括：

用于供应由量化器提供的各信号比特的QDI端;

具有加数、被加数和进位输入端，以及和数输出和进位输出端的另一加法器;

用于将所述另一加法器联接在所述加法器与所述第二装置之间的装置，其中所述另一加法器的和数输出端被联接到所述加法器的加数输入端上，所述另一加法器的加数输入端联接到第二装置，并且所述另一加法器的被加数输入端联接到所述QDI端上;

联接到所述加法器的和数输出端上的数据输出端;以及

在该装置中，包括所述另外的加法器的所述较高序号累加器间的互相连接包括：在所述另一加法器的进位输出到下一个较高序号累加器的所述另一加法器的进位输入端之间的连接。

6、权利要求5中所提出的数字-模拟转换装置，其特征在于：所述西格马-德尔他调制器包括一个量化器，后者对加到所述西格马-德尔他调制器的各样值，产生相反极性的粗略量化的样值，并且，由所述量化器所产生的样值的各比特被联接到所述较高序号累加器的相应的QDI端上。

7、权利要求1中所提出的数字-模拟转换装置，其特征在于所述串行累加器包括：

一个位串行信号输入端;

各自具有加数，被加数与进位输入端，以及进位输出与和数输出端的第一和第二加法器;

联接在所述第一加法器的和数输出端与被加数输入端之间的第一延迟装置;

联接在所述第二加法器的和数输出端与被加数输入端之间的第二延迟装置;

用于使各和数输出值延迟到与所述位串行信号的各比特同步出现并提供等于所述位串行信号各比特周期的整数值的延迟周期的所述第一和第二延迟装置。

联接在所述位串行信号输入端与所述第一加法器的加数输入端之间、用于与所述第一延迟装置把代表相同位串行输入信号的和数输出值耦合到所述第一加法器的被加数输入端的同时把位串行输入信号的一个比特耦合到所述第一加法器的加数输入端的包括存储装置的装置;

用于把所述第二加法器的加数输入端耦合到所述第一加法器的和数输出端的装置;以及

在该装置中，若干累加器被连续地顺序编号，而且每个顺序编号累加器的第一和第二加法器的进位输出端分别联接到下一个更高序号的累加器的第一和第二加法器的进位输入端上。

8、权利要求7中所提出的数字-模拟转换装置，其特征在于：至少包括较高序号的累加器;

用于把所述第二加法器的加数输入端耦合到所述第一加法器的和数输出端的所述装置包括具有联接到所述第二加法器的加数输入端、并具有联接到所述第一加法器的和数输出端上的加数输入端、具有进位输入和输出各端，以及具有联接到用于接收量化数据的端点QDI上的被加数输入端的第三加法器;以及

其中，包括存储装置的所述装置被联接到所述第一加法器，而由所述量化器产生的各样值的相应的各比特则被联接到所述较高序号累加器的各QDI端上。

9、权利要求8中所提出的数字-模拟转换装置，其特征在于：所述西格马-德尔他调制器包括一个量化器，该量化器对加到所述西格马-德尔他调制器的各样值产生相反极性的粗略量化的样值，并且，由所述量化器产生的样值的各比特被联接到所述较高序号累加器的相应QDI端上。

10、位串行处理装置，其特征在于：

一个位串行输入端;

第一若干顺序编号的单元，其每个单元包括：

具有数据输入、进位输入和进位输出端的一比特累加器;

包括存储装置、具有输入端、并具有联接到所述数据输入端的一个输出端、用于把信号耦合到所述累加器的装置;

用于互连所述第一若干单元的装置，其中，各单元的所述进位输出端被联接到下一个较高序号单元的进位输入端;

第二若干顺序编号的单元，其每个单元包括：

具有数据输入、进位输入、数据输出和进位输出端的一比特累加器;

具有联接到所述累加器的数据输入端的输出端、具有第一和第二数据输入端、进位输入和进位输出端的组合装置;

包括存储装置并具有联接到所述组合装置的第一数据输入端上的输出端、并具有联接到所述位串行输入端用于把信号耦合到所述组合装置的输入端的装置;

用于互连所述第二若干单元的装置，其中，所述累加器的进位输出端和各单元的组合装置分别被联接到累加器的进位输入端和下一个较高序号单元的组合装置上;

用于把所述第一若干单元的最高序号单元的进位输出端联接到所述第二若干单元的最低序号单元的累加器的进位输入端上的装置;以及

用于把信号加到某几个所述第二若干单元的组合装置的第二数据输入端上的装置。

11、权利要求10中所提出的位串行处理装置，其特征在于：用于将信号加到组合装置的第二数据输入端的所述装置包括具有联接到某几个第二若干单元的累加器的数据输出端的输入连接的量化器。

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