JPH05206957A - シグマデルタ変換器の分割フィルタ及び同前を用いるアナログ／ディジタル変換器 - Google Patents
シグマデルタ変換器の分割フィルタ及び同前を用いるアナログ／ディジタル変換器Info
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- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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Abstract
(57)【要約】 （修正有）
【目的】分割係数が簡単に変えられる分割フィルタ及び
それを用いたアナログ／ディジタル変換器の提供。 【構成】分割フィルタは、シグマデルタ・クロックによ
って駆動され、Ｎ個のシグマデルタ・クロック・パルス
で連続的に１増加され、次のＮ個のシグマデルタ・クロ
ック・パルスで２減少され、次のＮ個のシグマデルタ・
クロック・パルスで再び１増加される増加パラメータDE
LTA(n)のシーケンスを提供するカウント手段321、331、
341、分割フィルタ転送機能に対応する係数 C(n)の値を
記憶する記憶手段320、330、340、シグマデルタ・クロ
ックにより駆動されDELTA(n)により前記記憶手段を増加
する手段327、337、347、3xN個の入力シグマデルタ・サ
ンプル毎に前記記憶手段の内容C(n)からと入力シグマデ
ルタ・サンプルS(i+n)の列とから１つのPCMサンプルを
取出す計算手段323、333、343、327、337、347を含む。
それを用いたアナログ／ディジタル変換器の提供。 【構成】分割フィルタは、シグマデルタ・クロックによ
って駆動され、Ｎ個のシグマデルタ・クロック・パルス
で連続的に１増加され、次のＮ個のシグマデルタ・クロ
ック・パルスで２減少され、次のＮ個のシグマデルタ・
クロック・パルスで再び１増加される増加パラメータDE
LTA(n)のシーケンスを提供するカウント手段321、331、
341、分割フィルタ転送機能に対応する係数 C(n)の値を
記憶する記憶手段320、330、340、シグマデルタ・クロ
ックにより駆動されDELTA(n)により前記記憶手段を増加
する手段327、337、347、3xN個の入力シグマデルタ・サ
ンプル毎に前記記憶手段の内容C(n)からと入力シグマデ
ルタ・サンプルS(i+n)の列とから１つのPCMサンプルを
取出す計算手段323、333、343、327、337、347を含む。
Description
【０００１】
【産業上の利用分野】本発明はディジタル分割(decimat
ion)及びフィルタ装置、より詳しくは、シグマデルタ
(sigma-delta)・パルスの列を、対応するパルス・コー
ド変調サンプルの列に変換する分割フィルタに関する。
ion)及びフィルタ装置、より詳しくは、シグマデルタ
(sigma-delta)・パルスの列を、対応するパルス・コー
ド変調サンプルの列に変換する分割フィルタに関する。
【０００２】
【従来の技術】シグマデルタ技術は正確かつ簡単な線形
アナログ／ディジタル変換器の実現に非常に重要であ
る。シグマデルタ符号器及び復号器は一般に多数の電子
素子を要する分割回路を必要とする。そのために、分割
回路は超大規模集積(VLSI)技術の素子により実現され
る。
アナログ／ディジタル変換器の実現に非常に重要であ
る。シグマデルタ符号器及び復号器は一般に多数の電子
素子を要する分割回路を必要とする。そのために、分割
回路は超大規模集積(VLSI)技術の素子により実現され
る。
【０００３】図１はシグマデルタ変換器101を用いてリ
ード線110上に存在するアナログ入力信号をリード線120
上のシグマデルタ・パルスの列に変換する通常のアナ
ログ／ディジタル変換器の基本構造を示す。高いレベル
の帯域外量子化雑音を含むシグマデルタ・パルスの列は
分割回路104に入力され、パルス・コード変調(PCM)サン
プルのシーケンスに変換されてリード線140 から取出さ
れる。そのために、分割回路104 は分割プロセスの間の
前記帯域外量子化雑音を抑圧しかつ帯域内アライアシン
グ(aliasing)を回避する低域ディジタル・フィルタ102
を備える。分割回路104 は低域フィルタの出力信号をサ
ンプル・ダウンする特定の分割エレメントも含む。これ
は単にＮサンプルのうちから１つのサンプルをとること
により達成される。Ｎは分割プロセスの分割係数と呼ば
れる。
ード線110上に存在するアナログ入力信号をリード線120
上のシグマデルタ・パルスの列に変換する通常のアナ
ログ／ディジタル変換器の基本構造を示す。高いレベル
の帯域外量子化雑音を含むシグマデルタ・パルスの列は
分割回路104に入力され、パルス・コード変調(PCM)サン
プルのシーケンスに変換されてリード線140 から取出さ
れる。そのために、分割回路104 は分割プロセスの間の
前記帯域外量子化雑音を抑圧しかつ帯域内アライアシン
グ(aliasing)を回避する低域ディジタル・フィルタ102
を備える。分割回路104 は低域フィルタの出力信号をサ
ンプル・ダウンする特定の分割エレメントも含む。これ
は単にＮサンプルのうちから１つのサンプルをとること
により達成される。Ｎは分割プロセスの分割係数と呼ば
れる。
【０００４】図２ａ乃至図２ｅはシグマデルタ変換及び
分割プロセスに関連する異なるスペクトルを示す。図２
ａはリード線110 で運ばれ符号化される典型的な帯域制
限アナログ入力信号のスペクトルを示す。図２ｂはリー
ド線120 上に存在しシグマデルタ変換プロセスから生じ
る、対応するシグマデルタ・パルスの列のスペクトルを
示す。前述のように、シグマデルタ・ビット・ストリー
ムはシグマデルタ変調周波数の値に等しい周期fsで周期
的に全帯域にわたって広がる高いレベルの帯域外量子化
雑音を有する。図２ｃの破線は低域フィルタの周波数応
答を示し、その結果生じるフィルタされた信号は図２ｄ
に示すスペクトルを有する。最後に、図２ｅは分割回路
104 の出力に現われるPCM信号のスペクトルを示す。PCM
ワードは周波数fs／Nで生成される。
分割プロセスに関連する異なるスペクトルを示す。図２
ａはリード線110 で運ばれ符号化される典型的な帯域制
限アナログ入力信号のスペクトルを示す。図２ｂはリー
ド線120 上に存在しシグマデルタ変換プロセスから生じ
る、対応するシグマデルタ・パルスの列のスペクトルを
示す。前述のように、シグマデルタ・ビット・ストリー
ムはシグマデルタ変調周波数の値に等しい周期fsで周期
的に全帯域にわたって広がる高いレベルの帯域外量子化
雑音を有する。図２ｃの破線は低域フィルタの周波数応
答を示し、その結果生じるフィルタされた信号は図２ｄ
に示すスペクトルを有する。最後に、図２ｅは分割回路
104 の出力に現われるPCM信号のスペクトルを示す。PCM
ワードは周波数fs／Nで生成される。
【０００５】一般的に、分割係数Ｎの値は要求される信
号対雑音比及び入力信号の帯域幅を第一に考慮して選択
される。シグマデルタ符号器及び復号器は種々の異なる
応用に用いるのに適合するから、遠隔通信の分野で選択
されている下記の例に示すような可変かつプログラマブ
ルな分割係数を有するシグマデルタ符号器を実現するこ
とが非常に望ましい。最初の例はV32モデム又はDCEを考
慮して見つけることができる。前記モデムに関連したエ
コー推定及び取消し手法は少なくとも 80 dBに等しい信
号対雑音比を必要とする。図３は入力信号fbの帯域幅及
びオーバサンプリング(oversampling)周波数fsの関数の
ような理論的な信号対雑音比の近似値を表わすテーブル
を示す。このテーブルでは、fs／fb、即ちオーバサンプ
リング係数が少なくとも300に等しい場合には、80 dBの
信号対雑音比が与えられる。前記モデムの帯域幅はおよ
そ 3 kHzであるから、オーバサンプリング周波数は少な
くとも900 kHzでなければならない。もし V32 モデムが
４サンプル／ビット・タイムを用いれば、分割係数は 3
00／4＝75 に等しくなる。逆に、ディジタル・ネットワ
ークに接続しようとするベースバンド・モデムを考慮す
ると、帯域幅は少なくとも72 kHzでなければならない。
従って、前記オーバサンプリング比 (300)は少なくとも
20 MHz(300x72 kHz)の、実際には達成できない、オーバ
サンプリング周波数になる。しかしながら、このような
ベースバンド・モデムは高度に複雑なエコー取消し手法
を必要としないから、60 dB の信号対雑音比で十分なこ
とが分かる。図３は 60 dBの信号対雑音比が少なくとも
64のオーバサンプリング比に対応し、（前記モデムが２
サンプル／ビット・タイムを用いるシグマデルタ符号器
で実現されると仮定すれば）64／2＝32 の分割係数を生
じることを示す。
号対雑音比及び入力信号の帯域幅を第一に考慮して選択
される。シグマデルタ符号器及び復号器は種々の異なる
応用に用いるのに適合するから、遠隔通信の分野で選択
されている下記の例に示すような可変かつプログラマブ
ルな分割係数を有するシグマデルタ符号器を実現するこ
とが非常に望ましい。最初の例はV32モデム又はDCEを考
慮して見つけることができる。前記モデムに関連したエ
コー推定及び取消し手法は少なくとも 80 dBに等しい信
号対雑音比を必要とする。図３は入力信号fbの帯域幅及
びオーバサンプリング(oversampling)周波数fsの関数の
ような理論的な信号対雑音比の近似値を表わすテーブル
を示す。このテーブルでは、fs／fb、即ちオーバサンプ
リング係数が少なくとも300に等しい場合には、80 dBの
信号対雑音比が与えられる。前記モデムの帯域幅はおよ
そ 3 kHzであるから、オーバサンプリング周波数は少な
くとも900 kHzでなければならない。もし V32 モデムが
４サンプル／ビット・タイムを用いれば、分割係数は 3
00／4＝75 に等しくなる。逆に、ディジタル・ネットワ
ークに接続しようとするベースバンド・モデムを考慮す
ると、帯域幅は少なくとも72 kHzでなければならない。
従って、前記オーバサンプリング比 (300)は少なくとも
20 MHz(300x72 kHz)の、実際には達成できない、オーバ
サンプリング周波数になる。しかしながら、このような
ベースバンド・モデムは高度に複雑なエコー取消し手法
を必要としないから、60 dB の信号対雑音比で十分なこ
とが分かる。図３は 60 dBの信号対雑音比が少なくとも
64のオーバサンプリング比に対応し、（前記モデムが２
サンプル／ビット・タイムを用いるシグマデルタ符号器
で実現されると仮定すれば）64／2＝32 の分割係数を生
じることを示す。
【０００６】よって、オーバサンプリング周波数は実際
の技術によって止むなく制限されるから、かつ値fbは種
々の応用（モデム、音声処理システム、オーディオ等
...）を考慮するとき大きな範囲で変化するのに適して
いるから、ユーザが分割係数を変更し調整できる可変シ
グマデルタ符号器を実現することが極めて望ましい。シ
グマデルタ変換器は費用の高い複雑なVLSI技術での実現
が予定されるから、同一のチップが種々のユーザを満足
させることができることも望ましい。
の技術によって止むなく制限されるから、かつ値fbは種
々の応用（モデム、音声処理システム、オーディオ等
...）を考慮するとき大きな範囲で変化するのに適して
いるから、ユーザが分割係数を変更し調整できる可変シ
グマデルタ符号器を実現することが極めて望ましい。シ
グマデルタ変換器は費用の高い複雑なVLSI技術での実現
が予定されるから、同一のチップが種々のユーザを満足
させることができることも望ましい。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する課題は分割係数の値毎に異なる分割フィルタの係数
を記憶する複雑なテーブルの使用を要せずに分割係数Ｎ
が簡単に変えられる分割フィルタ及び分割フィルタを有
するアナログ／ディジタル変換器を提供することにあ
る。
する課題は分割係数の値毎に異なる分割フィルタの係数
を記憶する複雑なテーブルの使用を要せずに分割係数Ｎ
が簡単に変えられる分割フィルタ及び分割フィルタを有
するアナログ／ディジタル変換器を提供することにあ
る。
【０００８】
【課題を解決するための手段】この課題は、本発明に従
って、シグマデルタ・クロックと同期するシグマデルタ
・パルスＳ(i)の列をPCMサンプルの列に変換する分割フ
ィルタにより解決される。分割フィルタはカウント手段
を含む計算手段を備える。このカウント手段はシグマデ
ルタ・クロックにより駆動され、増加パラメータDELTA
(n)のシーケンスを与えるために、連続的にＮ個のシグ
マデルタ・クロック・パルス中に１増加され、次いで後
続のＮ個のシグマデルタ・クロック・パルス中に２減少
され、そして後続のＮ個のシグマデルタ・クロック・パ
ルス中に再び１増加される。更に計算手段は分割フィル
タ転送機能に対応する係数C(n)の値を記憶する記憶手段
と、シグマデルタ・クロックにより駆動され前記記憶手
段を増加パラメータDELTA(n)により増加する手段とを含
む。最後に、計算手段は下記の式に従って前記記憶手段
の内容C(n)及び入力シグマデルタ・サンプルS(i+n)の列
から 3xN個の入力シグマデルタ・サンプル毎に１つのパ
ルス・コード変調(PCM) サンプルを取出す手段を含む。
って、シグマデルタ・クロックと同期するシグマデルタ
・パルスＳ(i)の列をPCMサンプルの列に変換する分割フ
ィルタにより解決される。分割フィルタはカウント手段
を含む計算手段を備える。このカウント手段はシグマデ
ルタ・クロックにより駆動され、増加パラメータDELTA
(n)のシーケンスを与えるために、連続的にＮ個のシグ
マデルタ・クロック・パルス中に１増加され、次いで後
続のＮ個のシグマデルタ・クロック・パルス中に２減少
され、そして後続のＮ個のシグマデルタ・クロック・パ
ルス中に再び１増加される。更に計算手段は分割フィル
タ転送機能に対応する係数C(n)の値を記憶する記憶手段
と、シグマデルタ・クロックにより駆動され前記記憶手
段を増加パラメータDELTA(n)により増加する手段とを含
む。最後に、計算手段は下記の式に従って前記記憶手段
の内容C(n)及び入力シグマデルタ・サンプルS(i+n)の列
から 3xN個の入力シグマデルタ・サンプル毎に１つのパ
ルス・コード変調(PCM) サンプルを取出す手段を含む。
【数２】
【０００９】シグマデルタ・パルスを受取ると係数C(n)
は直接にかつオンラインで計算されるから、分割フィル
タは、実在する他のディジタル処理資源の使用を要せず
に分割パラメータの値毎に動作することができる。VLSI
チップに組込み可能な本発明による分割フィルタは、異
なる分割係数を必要とする種々の異なる応用に用いるこ
とができる。
は直接にかつオンラインで計算されるから、分割フィル
タは、実在する他のディジタル処理資源の使用を要せず
に分割パラメータの値毎に動作することができる。VLSI
チップに組込み可能な本発明による分割フィルタは、異
なる分割係数を必要とする種々の異なる応用に用いるこ
とができる。
【００１０】本発明の良好な実施例では、分割フィルタ
はそれぞれが前記シグマデルタ・クロックから取出され
る３つの位相遅延クロックのセットにより駆動される３
つの計算手段を備える。前記計算手段の各々は連続する
3xN 個の入力シグマデルタ・パルスのシーケンスから１
つのPCM パルスを計算する。よって、分割フィルタは多
目的分割プロセスを提供するのにPCM クロック、シグマ
デルタ・クロック及びシグマデルタ・パルスの列しか必
要としない。
はそれぞれが前記シグマデルタ・クロックから取出され
る３つの位相遅延クロックのセットにより駆動される３
つの計算手段を備える。前記計算手段の各々は連続する
3xN 個の入力シグマデルタ・パルスのシーケンスから１
つのPCM パルスを計算する。よって、分割フィルタは多
目的分割プロセスを提供するのにPCM クロック、シグマ
デルタ・クロック及びシグマデルタ・パルスの列しか必
要としない。
【００１１】本発明の更に良好な実施例では、３つの計
算手段の各々は制御リード線を有し前記制御リード線が
第１の論理レベルのとき１増加する動作を実行し、逆に
前記制御リード線が第２の論理レベルにあるとき２減少
する動作を実行するカウント手段を含む。３つの計算手
段の各々は更に次のシグマデルタ入力サンプルS(i+n)を
掛ける係数の値C(n)を記憶する第１のレジスタとシグマ
デルタ・クロック周期毎に活動状態になり前記カウント
手段の内容に前記第１のレジスタを加える加算手段とを
含み、前記第１のレジスタにロードされる次の係数C(n+
1)を計算する。各計算手段は更に前記第１のレジスタに
接続されシグマデルタ・パルスの列を受取りシグマデル
タ・クロック(fs)の周期毎に積C(n)xS(i+n) を計算する
乗算手段と前記乗算手段の結果が連続的に増加される第
２のレジスタとを含む。
算手段の各々は制御リード線を有し前記制御リード線が
第１の論理レベルのとき１増加する動作を実行し、逆に
前記制御リード線が第２の論理レベルにあるとき２減少
する動作を実行するカウント手段を含む。３つの計算手
段の各々は更に次のシグマデルタ入力サンプルS(i+n)を
掛ける係数の値C(n)を記憶する第１のレジスタとシグマ
デルタ・クロック周期毎に活動状態になり前記カウント
手段の内容に前記第１のレジスタを加える加算手段とを
含み、前記第１のレジスタにロードされる次の係数C(n+
1)を計算する。各計算手段は更に前記第１のレジスタに
接続されシグマデルタ・パルスの列を受取りシグマデル
タ・クロック(fs)の周期毎に積C(n)xS(i+n) を計算する
乗算手段と前記乗算手段の結果が連続的に増加される第
２のレジスタとを含む。
【００１２】
【実施例】本発明による分割回路は、下記の伝達関数に
従ってＮ個のサンプル毎に１つのフィルタされた出力を
計算することによりフィルタ及び分割機能を同時に実行
する。
従ってＮ個のサンプル毎に１つのフィルタされた出力を
計算することによりフィルタ及び分割機能を同時に実行
する。
【数３】 これは分割のために特に適している。ディジタル・フィ
ルタの係数は下記のＺ伝達関数（関係１）から得られ
る。
ルタの係数は下記のＺ伝達関数（関係１）から得られ
る。
【数４】
【００１３】本発明による装置に含まれたディジタル処
理システムによる１つのPCM サンプルの計算は連続する
3N個の入力サンプルS(i)のセットにより実行される。 P
CM出力サンプルは下記の式（関係２）に等しい。
理システムによる１つのPCM サンプルの計算は連続する
3N個の入力サンプルS(i)のセットにより実行される。 P
CM出力サンプルは下記の式（関係２）に等しい。
【数５】
【００１４】計算に用いる係数は前記関係２の式から得
られる下記の式で与えられる。 ・ n＝0 ... N-1 (W0 ウィンドウ)の場合 Ｃn ＝ n((n+1)／2) ・ n＝N ... 2N-1 (W1 ウィンドウ)の場合 Ｃn ＝ N((N+1)／2) + (n-N)(2N-1-n) ・ n＝2N ... 3N-1 (W2 ウィンドウ)の場合 Ｃn ＝ (3N-n-1)((3N-n)／2)
られる下記の式で与えられる。 ・ n＝0 ... N-1 (W0 ウィンドウ)の場合 Ｃn ＝ n((n+1)／2) ・ n＝N ... 2N-1 (W1 ウィンドウ)の場合 Ｃn ＝ N((N+1)／2) + (n-N)(2N-1-n) ・ n＝2N ... 3N-1 (W2 ウィンドウ)の場合 Ｃn ＝ (3N-n-1)((3N-n)／2)
【００１５】ここで、次のように定義する。 Ｃi+1 ＝ Ｃi + Δi Δi+1 ＝ Δi + δi
【００１６】次の関係式が成立つ。 ・ n ＝ 0 ... N-1 の場合 Ｃn ＝ n((n+1)／2) Ｃn+1 ＝ (n+1)((n+2)／2) Δn ＝ n+1 δn ＝ +1 ・ n ＝ N ... 2xN-1 の場合 Ｃn ＝ N((N+1)／2) + (n-N)(2N-1-n) Ｃn+1 ＝ N((N+1)／2) + (n+1-N)(2N-n-2) Δn ＝ 3N-2n-2 δn ＝ -2 ・ n ＝ 2xN ... 3xN-1 の場合 Ｃn ＝ (3N-n-1)((3N-n)／2) Ｃn+1 ＝ (3N-n-2)((3N-n-1)／2) Δn ＝ -3N+n+1 δn ＝ +1
【００１７】よって、フィルタ係数は重要な特性により
特徴づけられる３つの特有のグループ：２つの連続する
係数の間の差が１からＮまでのステップ毎に１増加され
る第１のグループ（即ち第１のウィンドウw0）、２つの
連続する係数の間の差がＮから2xN-1までのステップ毎
に２減少される第２のグループ (ウィンドウw1)、及び
２つの連続する係数の間の差が2xNから3xN-1までのステ
ップ毎に１増加される第３のグループ（ウィンドウw2）
に分割できることが明白である。これは分割係数Ｎの値
から完全に独立している。図４は本発明による分割回路
に関連するフィルタ関数の係数の変化を示す。
特徴づけられる３つの特有のグループ：２つの連続する
係数の間の差が１からＮまでのステップ毎に１増加され
る第１のグループ（即ち第１のウィンドウw0）、２つの
連続する係数の間の差がＮから2xN-1までのステップ毎
に２減少される第２のグループ (ウィンドウw1)、及び
２つの連続する係数の間の差が2xNから3xN-1までのステ
ップ毎に１増加される第３のグループ（ウィンドウw2）
に分割できることが明白である。これは分割係数Ｎの値
から完全に独立している。図４は本発明による分割回路
に関連するフィルタ関数の係数の変化を示す。
【００１８】図５及び図６は下記の関係に従って値DELT
A(i)の生成から係数C(n)の値を連続して計算する本発明
によるシグマデルタ変換器の分割回路を示す。 C(i+1) ＝ C(i) + DELTA(i)
A(i)の生成から係数C(n)の値を連続して計算する本発明
によるシグマデルタ変換器の分割回路を示す。 C(i+1) ＝ C(i) + DELTA(i)
【００１９】以下に説明するように、パラメータDELTA
(i)のシーケンスの生成による係数の計算は任意の所望
の分割係数の値を与える。
(i)のシーケンスの生成による係数の計算は任意の所望
の分割係数の値を与える。
【００２０】図６は入力SPL(入力サービス優先リスト)
リード線301上のシグマデルタ・パルスの列を受取ってP
CMデータバス303上のPCM ワードに変換する、フィルタ
及び分割装置の詳細な構造を示す。そのために、前記装
置はリード線300 上のオーバサンプリング周波数クロッ
クfs(C) 及びリード線302上のPCMクロックを受取る。１
つのPCMサンプルの計算は、３つの対応する計算ブロッ
ク350、360及び370でそれぞれ実行される３つの別個の
計算によって行なわれ、各計算ブロックはリード線301
で受取った3xN個の入力サンプルのセットから１つのPCM
サンプルを計算する。計算ブロック350、360及び370 は
それぞれ図５に示すリード線302上のPCMクロックを受取
る復号回路310 により生成される３つの位相遅延クロッ
クR0、R1及びR2のセットにより駆動される。復号回路31
0 は、図７に示すようなPCM クロックの周波数の３分の
１の値の周波数の３つの位相遅延クロックR0、R1、R2の
セットを３本のリード線304、305及び306 上にそれぞれ
生成する。３つの計算ブロック350、360及び370 の使用
は、Ｎ個の入力サンプルS(i)毎に１つのPCM サンプルの
完全な生成を可能にするので、所望の分割係数Ｎによる
完全なダウンサンプリング(downsampling)を提供する。
リード線301上のシグマデルタ・パルスの列を受取ってP
CMデータバス303上のPCM ワードに変換する、フィルタ
及び分割装置の詳細な構造を示す。そのために、前記装
置はリード線300 上のオーバサンプリング周波数クロッ
クfs(C) 及びリード線302上のPCMクロックを受取る。１
つのPCMサンプルの計算は、３つの対応する計算ブロッ
ク350、360及び370でそれぞれ実行される３つの別個の
計算によって行なわれ、各計算ブロックはリード線301
で受取った3xN個の入力サンプルのセットから１つのPCM
サンプルを計算する。計算ブロック350、360及び370 は
それぞれ図５に示すリード線302上のPCMクロックを受取
る復号回路310 により生成される３つの位相遅延クロッ
クR0、R1及びR2のセットにより駆動される。復号回路31
0 は、図７に示すようなPCM クロックの周波数の３分の
１の値の周波数の３つの位相遅延クロックR0、R1、R2の
セットを３本のリード線304、305及び306 上にそれぞれ
生成する。３つの計算ブロック350、360及び370 の使用
は、Ｎ個の入力サンプルS(i)毎に１つのPCM サンプルの
完全な生成を可能にするので、所望の分割係数Ｎによる
完全なダウンサンプリング(downsampling)を提供する。
【００２１】第１の計算ブロック350 はフィルタ及び分
割プロセスで用いられる係数C(n)の値を記憶するCOEFF0
レジスタ320を備える。COEFF0レジスタ320はADDER0加算
回路327の対応する出力バスに接続された入力バスを有
する。ブロック350はADDER0加算回路327の出力バスに接
続された入力バスを有するACCU0累算器322 も備える。
以下に説明するように、ADDER0加算回路327 は新たに計
算された係数及び前記関係２の式による一部分のPCM結
果：C0xSi + C1xS(i+1) + C2xS(i+2) ...を計算するた
めに二者択一的に用いられる。カウンタ311はクロック
入力でリード線302上のPCMクロックを受取り、リセット
入力でリード線304上に存在するR0クロックを受取る。
カウンタ311は連続的にDELTA(i)の値を生成するために
用いられるINCCTR0カウンタ321の制御信号を生成する。
INCCTR0カウンタ321 の内容の更新はカウンタ311 の出
力の状態によって１を増加し又は２を減少することによ
り実行される。INCCTR0カウンタ321の出力バスはMPX0多
重化回路324 の第１の入力バスに接続される。MPX0多重
化回路324の第２の入力バスはACCU0累算器322 の出力バ
スに接続される。MPX0多重化回路324はリード線300上の
オーバサンプリング・クロックfs(C)によって制御され
る。MPX0多重化回路324はADDER0加算回路327 の第１の
入力バスに接続される出力バスを有し、ADDER0加算回路
327 はXOR回路ブロック323の出力バスに接続された第２
の入力バスを有する。XOR回路ブロック323はXOR回路の
セットであり、XOR回路の各々はANDゲート326 の出力に
接続された第１の入力とCOEFF0レジスタ320 の出力バス
の対応するリード線に接続された第２の入力を有する。
ANDゲート326はリード線300上のオーバサンプリング・
クロックfs(C)を受取る第１の入力とシグマデルタ・パ
ルスの列の入力サンプルを受取る第２の入力を有する。
ANDゲート326の出力はADDER0加算回路327のキャリイン
(Carry in)入力にも接続される。ACCU0累算器322の出力
はゲート325 の入力に接続され、ゲート325は3xN個のシ
グマデルタ・クロック・パルス毎に計算されたPCM サン
プルを一組のORゲート314の最初の入力に送る。COEFF0
レジスタ320、INCCTR0 カウンタ321、ACCU0累算器322及
びゲート325は図５の復号回路310 により生成される第
１のR0クロックを受取る。COEFF0レジスタ320、INCCTR0
カウンタ321及びACCU0累算器322はリード線300上に存在
するオーバサンプリング・クロックＣも受取る。
割プロセスで用いられる係数C(n)の値を記憶するCOEFF0
レジスタ320を備える。COEFF0レジスタ320はADDER0加算
回路327の対応する出力バスに接続された入力バスを有
する。ブロック350はADDER0加算回路327の出力バスに接
続された入力バスを有するACCU0累算器322 も備える。
以下に説明するように、ADDER0加算回路327 は新たに計
算された係数及び前記関係２の式による一部分のPCM結
果：C0xSi + C1xS(i+1) + C2xS(i+2) ...を計算するた
めに二者択一的に用いられる。カウンタ311はクロック
入力でリード線302上のPCMクロックを受取り、リセット
入力でリード線304上に存在するR0クロックを受取る。
カウンタ311は連続的にDELTA(i)の値を生成するために
用いられるINCCTR0カウンタ321の制御信号を生成する。
INCCTR0カウンタ321 の内容の更新はカウンタ311 の出
力の状態によって１を増加し又は２を減少することによ
り実行される。INCCTR0カウンタ321の出力バスはMPX0多
重化回路324 の第１の入力バスに接続される。MPX0多重
化回路324の第２の入力バスはACCU0累算器322 の出力バ
スに接続される。MPX0多重化回路324はリード線300上の
オーバサンプリング・クロックfs(C)によって制御され
る。MPX0多重化回路324はADDER0加算回路327 の第１の
入力バスに接続される出力バスを有し、ADDER0加算回路
327 はXOR回路ブロック323の出力バスに接続された第２
の入力バスを有する。XOR回路ブロック323はXOR回路の
セットであり、XOR回路の各々はANDゲート326 の出力に
接続された第１の入力とCOEFF0レジスタ320 の出力バス
の対応するリード線に接続された第２の入力を有する。
ANDゲート326はリード線300上のオーバサンプリング・
クロックfs(C)を受取る第１の入力とシグマデルタ・パ
ルスの列の入力サンプルを受取る第２の入力を有する。
ANDゲート326の出力はADDER0加算回路327のキャリイン
(Carry in)入力にも接続される。ACCU0累算器322の出力
はゲート325 の入力に接続され、ゲート325は3xN個のシ
グマデルタ・クロック・パルス毎に計算されたPCM サン
プルを一組のORゲート314の最初の入力に送る。COEFF0
レジスタ320、INCCTR0 カウンタ321、ACCU0累算器322及
びゲート325は図５の復号回路310 により生成される第
１のR0クロックを受取る。COEFF0レジスタ320、INCCTR0
カウンタ321及びACCU0累算器322はリード線300上に存在
するオーバサンプリング・クロックＣも受取る。
【００２２】同様に、第２の計算ブロック360はフィル
タ及び分割プロセスの係数C(n) の値を記憶するCOEFF1
レジスタ330を備え、COEFF1レジスタ330 はADDER1加算
回路337の対応する出力に接続された入力を有する。計
算ブロック360 はADDER1加算回路337の出力バスに接続
された入力バスを有するACCU1累算器332 も備える。以
下に説明するように、ADDER1加算回路337 は新たに計算
された係数及び前記関係２に従って計算された値 C0xSi
+ C1xS(i+1) + C2xS(i+2)の結果を計算するために二者
択一的に用いられる。カウンタ312はクロック入力でリ
ード線302上のPCM クロックを受取り、リセット入力で
リード線305 上に存在するR1クロックを受取る。カウン
タ312は第２の計算ブロック360の係数の計算に必要とす
るシーケンスDELTA(i)を連続的に生成するINCCTR1カウ
ンタ331 の制御信号を生成する。INCCTR1カウンタ331の
更新はカウンタ312の出力の状態によって１を増加し又
は２を減少することにより実行される。INCCTR1カウン
タ331 の出力バスはMPX1多重化回路334の第１の入力バ
スに接続される。MPX1多重化回路334の第２の入力バス
はACCU1累算器332 の出力バスに接続される。MPX1多重
化回路334はリード線300上のオーバサンプリング・クロ
ックfs(C)により制御される。MPX1多重化回路334はADDE
R1加算回路337の第１の入力バスに接続される出力バス
を有し、ADDER1加算回路337はXOR回路ブロック333の出
力バスに接続された第２の入力バスを有する。XOR 回路
ブロック333はXOR回路のセットであり、XOR回路の各々
はANDゲート336 の出力に接続された第１の入力とCOEFF
1レジスタ330 の出力バスの対応するリード線に接続さ
れた第２の入力を有する。ANDゲート336はリード線300
上のオーバサンプリング・クロックfs(C) を受取る第１
の入力と前記シグマデルタ変換器から来る入力サンプル
を受取る第２の入力とを有する。ANDゲート336の出力は
ADDER1加算回路337のキャリイン入力にも接続される。A
CCU1累算器332の出力はゲート335の入力に接続され、ゲ
ート335は計算ブロック360 により3xN個のシグマデルタ
・クロック・パルス毎に計算されたPCM サンプルを出力
し、その出力はORゲート314 の二番目の入力バスに送ら
れる。前述のように、COEFF1レジスタ330、INCCTR1カウ
ンタ331、ACCU1累算器332及びゲート335は図５の復号回
路310 により生成される第２のR1クロックを受取る。CO
EFF1レジスタ330、INCCTR1カウンタ331及びACCU1累算器
332 はリード線300上に存在するオーバサンプリング・
クロックfs(c)も受取る。
タ及び分割プロセスの係数C(n) の値を記憶するCOEFF1
レジスタ330を備え、COEFF1レジスタ330 はADDER1加算
回路337の対応する出力に接続された入力を有する。計
算ブロック360 はADDER1加算回路337の出力バスに接続
された入力バスを有するACCU1累算器332 も備える。以
下に説明するように、ADDER1加算回路337 は新たに計算
された係数及び前記関係２に従って計算された値 C0xSi
+ C1xS(i+1) + C2xS(i+2)の結果を計算するために二者
択一的に用いられる。カウンタ312はクロック入力でリ
ード線302上のPCM クロックを受取り、リセット入力で
リード線305 上に存在するR1クロックを受取る。カウン
タ312は第２の計算ブロック360の係数の計算に必要とす
るシーケンスDELTA(i)を連続的に生成するINCCTR1カウ
ンタ331 の制御信号を生成する。INCCTR1カウンタ331の
更新はカウンタ312の出力の状態によって１を増加し又
は２を減少することにより実行される。INCCTR1カウン
タ331 の出力バスはMPX1多重化回路334の第１の入力バ
スに接続される。MPX1多重化回路334の第２の入力バス
はACCU1累算器332 の出力バスに接続される。MPX1多重
化回路334はリード線300上のオーバサンプリング・クロ
ックfs(C)により制御される。MPX1多重化回路334はADDE
R1加算回路337の第１の入力バスに接続される出力バス
を有し、ADDER1加算回路337はXOR回路ブロック333の出
力バスに接続された第２の入力バスを有する。XOR 回路
ブロック333はXOR回路のセットであり、XOR回路の各々
はANDゲート336 の出力に接続された第１の入力とCOEFF
1レジスタ330 の出力バスの対応するリード線に接続さ
れた第２の入力を有する。ANDゲート336はリード線300
上のオーバサンプリング・クロックfs(C) を受取る第１
の入力と前記シグマデルタ変換器から来る入力サンプル
を受取る第２の入力とを有する。ANDゲート336の出力は
ADDER1加算回路337のキャリイン入力にも接続される。A
CCU1累算器332の出力はゲート335の入力に接続され、ゲ
ート335は計算ブロック360 により3xN個のシグマデルタ
・クロック・パルス毎に計算されたPCM サンプルを出力
し、その出力はORゲート314 の二番目の入力バスに送ら
れる。前述のように、COEFF1レジスタ330、INCCTR1カウ
ンタ331、ACCU1累算器332及びゲート335は図５の復号回
路310 により生成される第２のR1クロックを受取る。CO
EFF1レジスタ330、INCCTR1カウンタ331及びACCU1累算器
332 はリード線300上に存在するオーバサンプリング・
クロックfs(c)も受取る。
【００２３】同様に、第３の計算ブロック370は第３の
シリーズの3xN入力サンプルのフィルタ及び分割プロセ
スに必要な係数C(n) の値を記憶するCOEFF2レジスタ340
を備える。COEFF1レジスタ340はADDER2加算回路347の出
力バスに接続される入力バスを有する。計算ブロック37
0 はADDER2加算回路347 の出力バスに接続された入力バ
スを有するACCU2累算器342 も備える。以下に説明する
ように、ADDER2加算回路347は新たに計算された係数及
び前記関係２に従って計算される値の結果C0xSi +C1xS
(i+1) + C2xS(i+2)を計算するために二者択一的に用い
られる。カウンタ313はクロック入力でリード線302上の
PCMクロックを受取り、リセット入力でリード線306 上
に存在するR2クロックを受取る。カウンタ313は第３の
計算ブロック370が受取った三番目の3xN個の入力サンプ
ルのセットの処理に必要なDELTA(i) のシーケンスを連
続的に生成するINCCTR2カウンタ341の制御信号を生成す
る。INCCTR0カウンタ及びINCCTR1カウンタの場合と同様
に、INCCTR2カウンタ341の更新はカウンタ313 の出力の
状態によって１を増加し又は２を減少することにより実
行される。INCCTR2カウンタ341の出力バスはMPX2多重化
回路344の第１の入力バスに接続される。MPX2多重化回
路344の第２の入力バスはACCU2累算器342 の出力バスに
接続される。MPX2多重化回路344はリード線300上のオー
バサンプリング・クロックＣによって制御される。MPX2
多重化回路344はADDER2加算回路347の第１の入力バスに
接続される出力バスを有し、ADDER2加算回路347はXOR回
路ブロック343の出力バスに接続された第２の入力バス
を有する。XOR 回路ブロック343はXOR回路のセットであ
り、XOR回路の各々はANDゲート346 の出力に接続された
第１の入力とCOEFF2レジスタ340 の出力バスの対応する
リード線に接続された第２の入力とを有する。ANDゲー
ト346はリード線300 上のオーバサンプリング・クロッ
クfs(C) を受取る第１の入力と前記シグマデルタ変換器
から来る入力サンプルを受取る第２の入力とを有する。
ANDゲート346の出力はADDER2加算回路347 のキャリイン
入力にも接続される。ACCU2累算器342の出力はゲート34
5 の入力に接続され、ゲート345は3xN個のシグマデルタ
・クロック周期毎に所望のPCM サンプルを出力し、その
出力はORゲート314の三番目の入力バスに送られる。前
述にように、COEFF2レジスタ340、INCCTR2 カウンタ34
1、ACCU2累算器342及びゲート345は、図５の復号回路31
0により生成される第３のR2クロックを受取る。COEFF2
レジスタ340、INCCTR2カウンタ341及びACCU2累算器342
はリード線300上に存在するオーバサンプリング・クロ
ックfs(c)も受取る。
シリーズの3xN入力サンプルのフィルタ及び分割プロセ
スに必要な係数C(n) の値を記憶するCOEFF2レジスタ340
を備える。COEFF1レジスタ340はADDER2加算回路347の出
力バスに接続される入力バスを有する。計算ブロック37
0 はADDER2加算回路347 の出力バスに接続された入力バ
スを有するACCU2累算器342 も備える。以下に説明する
ように、ADDER2加算回路347は新たに計算された係数及
び前記関係２に従って計算される値の結果C0xSi +C1xS
(i+1) + C2xS(i+2)を計算するために二者択一的に用い
られる。カウンタ313はクロック入力でリード線302上の
PCMクロックを受取り、リセット入力でリード線306 上
に存在するR2クロックを受取る。カウンタ313は第３の
計算ブロック370が受取った三番目の3xN個の入力サンプ
ルのセットの処理に必要なDELTA(i) のシーケンスを連
続的に生成するINCCTR2カウンタ341の制御信号を生成す
る。INCCTR0カウンタ及びINCCTR1カウンタの場合と同様
に、INCCTR2カウンタ341の更新はカウンタ313 の出力の
状態によって１を増加し又は２を減少することにより実
行される。INCCTR2カウンタ341の出力バスはMPX2多重化
回路344の第１の入力バスに接続される。MPX2多重化回
路344の第２の入力バスはACCU2累算器342 の出力バスに
接続される。MPX2多重化回路344はリード線300上のオー
バサンプリング・クロックＣによって制御される。MPX2
多重化回路344はADDER2加算回路347の第１の入力バスに
接続される出力バスを有し、ADDER2加算回路347はXOR回
路ブロック343の出力バスに接続された第２の入力バス
を有する。XOR 回路ブロック343はXOR回路のセットであ
り、XOR回路の各々はANDゲート346 の出力に接続された
第１の入力とCOEFF2レジスタ340 の出力バスの対応する
リード線に接続された第２の入力とを有する。ANDゲー
ト346はリード線300 上のオーバサンプリング・クロッ
クfs(C) を受取る第１の入力と前記シグマデルタ変換器
から来る入力サンプルを受取る第２の入力とを有する。
ANDゲート346の出力はADDER2加算回路347 のキャリイン
入力にも接続される。ACCU2累算器342の出力はゲート34
5 の入力に接続され、ゲート345は3xN個のシグマデルタ
・クロック周期毎に所望のPCM サンプルを出力し、その
出力はORゲート314の三番目の入力バスに送られる。前
述にように、COEFF2レジスタ340、INCCTR2 カウンタ34
1、ACCU2累算器342及びゲート345は、図５の復号回路31
0により生成される第３のR2クロックを受取る。COEFF2
レジスタ340、INCCTR2カウンタ341及びACCU2累算器342
はリード線300上に存在するオーバサンプリング・クロ
ックfs(c)も受取る。
【００２４】本発明によればフィルタ及び分割回路の動
作は下記のようになる。
作は下記のようになる。
【００２５】第１の計算ブロック350について考察す
る。リード線300上に存在するオーバサンプリング・ク
ロックfs(C)のクロック周期毎に、INCCTR0カウンタ321
はカウンタ311 の出力の状態によって１増加するか又は
２減少することにより図４に示す次のシーケンスDELTA
(i)の要素を生成する。次いで、COEFF0レジスタ320で係
数C(n)の更新が実行される。そのために、オーバサンプ
リング・クロック周期fs(C)の前半部で、即ちリード線3
00上のfsクロックが低いレベルの時に、MPX0 多重化回
路324 はINCCTR0カウンタ321の出力バスで運ばれた値DE
LTA(i)をADDER0加算回路327の第１の入力バスに送る。
リード線300上のオーバサンプリング・クロックfs(C)が
低いレベルであるからANDゲート326 の出力は低いレベ
ルにセットされるので、ADDER0加算回路327 の第２の入
力バスはXOR回路ブロック323を介してCOEFF0レジスタ32
0の内容を受取る。同様に、ADDER0加算回路327のキャリ
イン入力も低いレベルである。よってADDER0加算回路32
7は計算：C(n)＝C(n-1) + DELTA(n-1)を実行し、結果C
(n)はシグマデルタ・クロック周期の立上りエッジ、即
ちシグマデルタ・クロック周期の前半部でCOEFF0レジス
タ320 に記憶される。オーバサンプリング・クロック周
期の後半部で、即ち前記クロックが高いレベルである
時、MPX0多重化回路324はACCU0累算器322の内容をADDER
0加算回路327の第１の入力バスに送り、同時にその第２
の入力バスはXORゲート323の出力を受取る。XOR ゲート
323は、オーバサンプリング・クロック周期の後半部で
リード線301上に存在している入力サンプルSPLの値によ
り、COEFF0レジスタ320の内容又はその逆の値をADDER0
加算回路327に送る。同時に、入力サンプルSPLの値はAN
Dゲート326を介してADDER0加算回路327のキャリイン入
力に送られる。これは前記関係２に参照された項の計算
を行なう極めて簡単な方法を与える。よって、シグマデ
ルタ・クロック周期の後半部で、リード線301上の入力
シグマデルタ・サンプル S(i+1)はCOEFF0レジスタ320に
記憶された係数C(n)の値を掛け、その結果C(n)xS(i+n)
はADDER0加算回路327 によりACCU0累算器322の内容に加
えられる。前記加算の結果、即ちPCMサンプル C(0)xS
(i) + C(1)xS(i+1) + C(2)xS(i+2)の一部分の計算は、
オーバサンプリング・クロックfsの立下りエッジ、即ち
シグマデルタ・クロックfsのクロック周期の後半部の終
りでACCU0累算器322にロードされる。INCCTR0 カウンタ
321は計算ブロック350 によるPCMサンプルの計算に必要
とするシーケンスDELTA(i)を連続的に生成するために用
いられ、下記のようにカウンタ311 により制御される。
カウンタ311 の出力が低いレベルにセットされていると
き、リード線300 上のオーバサンプリング・クロックfs
(C)が高いレベルに移るとINCCTR0カウンタ321は１増加
される。逆に、カウンタ311の出力が高いレベルにセッ
トされると、INCCTR0カウンタ321 はリード線300上のオ
ーバサンプリング・クロック周期の立上りエッジで２減
少される。INCCTR0カウンタ321の構造は当業者にはよく
知られているので詳細な説明は行なわない。よって、IN
CCTR0カウンタ321はクロック周期毎に、より正確にはオ
ーバサンプリング・クロック周期の半分毎に前記クロッ
クが高いレベルに移ると、関係式C(n)＝C(n-1) + DELTA
(n-1)に従ってPCMサンプルを計算するのに必要な係数の
値の更新に用いられるDELTA の値を記憶する。前記係数
C(n)の値の更新は次のクロック周期の前半部で起きる。
図５の復号回路310 によって生成されたR0クロックは異
なるレジスタ及びカウンタをリセットするために用いら
れる。COEFF0レジスタ320、INCCTR0カウンタ321 及びカ
ウンタ311はリード線304上のR0クロックが高いレベルに
移るとリセットされる。逆に、ACCU0累算器322は前記R0
クロックが低いレベルに移るとリセットされる。更に、
カウンタ311 はリード線302上のPCMクロックの立上りエ
ッジで切替えられる。よって、リード線304上のR0クロ
ックが高いレベルに移ると、カウンタ311はリセットさ
れ、その出力は低いレベルにセットされる。そしてINCC
TR0カウンタ321はＮ個のオーバサンプリング・クロック
のセットの周期中に１増加される。リード線302上の次
のPCMパルスで、カウンタ311は高いレベルに移り、INCC
TR0カウンタ321はＮ個のオーバサンプリング・クロック
のセットの周期で２減少される。
る。リード線300上に存在するオーバサンプリング・ク
ロックfs(C)のクロック周期毎に、INCCTR0カウンタ321
はカウンタ311 の出力の状態によって１増加するか又は
２減少することにより図４に示す次のシーケンスDELTA
(i)の要素を生成する。次いで、COEFF0レジスタ320で係
数C(n)の更新が実行される。そのために、オーバサンプ
リング・クロック周期fs(C)の前半部で、即ちリード線3
00上のfsクロックが低いレベルの時に、MPX0 多重化回
路324 はINCCTR0カウンタ321の出力バスで運ばれた値DE
LTA(i)をADDER0加算回路327の第１の入力バスに送る。
リード線300上のオーバサンプリング・クロックfs(C)が
低いレベルであるからANDゲート326 の出力は低いレベ
ルにセットされるので、ADDER0加算回路327 の第２の入
力バスはXOR回路ブロック323を介してCOEFF0レジスタ32
0の内容を受取る。同様に、ADDER0加算回路327のキャリ
イン入力も低いレベルである。よってADDER0加算回路32
7は計算：C(n)＝C(n-1) + DELTA(n-1)を実行し、結果C
(n)はシグマデルタ・クロック周期の立上りエッジ、即
ちシグマデルタ・クロック周期の前半部でCOEFF0レジス
タ320 に記憶される。オーバサンプリング・クロック周
期の後半部で、即ち前記クロックが高いレベルである
時、MPX0多重化回路324はACCU0累算器322の内容をADDER
0加算回路327の第１の入力バスに送り、同時にその第２
の入力バスはXORゲート323の出力を受取る。XOR ゲート
323は、オーバサンプリング・クロック周期の後半部で
リード線301上に存在している入力サンプルSPLの値によ
り、COEFF0レジスタ320の内容又はその逆の値をADDER0
加算回路327に送る。同時に、入力サンプルSPLの値はAN
Dゲート326を介してADDER0加算回路327のキャリイン入
力に送られる。これは前記関係２に参照された項の計算
を行なう極めて簡単な方法を与える。よって、シグマデ
ルタ・クロック周期の後半部で、リード線301上の入力
シグマデルタ・サンプル S(i+1)はCOEFF0レジスタ320に
記憶された係数C(n)の値を掛け、その結果C(n)xS(i+n)
はADDER0加算回路327 によりACCU0累算器322の内容に加
えられる。前記加算の結果、即ちPCMサンプル C(0)xS
(i) + C(1)xS(i+1) + C(2)xS(i+2)の一部分の計算は、
オーバサンプリング・クロックfsの立下りエッジ、即ち
シグマデルタ・クロックfsのクロック周期の後半部の終
りでACCU0累算器322にロードされる。INCCTR0 カウンタ
321は計算ブロック350 によるPCMサンプルの計算に必要
とするシーケンスDELTA(i)を連続的に生成するために用
いられ、下記のようにカウンタ311 により制御される。
カウンタ311 の出力が低いレベルにセットされていると
き、リード線300 上のオーバサンプリング・クロックfs
(C)が高いレベルに移るとINCCTR0カウンタ321は１増加
される。逆に、カウンタ311の出力が高いレベルにセッ
トされると、INCCTR0カウンタ321 はリード線300上のオ
ーバサンプリング・クロック周期の立上りエッジで２減
少される。INCCTR0カウンタ321の構造は当業者にはよく
知られているので詳細な説明は行なわない。よって、IN
CCTR0カウンタ321はクロック周期毎に、より正確にはオ
ーバサンプリング・クロック周期の半分毎に前記クロッ
クが高いレベルに移ると、関係式C(n)＝C(n-1) + DELTA
(n-1)に従ってPCMサンプルを計算するのに必要な係数の
値の更新に用いられるDELTA の値を記憶する。前記係数
C(n)の値の更新は次のクロック周期の前半部で起きる。
図５の復号回路310 によって生成されたR0クロックは異
なるレジスタ及びカウンタをリセットするために用いら
れる。COEFF0レジスタ320、INCCTR0カウンタ321 及びカ
ウンタ311はリード線304上のR0クロックが高いレベルに
移るとリセットされる。逆に、ACCU0累算器322は前記R0
クロックが低いレベルに移るとリセットされる。更に、
カウンタ311 はリード線302上のPCMクロックの立上りエ
ッジで切替えられる。よって、リード線304上のR0クロ
ックが高いレベルに移ると、カウンタ311はリセットさ
れ、その出力は低いレベルにセットされる。そしてINCC
TR0カウンタ321はＮ個のオーバサンプリング・クロック
のセットの周期中に１増加される。リード線302上の次
のPCMパルスで、カウンタ311は高いレベルに移り、INCC
TR0カウンタ321はＮ個のオーバサンプリング・クロック
のセットの周期で２減少される。
【００２６】同様に、リード線302上の次のPCMクロック
のパルスで、カウンタ311 の出力は再び低いレベルに移
り、INCCTR0カウンタ321は再びＮ個のオーバサンプリン
グ・クロックのセットの周期で１増加される。INCCTR0
カウンタ321の内容は図４に示すDELTA(i)の値の変化に
完全に適合することが分かる。よって、3xN 個の連続す
るオーバサンプリング・クロック周期の終りで、ACCU0
累算器322は下式によりシグマデルタ・パルスから取出
された１つのPCM サンプルの値をロードされる。
のパルスで、カウンタ311 の出力は再び低いレベルに移
り、INCCTR0カウンタ321は再びＮ個のオーバサンプリン
グ・クロックのセットの周期で１増加される。INCCTR0
カウンタ321の内容は図４に示すDELTA(i)の値の変化に
完全に適合することが分かる。よって、3xN 個の連続す
るオーバサンプリング・クロック周期の終りで、ACCU0
累算器322は下式によりシグマデルタ・パルスから取出
された１つのPCM サンプルの値をロードされる。
【数６】
【００２７】PCMサンプルはR0クロックのパルス毎にゲ
ート325の出力に送られ、ORゲート314の最初の入力で受
取る。計算ブロック350により計算されたPCM 出力サン
プルの生成に個数3xNの入力サンプルが必要とされてい
るから、計算ブロック350により生成されたPCM サンプ
ルは周波数fs／3Nで現われる。計算ブロック360及び370
は計算ブロック350と同様に動作するが、計算ブロック3
60(又は370)は復号回路310によりリード線305(又は306)
に生成される位相遅延R1クロック(又はR2クロック)によ
り駆動されるから、前記動作は位相遅延についてだけで
ある。簡単に言えば、計算ブロック360(又は370)は次の
ように動作する。すなわち、リード線300 上に存在する
オーバサンプリング・クロックfs(C)のクロック周期毎
に、INCCTR1カウンタ331(又はINCCTR2カウンタ341)はカ
ウンタ312(又は313)の制御の下にDELTAの値を計算す
る。そのために、オーバサンプリング・クロック周期fs
(C) の前半部で、MPX1多重化回路334(又はMPX2多重化回
路344)はINCCTR1カウンタ331 (又は341)の出力の値DELT
A(n-1)をADDER1加算回路337(又はADDER2加算回路347)の
第１の入力バスに送る。ANDゲート336(又は346)の出力
は低いレベルであるので、ADDER1加算回路337(又はADDE
R2加算回路347) の第２の入力バスは、COEFF1レジスタ3
30(又はCOEFF2レジスタ340)の内容C(n-1)をXOR回路333
(又は343) を介して受取る。同様に、ADDER1加算回路33
7(又はADDER2加算回路347)のキャリイン入力は低いレベ
ルである。ADDER1加算回路337(又はADDER2加算回路347)
は計算C(n)＝C(n-1)+ DELTA(n-1) を実行する。前記計
算の結果はオーバサンプリング・クロック周期fs(C) の
立上りエッジ、即ちそのクロック周期の前半部の終りで
再びCOEFF1レジスタ330(又はCOEFF2レジスタ340)に記憶
される。前述のように、クロック周期の後半部で、MPX1
多重化回路334 (又はMPX2多重化回路344) はACCU1累算
器332(又はACCU2累算器342)の内容を送る、すなわち、P
CMサンプル計算 C(0)xS(i+1) +C(1)xS(i+2) + C(2)xS(i
+3) + ... (又は C(0)xS(i+2) + C(1)xS(i+3) + C(2)xS
(i+4) + ...）の一部分の結果をADDER1加算回路337 (又
はADDER2加算回路347)の第１の入力バスに運ぶのに対
し、ADDER1加算回路337(又はADDER2加算回路347)の第２
の入力バスはXORゲート333(又は343)の出力を受取る。
同時に、ANDゲート336(又は346)を介して入力サンプルS
PLの値がADDER1加算回路337 (又はADDER2加算回路347)
のキャリイン入力に与えられる。よって、シグマデルタ
・クロック周期の後半部で、前に計算されてCOEFF1レジ
スタ330(又はCOEFF2レジスタ340)に記憶されている係数
C(n)の値をリード線301 上の入力シグマデルタ・サンプ
ルS(i+n)に掛ける。ADDER1加算回路337(又はADDER2加算
回路347)により積 C(n)xS(i+n)にACCU1累算器332(又はA
CCU2累算器342)の内容を加える。前記加算の結果は、計
算ブロック360(又は370)により計算されたPCM サンプル
の一部分の結果に対応して、オーバサンプリング・クロ
ックfs(C) の立下りエッジ、即ちクロック周期の後半部
の終りでACCU1累算器332(又はACCU2累算器342) にロー
ドされる。INCCTR1カウンタ331 (又はINCCTR2カウンタ3
41)は、係数C(n)の計算に必要なシーケンスDELTA(n)を
連続的に生成するために用いられ、カウンタ312(又はカ
ウンタ313)により下記のように制御される。即ち、カウ
ンタ312(又は313)の出力が低いレベルにセットされる
と、INCCTR1カウンタ331(又はINCCTR2カウンタ341)はオ
ーバサンプリング・クロックの立上りエッジで１増加さ
れる。逆に、カウンタ312(又は313)の出力が高いレベル
にセットされると、INCCTR1カウンタ331(又はINCCTR2カ
ウンタ341)はリード線300 上のオーバサンプリング・ク
ロックの立上りエッジで２減少される。よって、INCCTR
1カウンタ331(又はINCCTR2カウンタ341)は、新しい係数
C(n)の計算に用いられるDELTA(n)の値をオーバサンプリ
ング・クロックの立上りエッジ毎に記憶する。前述のよ
うに、前記係数C(i)の値の更新は次のクロック周期の前
半部で起きる。図５の復号回路310 で生成されたR1(又
はR2)クロックは異なるレジスタ及びカウンタをリセッ
トするのに用いられる。すなわち、COEFF1レジスタ33
0、INCCTR1カウンタ331及びカウンタ312(又はCOEFF2レ
ジスタ340、INCCTR2カウンタ341及びカウンタ313)がR1
(又はR2)クロックの立上りエッジでリセットされる。他
方、ACCU1累算器332(又はACCU2累算器342)はR1(又はR2)
クロックの立下りエッジでリセットされる。更に、カウ
ンタ312(又は313)はリード線302のPCM クロックの立上
りエッジ毎に切替えられる。よって、R1クロック(又はR
2クロック)が高いレベルに移ると、カウンタ312(又は31
3) はリセットされ、その出力は低くなる。そしてINCCT
R1カウンタ331(又はINCCTR2カウンタ341)はＮ個のオー
バサンプリング・クロックのセットの周期で１増加され
る。次の PCMパルスで、カウンタ312(又は313)が切替え
られ、INCCTR1カウンタ331(又はINCCTR2カウンタ341)は
次のＮ個のオーバサンプリング・クロックのセットの周
期で２減少される。以下、同様である。よって、3xN 個
の連続するオーバサンプリング・クロックの周期の終り
で、ACCU1累算器332(又はACCU2累算器342)でPCM パルス
が得られる。前記PCMパルスは、R1クロック(又はR2クロ
ック)により制御されるゲート335(又は345)を介してOR
ゲート314の二番目(又は三番目)の入力に送られる。
ート325の出力に送られ、ORゲート314の最初の入力で受
取る。計算ブロック350により計算されたPCM 出力サン
プルの生成に個数3xNの入力サンプルが必要とされてい
るから、計算ブロック350により生成されたPCM サンプ
ルは周波数fs／3Nで現われる。計算ブロック360及び370
は計算ブロック350と同様に動作するが、計算ブロック3
60(又は370)は復号回路310によりリード線305(又は306)
に生成される位相遅延R1クロック(又はR2クロック)によ
り駆動されるから、前記動作は位相遅延についてだけで
ある。簡単に言えば、計算ブロック360(又は370)は次の
ように動作する。すなわち、リード線300 上に存在する
オーバサンプリング・クロックfs(C)のクロック周期毎
に、INCCTR1カウンタ331(又はINCCTR2カウンタ341)はカ
ウンタ312(又は313)の制御の下にDELTAの値を計算す
る。そのために、オーバサンプリング・クロック周期fs
(C) の前半部で、MPX1多重化回路334(又はMPX2多重化回
路344)はINCCTR1カウンタ331 (又は341)の出力の値DELT
A(n-1)をADDER1加算回路337(又はADDER2加算回路347)の
第１の入力バスに送る。ANDゲート336(又は346)の出力
は低いレベルであるので、ADDER1加算回路337(又はADDE
R2加算回路347) の第２の入力バスは、COEFF1レジスタ3
30(又はCOEFF2レジスタ340)の内容C(n-1)をXOR回路333
(又は343) を介して受取る。同様に、ADDER1加算回路33
7(又はADDER2加算回路347)のキャリイン入力は低いレベ
ルである。ADDER1加算回路337(又はADDER2加算回路347)
は計算C(n)＝C(n-1)+ DELTA(n-1) を実行する。前記計
算の結果はオーバサンプリング・クロック周期fs(C) の
立上りエッジ、即ちそのクロック周期の前半部の終りで
再びCOEFF1レジスタ330(又はCOEFF2レジスタ340)に記憶
される。前述のように、クロック周期の後半部で、MPX1
多重化回路334 (又はMPX2多重化回路344) はACCU1累算
器332(又はACCU2累算器342)の内容を送る、すなわち、P
CMサンプル計算 C(0)xS(i+1) +C(1)xS(i+2) + C(2)xS(i
+3) + ... (又は C(0)xS(i+2) + C(1)xS(i+3) + C(2)xS
(i+4) + ...）の一部分の結果をADDER1加算回路337 (又
はADDER2加算回路347)の第１の入力バスに運ぶのに対
し、ADDER1加算回路337(又はADDER2加算回路347)の第２
の入力バスはXORゲート333(又は343)の出力を受取る。
同時に、ANDゲート336(又は346)を介して入力サンプルS
PLの値がADDER1加算回路337 (又はADDER2加算回路347)
のキャリイン入力に与えられる。よって、シグマデルタ
・クロック周期の後半部で、前に計算されてCOEFF1レジ
スタ330(又はCOEFF2レジスタ340)に記憶されている係数
C(n)の値をリード線301 上の入力シグマデルタ・サンプ
ルS(i+n)に掛ける。ADDER1加算回路337(又はADDER2加算
回路347)により積 C(n)xS(i+n)にACCU1累算器332(又はA
CCU2累算器342)の内容を加える。前記加算の結果は、計
算ブロック360(又は370)により計算されたPCM サンプル
の一部分の結果に対応して、オーバサンプリング・クロ
ックfs(C) の立下りエッジ、即ちクロック周期の後半部
の終りでACCU1累算器332(又はACCU2累算器342) にロー
ドされる。INCCTR1カウンタ331 (又はINCCTR2カウンタ3
41)は、係数C(n)の計算に必要なシーケンスDELTA(n)を
連続的に生成するために用いられ、カウンタ312(又はカ
ウンタ313)により下記のように制御される。即ち、カウ
ンタ312(又は313)の出力が低いレベルにセットされる
と、INCCTR1カウンタ331(又はINCCTR2カウンタ341)はオ
ーバサンプリング・クロックの立上りエッジで１増加さ
れる。逆に、カウンタ312(又は313)の出力が高いレベル
にセットされると、INCCTR1カウンタ331(又はINCCTR2カ
ウンタ341)はリード線300 上のオーバサンプリング・ク
ロックの立上りエッジで２減少される。よって、INCCTR
1カウンタ331(又はINCCTR2カウンタ341)は、新しい係数
C(n)の計算に用いられるDELTA(n)の値をオーバサンプリ
ング・クロックの立上りエッジ毎に記憶する。前述のよ
うに、前記係数C(i)の値の更新は次のクロック周期の前
半部で起きる。図５の復号回路310 で生成されたR1(又
はR2)クロックは異なるレジスタ及びカウンタをリセッ
トするのに用いられる。すなわち、COEFF1レジスタ33
0、INCCTR1カウンタ331及びカウンタ312(又はCOEFF2レ
ジスタ340、INCCTR2カウンタ341及びカウンタ313)がR1
(又はR2)クロックの立上りエッジでリセットされる。他
方、ACCU1累算器332(又はACCU2累算器342)はR1(又はR2)
クロックの立下りエッジでリセットされる。更に、カウ
ンタ312(又は313)はリード線302のPCM クロックの立上
りエッジ毎に切替えられる。よって、R1クロック(又はR
2クロック)が高いレベルに移ると、カウンタ312(又は31
3) はリセットされ、その出力は低くなる。そしてINCCT
R1カウンタ331(又はINCCTR2カウンタ341)はＮ個のオー
バサンプリング・クロックのセットの周期で１増加され
る。次の PCMパルスで、カウンタ312(又は313)が切替え
られ、INCCTR1カウンタ331(又はINCCTR2カウンタ341)は
次のＮ個のオーバサンプリング・クロックのセットの周
期で２減少される。以下、同様である。よって、3xN 個
の連続するオーバサンプリング・クロックの周期の終り
で、ACCU1累算器332(又はACCU2累算器342)でPCM パルス
が得られる。前記PCMパルスは、R1クロック(又はR2クロ
ック)により制御されるゲート335(又は345)を介してOR
ゲート314の二番目(又は三番目)の入力に送られる。
【００２８】結論として、各々がORゲート314の１つの
入力に送ろうとする3xN個の入力サンプル毎に１つのPCM
サンプルを生成する３つの計算ブロック350、360及び37
0のセットは、fa／Nの周波数でPCMサンプルの列を生成
する。ORゲート314 の出力は、所望の周波数fs／NでPCM
データバスにPCMワードを供給するレジスタ315の入力に
接続される。
入力に送ろうとする3xN個の入力サンプル毎に１つのPCM
サンプルを生成する３つの計算ブロック350、360及び37
0のセットは、fa／Nの周波数でPCMサンプルの列を生成
する。ORゲート314 の出力は、所望の周波数fs／NでPCM
データバスにPCMワードを供給するレジスタ315の入力に
接続される。
【００２９】図７は前記動作の詳細を分割係数が４に等
しいときのフィルタ及び分割プロセス含まれる種々のタ
イミング図によって示す。INCCTR0カウンタ321、COEFF0
レジスタ320、INCCTR1カウンタ331、COEFF1レジスタ33
0、INCCTR2カウンタ341及びCOEFF2レジスタ340 の連続
的な更新プロセスも示される。各計算ブロック350、360
又は370の動作は類似しているが位相が遅延しているこ
とは明白である。
しいときのフィルタ及び分割プロセス含まれる種々のタ
イミング図によって示す。INCCTR0カウンタ321、COEFF0
レジスタ320、INCCTR1カウンタ331、COEFF1レジスタ33
0、INCCTR2カウンタ341及びCOEFF2レジスタ340 の連続
的な更新プロセスも示される。各計算ブロック350、360
又は370の動作は類似しているが位相が遅延しているこ
とは明白である。
【００３０】よって、分割プロセスは容易に所定のパラ
メータにプリセットし調整することができる、即ちPCM
信号に必要な分解能に到達するためにオーバサンプリン
グ速度及び分割係数は広い範囲で容易に調整することが
できる。フィルタ及び分割プロセスは分割係数の値に関
係なく動作する。これは、より高い所望の分割係数の値
に関して適切な大きさを有するレジスタ、加算器、多重
化回路及び累算器を用いて簡単に達成される。例えば、
もし所望のより高い分割係数がＮに等しければ、レジス
タ、加算器、多重化回路及び累算器はそれぞれ値Ｎ3 を
制御できねばならない。それに従ってビット数が選択さ
れねばならない。一組の計算ブロック350、360及び370
は、リード線300上のオーバサンプリング・クロック、
リード線301上のシグマデルタ・パルスの列、及び分割
プロセスから生じるPCMワードを引渡すべき時点を正確
に示すリード線302上のPCMクロックの供給だけを必要と
する。本発明によるフィルタ及び分割プロセスは種々の
異なる応用に特に適している。更に、分割係数の調整は
符号器に入っているクロックの調整により容易に行なう
ことができる。
メータにプリセットし調整することができる、即ちPCM
信号に必要な分解能に到達するためにオーバサンプリン
グ速度及び分割係数は広い範囲で容易に調整することが
できる。フィルタ及び分割プロセスは分割係数の値に関
係なく動作する。これは、より高い所望の分割係数の値
に関して適切な大きさを有するレジスタ、加算器、多重
化回路及び累算器を用いて簡単に達成される。例えば、
もし所望のより高い分割係数がＮに等しければ、レジス
タ、加算器、多重化回路及び累算器はそれぞれ値Ｎ3 を
制御できねばならない。それに従ってビット数が選択さ
れねばならない。一組の計算ブロック350、360及び370
は、リード線300上のオーバサンプリング・クロック、
リード線301上のシグマデルタ・パルスの列、及び分割
プロセスから生じるPCMワードを引渡すべき時点を正確
に示すリード線302上のPCMクロックの供給だけを必要と
する。本発明によるフィルタ及び分割プロセスは種々の
異なる応用に特に適している。更に、分割係数の調整は
符号器に入っているクロックの調整により容易に行なう
ことができる。
【００３１】本発明によるフィルタ及び分割装置に特に
適応するシグマデルタ変換器101 は図８Ａ及び図８Ｂに
示すような１次又は２次の変換器である。
適応するシグマデルタ変換器101 は図８Ａ及び図８Ｂに
示すような１次又は２次の変換器である。
【００３２】図８Ａは、別個の規格品のアナログ素子で
実現され、理論値に近くかつスイッチ・キャパシタ手法
による集積回路に組込まれた対応するシグマデルタ変換
器で得られた値にも近い実際の信号／雑音比を与える、
本発明による二重ループのシグマデルタ変換器の例を示
す。図８Ａで、変換されるアナログ信号のDC成分はキャ
パシタ210により阻止される。その結果生じる信号は抵
抗器211の第１のリード線に送られ、その第２のリード
線は演算増幅器(OA)214の反転入力、抵抗器212の第１の
リード線及びキャパシタ213 の第１のリード線にそれぞ
れ接続される。演算増幅器214の出力はキャパシタ213の
第２のリード線及び抵抗器217 の第１のリード線に接続
される。抵抗器217の第２のリード線は次の演算増幅器2
20の反転入力、抵抗器218の第１のリード線及びキャパ
シタ219の第１のリード線にそれぞれ接続される。演算
増幅器220は、キャパシタ219の第２のリード線、及びし
きい値装置として用いるＤ形ラッチ222 のＤ入力リード
線に接続された出力リード線を有する。ラッチ222 は当
業者には周知の7474タイプのラッチであり、CK入力リー
ド線に存在するfsクロックの周期で５ボルト(即ち、一
般にはＶcc)又は０ボルトに等しい電圧のシーケンスを
出力リード線に供給する。前記fsクロックを生成する回
路の例は後で図８Ｂに関連して説明する。ラッチ222 の
正の供給電圧の値の半分に等しい基準電位Ｖrefは、リ
ード線216を介して演算増幅器214及び220の非反転入力
に送られる。ラッチ222の非反転Ｑ出力リード線223は当
業者には周知のタイプ7402のNORゲート215の第１の入力
に接続される。ゲート215 の第２の入力リード線はfsク
ロック受取り、ゲート215の出力リード線は抵抗器212の
第２のリード線に接続される。ラッチ222の反転出力リ
ード線はNORゲート221 の第１の入力に接続され、NORゲ
ート221 の第２の入力リード線はfsクロックを受取り、
NORゲート221の出力リード線は抵抗器218 の第２のリー
ド線に接続される。NORゲート215 の出力に現われるフ
ィードバック信号はアナログ入力AC(交流)電圧に加えら
れ、演算増幅器214、抵抗器211、抵抗器212及びキャパ
シタ213で形成される回路により変換され積分されるこ
とが分かる。同様に、NORゲート221の出力に現われるフ
ィードバック信号は演算増幅器214 の出力の信号に加え
られ、演算増幅器220、抵抗器217、抵抗器218及びキャ
パシタ219で形成される回路により積分される。このよ
うに、図８Ａの回路は図１で示す構成の回路に類似する
二重フィードバック・ループを有する。ラッチ222の出
力Ｑは前述の分割フィルタを駆動するのに用いることが
できるシグマデルタ・パルスの列を供給する。
実現され、理論値に近くかつスイッチ・キャパシタ手法
による集積回路に組込まれた対応するシグマデルタ変換
器で得られた値にも近い実際の信号／雑音比を与える、
本発明による二重ループのシグマデルタ変換器の例を示
す。図８Ａで、変換されるアナログ信号のDC成分はキャ
パシタ210により阻止される。その結果生じる信号は抵
抗器211の第１のリード線に送られ、その第２のリード
線は演算増幅器(OA)214の反転入力、抵抗器212の第１の
リード線及びキャパシタ213 の第１のリード線にそれぞ
れ接続される。演算増幅器214の出力はキャパシタ213の
第２のリード線及び抵抗器217 の第１のリード線に接続
される。抵抗器217の第２のリード線は次の演算増幅器2
20の反転入力、抵抗器218の第１のリード線及びキャパ
シタ219の第１のリード線にそれぞれ接続される。演算
増幅器220は、キャパシタ219の第２のリード線、及びし
きい値装置として用いるＤ形ラッチ222 のＤ入力リード
線に接続された出力リード線を有する。ラッチ222 は当
業者には周知の7474タイプのラッチであり、CK入力リー
ド線に存在するfsクロックの周期で５ボルト(即ち、一
般にはＶcc)又は０ボルトに等しい電圧のシーケンスを
出力リード線に供給する。前記fsクロックを生成する回
路の例は後で図８Ｂに関連して説明する。ラッチ222 の
正の供給電圧の値の半分に等しい基準電位Ｖrefは、リ
ード線216を介して演算増幅器214及び220の非反転入力
に送られる。ラッチ222の非反転Ｑ出力リード線223は当
業者には周知のタイプ7402のNORゲート215の第１の入力
に接続される。ゲート215 の第２の入力リード線はfsク
ロック受取り、ゲート215の出力リード線は抵抗器212の
第２のリード線に接続される。ラッチ222の反転出力リ
ード線はNORゲート221 の第１の入力に接続され、NORゲ
ート221 の第２の入力リード線はfsクロックを受取り、
NORゲート221の出力リード線は抵抗器218 の第２のリー
ド線に接続される。NORゲート215 の出力に現われるフ
ィードバック信号はアナログ入力AC(交流)電圧に加えら
れ、演算増幅器214、抵抗器211、抵抗器212及びキャパ
シタ213で形成される回路により変換され積分されるこ
とが分かる。同様に、NORゲート221の出力に現われるフ
ィードバック信号は演算増幅器214 の出力の信号に加え
られ、演算増幅器220、抵抗器217、抵抗器218及びキャ
パシタ219で形成される回路により積分される。このよ
うに、図８Ａの回路は図１で示す構成の回路に類似する
二重フィードバック・ループを有する。ラッチ222の出
力Ｑは前述の分割フィルタを駆動するのに用いることが
できるシグマデルタ・パルスの列を供給する。
【００３３】図８Ｂは本発明によるfsシグマデルタ・ク
ロック生成装置の良好な実施例を示す。NORゲート202は
インバータとして接続され、所望のシグマデルタ周波数
を有する方形波クロック信号を受取る２本の入力リード
線を有する。NORゲート202の出力は抵抗器(R)204の第１
のリード線、抵抗器203の第１のリード線及びNORゲート
207の第１の入力に接続される。抵抗器203の第２のリー
ド線は電源 (良好な実施例では５ボルト)に接続され
る。抵抗器204(R) の第２のリード線はキャパシタ(C)20
6の第１のリード線及びNORゲート205の２つの入力リー
ド線に接続される。キャパシタ206の第２のリード線は
接地電位に接続される。NORゲート205 の出力はNORゲー
ト207の第２の入力に接続される。NORゲート207の出力
はリード線 208に所要のfsクロックを供給する。NORゲ
ート202はインバータとして用いられ、接続されている
電子素子を駆動するのに十分な電流を供給することがで
きる。
ロック生成装置の良好な実施例を示す。NORゲート202は
インバータとして接続され、所望のシグマデルタ周波数
を有する方形波クロック信号を受取る２本の入力リード
線を有する。NORゲート202の出力は抵抗器(R)204の第１
のリード線、抵抗器203の第１のリード線及びNORゲート
207の第１の入力に接続される。抵抗器203の第２のリー
ド線は電源 (良好な実施例では５ボルト)に接続され
る。抵抗器204(R) の第２のリード線はキャパシタ(C)20
6の第１のリード線及びNORゲート205の２つの入力リー
ド線に接続される。キャパシタ206の第２のリード線は
接地電位に接続される。NORゲート205 の出力はNORゲー
ト207の第２の入力に接続される。NORゲート207の出力
はリード線 208に所要のfsクロックを供給する。NORゲ
ート202はインバータとして用いられ、接続されている
電子素子を駆動するのに十分な電流を供給することがで
きる。
【００３４】図９はリード線208、223及びゲート215 に
存在する電圧のタイミング図を示す。図示のように、fs
クロックはオーバサンプリング周波数のパルスの列であ
る。このパルスは非常に短いが図９には拡大して図示さ
れている。シグマデルタ変換器の２つのフィードバック
・ループ内のNORゲート215及び221 の１つの入力にそれ
ぞれ送られた前記パルスの列により、fsクロックの立上
りエッジ毎にNORゲート215及びNORゲート221 の出力電
圧のゼロ復帰が生じる。このように、リード線223上の
シグマデルタ・パルスの列中の２つの隣接する"1"によ
りNORゲート215の出力に２つのパルスが現われる。よっ
て、２つの隣接する"1"の重みは１つの"1"の重みのちょ
うど２倍になる。これは、変換器の立上り時間と立下り
時間の不均斉のために、通常の場合には起きなかった。
変換器及びその実際の信号対雑音比の直線性は大幅に改
善され、慣例的にスイッチ・キャパシタ手法を用いるス
イッチ・キャパシタ集積回路のシグマデルタ変換器で得
られる値に達する。NOR ゲート215及び221により２つの
フィードバック・ループに導入されたfsクロックはfsク
ロックのパルス幅に比例する直流(DC)成分のシグマデル
タ・コードの外形を内包する。前記DC成分は、当業者に
はよく知られている従来のディジタル処理方法で、抵抗
器204及びキャパシタ206の適切な値を選択することによ
り容易に阻止されるので、RxC はfsクロックの全周期に
対して無視できる。
存在する電圧のタイミング図を示す。図示のように、fs
クロックはオーバサンプリング周波数のパルスの列であ
る。このパルスは非常に短いが図９には拡大して図示さ
れている。シグマデルタ変換器の２つのフィードバック
・ループ内のNORゲート215及び221 の１つの入力にそれ
ぞれ送られた前記パルスの列により、fsクロックの立上
りエッジ毎にNORゲート215及びNORゲート221 の出力電
圧のゼロ復帰が生じる。このように、リード線223上の
シグマデルタ・パルスの列中の２つの隣接する"1"によ
りNORゲート215の出力に２つのパルスが現われる。よっ
て、２つの隣接する"1"の重みは１つの"1"の重みのちょ
うど２倍になる。これは、変換器の立上り時間と立下り
時間の不均斉のために、通常の場合には起きなかった。
変換器及びその実際の信号対雑音比の直線性は大幅に改
善され、慣例的にスイッチ・キャパシタ手法を用いるス
イッチ・キャパシタ集積回路のシグマデルタ変換器で得
られる値に達する。NOR ゲート215及び221により２つの
フィードバック・ループに導入されたfsクロックはfsク
ロックのパルス幅に比例する直流(DC)成分のシグマデル
タ・コードの外形を内包する。前記DC成分は、当業者に
はよく知られている従来のディジタル処理方法で、抵抗
器204及びキャパシタ206の適切な値を選択することによ
り容易に阻止されるので、RxC はfsクロックの全周期に
対して無視できる。
【００３５】
【００３６】
【００３７】本発明によるフィルタ及び分割装置はシグ
マデルタ技術に限定されず、例えば高速フーリエ変換(F
FT) ズーム能力を有するスペクトル分析装置のような、
可変分割係数を有する関係１によるフィルタ及び分割プ
ロセスを要する任意の装置で用いることができる。
マデルタ技術に限定されず、例えば高速フーリエ変換(F
FT) ズーム能力を有するスペクトル分析装置のような、
可変分割係数を有する関係１によるフィルタ及び分割プ
ロセスを要する任意の装置で用いることができる。
【図１】分割フィルタを用いるシグマデルタ変換器の基
本構造を示す図である。
本構造を示す図である。
【図２ａ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｂ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｃ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｄ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｅ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図３】入力信号の周波数fbとオーバサンプリング周波
数fsとの信号対雑音比の変化を表わすテーブルを示す図
である。
数fsとの信号対雑音比の変化を表わすテーブルを示す図
である。
【図４】分割係数 N＝10の場合に本発明に含まれたフィ
ルタの係数の展開を示す図である。
ルタの係数の展開を示す図である。
【図５】所要のクロックを与える復号回路310を示す図
である。
である。
【図６】本発明によるシグマデルタ変換器の構造を示す
図である。
図である。
【図７】本発明の動作を示すタイミング図である。
【図８Ａ】効率的かつ簡単なアナログ／ディジタル変換
器を実現するために本発明による分割フィルタとともに
用いられる二重ループ・シグマデルタ変換器の構造を示
す図である。
器を実現するために本発明による分割フィルタとともに
用いられる二重ループ・シグマデルタ変換器の構造を示
す図である。
【図８Ｂ】効率的かつ簡単なアナログ／ディジタル変換
器を実現するために本発明による分割フィルタとともに
用いられる二重ループ・シグマデルタ変換器の構造を示
す図である。
器を実現するために本発明による分割フィルタとともに
用いられる二重ループ・シグマデルタ変換器の構造を示
す図である。
【図９】二重ループ・シグマデルタ変換器の動作を示す
タイミング図である。
タイミング図である。
101 シグマデルタ変換器 102 低域ディジタル・フィルタ 104 分割回路 300 オーバサンプリング周波数クロックfs(C)リード
線 301 入力SPL(入力サービス優先リスト)リード線 302 PCMクロック・リード線 303 PCMデータバス 304 R0リード線 305 R1リード線 306 R2リード線 310 復号回路 311 カウンタ 312 カウンタ 313 カウンタ 314 ORゲート 315 レジスタ 320 COEFF0レジスタ 321 INCCTR0カウンタ 322 ACCU0累算器 323 XOR回路ブロック／XORゲート 324 MPX0多重化回路 325 ゲート 326 ANDゲート 327 ADDER0加算回路 330 COEFF1レジスタ 331 INCCTR1カウンタ 332 ACCU1累算器 333 XOR回路ブロック／XOR回路 334 MPX1多重化回路 335 ゲート 336 ANDゲート 337 ADDER1加算回路 340 COEFF2レジスタ 341 INCCTR2カウンタ 342 ACCU2累算器 343 XOR回路ブロック 344 MPX2多重化回路 345 ゲート 346 ANDゲート 347 ADDER2加算回路 350 計算ブロック 360 計算ブロック 370 計算ブロック
線 301 入力SPL(入力サービス優先リスト)リード線 302 PCMクロック・リード線 303 PCMデータバス 304 R0リード線 305 R1リード線 306 R2リード線 310 復号回路 311 カウンタ 312 カウンタ 313 カウンタ 314 ORゲート 315 レジスタ 320 COEFF0レジスタ 321 INCCTR0カウンタ 322 ACCU0累算器 323 XOR回路ブロック／XORゲート 324 MPX0多重化回路 325 ゲート 326 ANDゲート 327 ADDER0加算回路 330 COEFF1レジスタ 331 INCCTR1カウンタ 332 ACCU1累算器 333 XOR回路ブロック／XOR回路 334 MPX1多重化回路 335 ゲート 336 ANDゲート 337 ADDER1加算回路 340 COEFF2レジスタ 341 INCCTR2カウンタ 342 ACCU2累算器 343 XOR回路ブロック 344 MPX2多重化回路 345 ゲート 346 ANDゲート 347 ADDER2加算回路 350 計算ブロック 360 計算ブロック 370 計算ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレン・ブラン フランス国06140、ヴェンス、トレット・ スュル・ループ、ルート・ドュ・プラン・ ブァソン、983番地 (72)発明者 パトリック・ジャニォ フランス国06610、ラ・ゴード、シェミ ン・ドュ・ラーミタージ、173番地 (72)発明者 ジェラルド・オランゴ フランス国06410、バイオ、シェミン・ デ・アスプレ、812番地 (72)発明者 ジェラルド・リヒテル フランス国06200、ニース、アベ・ドュ・ ラ・コルニシュ・フルーリ、50番地、レ・ アナガリス
Claims (9)
- 【請求項１】シグマデルタ・クロック(fs)と同期するシ
グマデルタ・パルスS(i)の列を下記の式によりパルス・
コード変調(PCM) の列に変換する分割フィルタであっ
て、 【数１】 Cnは所定の分割係数Ｎに対応する分割フィルタの係数の
シーケンスであり、前記分割フィルタは計算手段を含
み、更に前記シグマデルタ・クロック(fs)により駆動さ
れかつ連続的にＮ個のシグマデルタ・クロック・パルス
で１増加され、そして次のＮ個のシグマデルタ・クロッ
ク・パルスで２減少され、更に次のＮ個のシグマデルタ
・クロック・パルスで再び１増加されて増加パラメータ
(DELTA(n))を生成するカウント手段と、 処理される次の入力サンプルS(i+n)を掛ける前記分割フ
ィルタの係数C(n)の値を記憶する記憶手段と、 シグマデルタ・クロック周期毎に活動状態になり、前記
増加パラメータ DELTA(n)で前記記憶手段を増加する手
段と、 3xN 個の入力シグマデルタ・サンプル毎に前記記憶手段
の内容C(n)及び入力シグマデルタ・サンプルS(i+n)の列
から１つのパルス・コード変調(PCM) サンプルを取出す
手段とを含む計算手段を備えることを特徴とする分割フ
ィルタ。 - 【請求項２】前記シグマデルタ・クロック(fs)から取出
された３つの位相遅延クロックのセットによりそれぞれ
が駆動される３つの計算手段を備え、前記計算手段の各
々は連続する3xN個の入力シグマデルタ・パルスのシー
ケンスから１つのPCMサンプルを計算することを特徴と
する請求項１の分割フィルタ。 - 【請求項３】前記カウント手段は制御リード線を有し、
前記制御リード線が第１の論理レベルのとき１増加し、
逆に前記制御リード線が第２のレベルのとき２減少し、
かつ前記３つの計算手段は次のシグマデルタ入力サンプ
ルS(i+n)を掛ける係数の値C(n)を記憶する第１のレジス
タと、 次に前記第１のレジスタにロードされる係数C(n+1)を計
算するために、シグマデルタ・クロック周期毎に活動状
態になり、前記カウント手段の内容と前記第１のレジス
タの内容を加える加算手段とを含むことを特徴とする請
求項２の分割フィルタ。 - 【請求項４】前記３つの計算手段の各々は更に前記第１
のレジスタに接続され、前記シグマデルタ・パルスの列
を受取りシグマデルタ・クロック(fs)の周期毎に積C(n)
xS(i+n)を計算する乗算手段と、 前記乗算手段の結果により連続的に増加される前記第２
のレジスタとを含むことを特徴とする請求項３の分割フ
ィルタ。 - 【請求項５】前記３つの計算手段の各々で、前記加算手
段は前記第１のレジスタに記憶された新しい係数C(n+1)
の計算及び前記第２のレジスタの増加にも用いられるこ
とを特徴とする請求項４の分割フィルタ。 - 【請求項６】前記３つの計算手段の各々は更に前記シグ
マデルタ・クロックにより制御され、前記第２のレジス
タの出力バスに接続された第１の入力バス及び前記カウ
ント手段の出力に接続された第２の入力バスを有する多
重化手段と、 入力シグマデルタ・パルスの列及びシグマデルタ・クロ
ックを受取るAND ゲートの出力に接続された１つの入力
及び前記第１のレジスタの出力バスに接続されたもう１
つの入力のバスを有するXORゲート手段とを含み、 しかも前記加算手段は前記多重化手段の出力に接続され
た第１の入力バス及びXOR ゲート手段の出力に接続され
た第２の入力バスを有し、前記加算手段の出力バスは前
記第１のレジスタ及び前記第２のレジスタの入力に接続
され、 それによって、前記加算手段は前記シグマデルタ・クロ
ック周期の１つの半分で C(n) + DELTA(i)の計算を実行
し、前記シグマデルタ・クロックの他の半分で前記第２
のレジスタの更新を実行することを特徴とする請求項５
の分割フィルタ。 - 【請求項７】請求項１乃至請求項６のいずれか１項の分
割フィルタにより特徴づけられた一次又は二次のシグマ
デルタ変換器を備えるアナログ／ディジタル変換器。 - 【請求項８】前記シグマデルタ変換器は出力信号及びフ
ィードバック信号を生成するしきい値装置と、 変換されるアナログ入力信号を受取りかつ少なくとも１
つのフィードバック・ループにより前記出力信号及びフ
ィードバック信号を受取るフィルタと、 前記少なくとも１つのフィードバック・ループに配置さ
れ、シグマデルタ・クロックの周期毎に前記しきい値装
置で生成されたシグマデルタ・コードの指定論理状態復
帰を実行し、それによってシグマデルタ変換器がしきい
値装置の立上り及び立下り時点に反応しないようにする
手段とを含むことを特徴とする請求項７のアナログ／デ
ィジタル変換器。 - 【請求項９】前記シグマデルタ変換器は更に前記変換さ
れるアナログ入力信号及び第１のフィードバック・ルー
プから来る第１のフィードバック信号を受取る第１の積
分器と、 前記第１の積分器のアナログ出力及び第２のフィードバ
ック・ループから来る第２のフィードバック信号を受取
り、前記しきい値装置に接続された出力リード線を有す
る第２の積分器と、 前記第１のフィードバック・ループを介して前記第１の
積分器に運ばれたフィードバック信号のゼロ復帰を実行
する第１の手段と、 前記第２のフィードバック・ループを介して前記第２の
積分器に運ばれたフィードバック信号のゼロ復帰を実行
する第２の手段とを含むことを特徴とする請求項８のア
ナログ／ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91480114A EP0523306B1 (en) | 1991-07-17 | 1991-07-17 | Decimation filter for a sigma-delta converter and an analog-to-digital converter using the same |
| FR91480114.7 | 1991-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206957A true JPH05206957A (ja) | 1993-08-13 |
| JPH07105762B2 JPH07105762B2 (ja) | 1995-11-13 |
Family
ID=8208714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155261A Expired - Lifetime JPH07105762B2 (ja) | 1991-07-17 | 1992-06-15 | シグマデルタ変換器のデシメーションフィルタ及び同前を用いるアナログ／ディジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5220327A (ja) |
| EP (1) | EP0523306B1 (ja) |
| JP (1) | JPH07105762B2 (ja) |
| DE (1) | DE69114129T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502538B1 (ko) * | 1996-04-24 | 2005-10-19 | 소니 가부시끼 가이샤 | 신호처리장치,신호기록장치,그리고신호재생장치 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3042125B2 (ja) * | 1992-01-13 | 2000-05-15 | 日本電気株式会社 | 間引きフィルタ |
| DE69223508T2 (de) * | 1992-07-10 | 1998-06-25 | Ibm | Dezimationsfilter für einen Sigma-Delta-Wandler und A/D-Wandler mit einem solchen Filter |
| WO1995010883A1 (en) * | 1993-10-08 | 1995-04-20 | Genesis Microchip Inc. | Image filtering with an efficient implementation of high order decimation digital filters |
| US5590065A (en) * | 1994-08-10 | 1996-12-31 | Crystal Semiconductor Corporation | Digital decimation filter for delta sigma analog-to-digital conversion with reduced hardware compelexity |
| US5923273A (en) * | 1996-11-18 | 1999-07-13 | Crystal Semiconductor Corporation | Reduced power FIR filter |
| US6047029A (en) * | 1997-09-16 | 2000-04-04 | Telefonaktiebolaget Lm Ericsson | Post-filtered delta sigma for controlling a phase locked loop modulator |
| US6057793A (en) * | 1998-06-12 | 2000-05-02 | Oak Technology, Inc. | Digital decimation filter and method for achieving fractional data rate reduction with minimal hardware or software overhead |
| FI106758B (fi) * | 1999-04-16 | 2001-03-30 | Nokia Networks Oy | Segmentointimekanismi lohkoenkooderia varten |
| DE60119889T2 (de) * | 2001-04-02 | 2007-04-26 | Stmicroelectronics N.V. | Verfahren zur Analog-Digital-Wandlung eines Analogsignals in einem Endgerät eines drahtlosen Kommunikationssystems, z.B. einem Mobiltelefon, und zugehöriges Endgerät |
| US8019035B2 (en) | 2003-08-05 | 2011-09-13 | Stmicroelectronics Nv | Noise shaped interpolator and decimator apparatus and method |
| US9030213B2 (en) * | 2009-01-28 | 2015-05-12 | St-Ericsson Sa | Method and system for measuring a time constant of an integrated circuit, and integrated circuit provided with such a system |
| JP4826660B2 (ja) | 2009-07-21 | 2011-11-30 | 株式会社村田製作所 | 圧電発電装置 |
| CN106647906A (zh) * | 2015-10-26 | 2017-05-10 | 马维尔国际贸易有限公司 | 使用斩波技术的开关电容器带隙基准电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775851A (en) * | 1987-06-01 | 1988-10-04 | Motorola, Inc. | Multiplierless decimating low-pass filter for a noise-shaping A/D converter |
| EP0356598B1 (en) * | 1988-08-30 | 1993-06-16 | International Business Machines Corporation | Digital filter for a modem sigma-delta analog-to-digital converter |
| US5027306A (en) * | 1989-05-12 | 1991-06-25 | Dattorro Jon C | Decimation filter as for a sigma-delta analog-to-digital converter |
| US5126961A (en) * | 1991-03-06 | 1992-06-30 | General Electric Company | Plural-channel decimation filter, as for sigma-delta analog-to-digital converters |
-
1991
- 1991-07-17 DE DE69114129T patent/DE69114129T2/de not_active Expired - Fee Related
- 1991-07-17 EP EP91480114A patent/EP0523306B1/en not_active Expired - Lifetime
-
1992
- 1992-05-04 US US07/878,106 patent/US5220327A/en not_active Expired - Fee Related
- 1992-06-15 JP JP4155261A patent/JPH07105762B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502538B1 (ko) * | 1996-04-24 | 2005-10-19 | 소니 가부시끼 가이샤 | 신호처리장치,신호기록장치,그리고신호재생장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0523306B1 (en) | 1995-10-25 |
| US5220327A (en) | 1993-06-15 |
| DE69114129D1 (de) | 1995-11-30 |
| JPH07105762B2 (ja) | 1995-11-13 |
| DE69114129T2 (de) | 1996-06-13 |
| EP0523306A1 (en) | 1993-01-20 |
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