DE69114129T2 - Dezimationsfilter für Sigma-Delta Konverter und Datenendeinrichtung mit einem solchen Filter. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf digitale Dezimations- und Filtereinheiten und insbesondere auf ein Dezimationsfilter zum Umwandeln einer Folge von Sigma-Delta-Impulsen in eine entsprechende Folge von Impulsen mit Pulscodemodulation. Digitales Filtern wie hier beschrieben, ist aus EP-A-0 356 598 bekannt.
• Die Sigma-Delta-Technik ist von großer Bedeutung für die Realisierung linearer, genauer und einfacher Analog-Digital-Konverter. Sigma-Delta-Codierer und Decodierer erfordern im allgemeinen die Verwendung von Dezimationsschaltkreisen, die eine große Anzahl elektronischer Komponenten erfordern. Aus diesem Grund werden Dezimationsschaltkreise mittels Komponenten der Hochintegrationstechnik (VLSI) ausgeführt.
• Figur 1 zeigt den traditionellen Grundaufbau eines Analog-Digital-Konverters, der einen Sigma-Delta-Konverter (101) zum Umwandeln eines an Leitung 110 bestehenden analogen Eingangssignals in eine Folge von Sigma-Delta-Impulsen an einer Leitung 120 verwendet. Die Folge der Sigma-Delta-Impulse, die ein Außerband- Quantisierungsrauschen mit hohem Pegel umfaßt, wird dann in einen Dezimationsschaltkreis 104 eingegeben, um die Sigma-Delta- Impulse in eine Folge von Pulscodemodulation(PCM)-Impulsen an Leitung 140 umzuwandeln. Zu diesem Zweck umfaßt der Dezimationsschaltkreis 104 ein digitales Tiefpaßfilter 102, um das obenerwähnte Außerband-Quantisierungsrauschen zu unterdrücken und um eine Imbandverfälschung während des Dezimationsprozesses zu vermeiden. Der Dezimationsschaltkreis 104 umfaßt auch das spezielle Dezimationselement, das die Impulse des Ausgangssignals des Tiefpaßfilters verringert. Dies wird einfach erreicht, indem über N Impulse ein Impuls genommen wird. N wird der Dezimationsfaktor des Dezimationsprozesses genannt.
• Figur 2 stellt die verschiedenen Spektren dar, die an der Sigma- Delta-Umwandlung und den Dezimationsprozessen beteiligt sind. Figur 2a zeigt ein Spektrum eines typischen bandbegrenzten analogen Eingangssignals, das von Leitung 110 übertragen wird und zu codieren ist. Figur 2b zeigt das Spektrum der entsprechenden Folge von Sigma-Delta-Impulsen, die an Leitung 120 vorliegt und aus dem Sigma-Delta-Umwandlungsprozeß resultiert. Wie oben erwähnt, weist der Sigma-Delta-Bitstrom ein Außerband-Quantisierungsrauschen mit hohem Pegel auf, das sich periodisch mit einer Periode fs, die gleich dem Wert der Sigma-Delta-Modulationsfrequenz ist, über das gesamte Band erstreckt. Die Strichlinien in Figur 2c stellen den Frequenzgang des Tiefpaßfilters dar, und das resultierende gefilterte Signal hat ein Spektrum, das in Figur 2d gezeigt wird. Figur 2e stellt das Spektrum des PCM-Signals dar, das an dem Ausgang von Dezimationsschaltkreis 104 vorliegt. Die PCM-Worte werden bei einer Frequenz von fs/N erzeugt.
• Allgemein gesagt, der Wert des Dezimationsfaktors N wird ausgewählt, indem zuerst das erforderliche Signal/Rausch-Verhältnis und außerdem die Bandbreite des Eingangssignals betrachtet werden. Da Sigma-Delta-Codierer und Decodierer wahrscheinlich in einer breiten Vielfalt verschiedener Anwendungen verwendet werden, ist es sehr wünschenswert, einen Sigma-Delta-Codierer zu haben, der einen variablen und programmierbaren Dezimationsfaktor hat, wie in den folgenden Beispielen gezeigt wird, die aus dem Bereich der Telekommunikation ausgewählt wurden. Ein erstes Beispiel kann durch Betrachten eines V32-Modems oder einer DÜE gefunden werden. Die Techniken der Echoschätzung und Echokompensation, die in derartigen Modems verwendet werden, erfordern ein Signal-Rausch-Verhältnis, das mindestens gleich 80 dB ist. Figur 3 zeigt eine Tabelle, die ungefähre theoretische Werte des Signal-Rausch-Verhältnisses als eine Funktion der Bandbreite des Eingangssignals fb und auch der Überabtastungsfrequenz fs anzeigt. Es ergibt sich aus der Tabelle, daß ein Signal-Rausch- Verhältnis von 80 dB in den Fällen bereitgestellt wird, bei denen das Verhältnis fs/fb (d.h. der Überabtastungsfaktor) minde- stens gleich 300 ist. Da die Bandbreite derartiger Modems etwa 3 kHz beträgt, muß die Überabtastungsfrequenz mindestens gleich 900 kHz sein. Falls das V32-Modem vier Impulse pro Bitzeit verwendet, ergibt sich der Dezimationsfaktor zu 300/4 = 75. Wenn umgekehrt ein Basisbandmodem betrachtet wird, das dazu vorgesehen ist, mit einem Digitalnetz verbunden zu werden, sollte die Bandbreite mindestens gleich 72 kHz sein. Es ergibt sich, daß das vorhergehende Überabtastungsverhältnis (300) zu einer Überabtastungsfrequenz von mindestens 20 MHz (300 x 72 kHz) führen würde, die praktisch unerreichbar ist. Da jedoch ein solches Basisbandmodem nicht die hochentwickelten Echokompensationstechniken einbezieht, scheint ein Signal-Rausch-Verhältnis von 60 dB ausreichend zu sein. Figur 3 zeigt, daß ein Signal-Rausch-Verhältnis von 60 dB einem Überabtastungsverhältnis von mindestens 64 entspricht, was zu einem Dezimationsfaktor von 64/2 = 32 führt (wenn angenommen wird, daß das Modem mit einem Sigma-Delta-Codierer ausgeführt ist, der zwei Impulse pro Bitzeit verwendet).
• Da die Überabtastungsfrequenz durch die gegenwärtige Technik gezwungenermaßen begrenzt ist und der Wert fb wahrscheinlich in einem großen Maß variiert, wenn verschiedene Anwendungen betrachtet werden (Modems, Sprachverarbeitungssysteme, Tonverarbeitung usw...), ist es deshalb wünschenswert, einen Sigma-Delta-Codierer auszuführen, der einen variablen und durch den Anwender einstellbaren Dezimationsfaktor hat. Da der Sigma-Delta- Konverter dafür vorgesehen ist, in teurer hochentwickelter VLSI- Technik verwendet zu werden, ist es auch wünschenswert, daß derselbe Chip in der Lage ist, eine breite Vielfalt von Anwendern zu befriedigen.
• Das durch die vorliegende Erfindung zu lösende Problem soll ein Dezimationsfilter und einen Analog-Digital-Konverter bereitstellen, der ein Dezimationsfilter aufweist, durch das es möglich ist, einfach den Dezimationsfaktor N zu verändern, ohne die Verwendung komplizierter Tabellen zu erfordern, in denen die verschiedenen Koeffizienten des Dezimationsfilters für jeden Wert des Dezimationsfaktors gespeichert sind.
• Dieses Problem wird durch das Dezimationsfilter zum Umwandeln einer Folge von Sigma-Delta-Impulsen S(i) synchron mit einem Sigma-Delta-Takt in eine Folge von PCM-Impulsen gemäß der vorliegenden Erfindung gelöst. Das Dezimationsfilter weist ein Berechnungsmittel einschließlich eines Zählmittels auf, das durch den Sigma-Delta-Takt getrieben wird und während N Impulsen des Sigma-Delta-Taktes um eins erhöht wird, dann während N folgenden Impulsen des Sigma-Delta-Taktes um zwei vermindert wird und dann wieder während N folgenden Impulsen des Sigma-Delta-Taktes um eins erhöht wird, um eine Folge von Inkrementierungsparametern DELTA(n) bereitzustellen. Das Berechnungsmittel umfaßt weiterhin Speichermittel zum Speichern des Wertes des Koeffizienten C(n) entsprechend der Übertragungsfunktion des Dezimationsfilters und Mittel, die durch den Sigma-Delta-Takt getrieben werden, um das Speichermittel um den Inkrementierungsparameter DELTA(n) zu erhöhen. Das Berechnungsmittel umfaßt Mittel, um alle 3xN Sigma- Delta-Eingangsimpulse aus dem Inhalt C(n) des Speichermittels und aus der Folge von Sigma-Delta-Eingangsimpulsen S(i+n) einen PCM-Impuls gemäß folgender Formel abzuleiten:
• Da die Koeffizienten C(n) direkt und on-line mit dem Empfang der Sigma-Delta-Impulse berechnet werden, kann das Dezimationsfilter für jeden Wert des Dezimationsparameters arbeiten, ohne die Verwendung weiterer wesentlicher digitaler Verarbeitungsressourcen zu erfordern. Das Dezimationsfilter gemäß der vorliegenden Erfindung, das in einem VLSI-Chip ausgeführt sein kann, kann für eine breite Vielfalt verschiedener Anwendungen verwendet werden, die verschiedene Dezimationsfaktoren erfordern.
• Insbesondere wird die Erfindung in Anspruch 1 dargestellt.
• In einer bevorzugten Ausführungsfom der Erfindung umfaßt das Dezimationsfilter drei Berechnungsmittel, die jeweils durch einen Satz von drei phasenverzögerten Takten getrieben werden, die von dem Sigma-Delta-Takt abgeleitet werden, wobei jedes der Berechnungsmittel einen PCM-Impuls aus einer Folge von 3xN aufeinanderfolgenden Sigma-Delta-Eingangsimpulsen berechnet. Daher erfordert das Filter nur die Bereitstellung des PCM-Taktes, des Sigma-Delta-Taktes und der Folge von Sigma-Delta-Impulsen, um einen universellen Dezimationsprozeß bereitzustellen.
• In einer weiteren bevorzugten Ausführungsform der Erfindung umfaßt jedes der drei Berechnungsmittel Zählmittel, die eine Steuerleitung aufweisen und eine Inkrementierung um eins ausführen, wenn sich die Steuerleitung auf einem ersten logischen Pegel befindet, und die umgekehrt eine Dekrementierung um zwei ausführen, wenn sich die Steuerleitung auf einem zweiten logischen Pegel befindet. Jedes der drei Berechnungsmittel umfaßt weiterhin ein erstes Register zum Speichern des Wertes C(n) des Koeffizienten, der mit dem nächsten Sigma-Delta-Eingangsimpuls S(i+n) zu multiplizieren ist, ein Additionsmittel, das zu jeder Periode des Sigma-Delta-Taktes aktiv ist, um den Inhalt des Zählmittels zu dem Inhalt des ersten Registers zu addieren, um den folgenden Koeffizienten C(n+1) zu berechnen, der in das erste Register zu laden ist. Jedes Berechnungsmittel umfaßt weiterhin ein Multiplikationsmittel, das mit dem ersten Register verbunden ist und das die Folge von Sigma-Delta-Impulsen empfängt, um zu jeder Periode des Sigma-Delta-Taktes (fs) das Produkt C(n) x S(i+n) zu berechnen, und ein zweites Register, das fortlaufend um das Ergebnis des Multiplikationsmittels erhöht wird.
• Andere bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen dargestellt.
Beschreibung der Zeichnungen.
• Figur 1 zeigt den Grundaufbau eines Sigma-Delta-Konverters unter Verwendung eines Dezimationsfilters.
• Figur 2 zeigt illustrierende Spektren, die an dem Sigma-Delta- und Dezimationsprozeß beteiligt sind.
• Figur 3 ist eine Tabelle, welche die Variation des Signal- Rausch-Verhältnisses mit der Frequenz des Eingangssignals fb und der Überabtastungsfrequenz fs zeigt.
• Figur 4 stellt die Entwicklung der Koeffizienten des Filters dar, das in die vorliegende Erfindung für einen Dezimationsfaktor von N = 10 eingeschlossen ist.
• Figur 5 stellt den Decodierschaltkreis 310 dar, der die erforderlichen Takte bereitstellt.
• Figur 6 zeigt den Aufbau eines Sigma-Delta-Konverters gemäß der vorliegenden Erfindung.
• Figur 7 sind Ablaufdiagramme, welche die Arbeitsweise der Erfindung darstellen.
• Figuren 8a und 8b zeigen den Aufbau eines Doppelschleifen-Sigma- Delta-Konverters, der mit dem Dezimationsfilter gemäß der vorliegenden Erfindung verwendet werden kann, um einen leistungsfähigen und einfachen Analog-Digital-Konverter auszuführen.
• Figuren 9a, 9b und 9c sind Ablaufdiagramme, welche die Arbeitsweise des Doppelschleifen-Sigma-Delta-Konverters zeigen.
Beschreibung der bevorzugten Ausführungsform der Erfindung.
• Der Dezimationsschaltkreis gemäß der vorliegenden Erfindung führt die Filter- und Dezimationsfunktion gleichzeitig durch Berechnen einer gefilterten Ausgabe über N Impulse gemäß der folgenden Übertragungsfunktion aus:
• die besonders gut für Dezimationszwecke geeignet ist. Die Koeffizienten des Digitalfilters ergeben sich aus der Z-Übertragungs funktion: (Beziehung 1)
• Die Berechnung eines PCM-Impulses durch das digitale Verarbeitungssystem, das in die Vorrichtung gemäß der vorliegenden Erfindung einbezogen ist, wird mit einem Satz von 3N aufeinanderfolgenden Eingangsimpulsen S(i) ausgeführt. Der PCM-Ausgangsimpuls ist gleich (Beziehung 2)
• Die für die Berechnung verwendeten Koeffizienten sind durch die folgenden Formeln gegeben, die aus der obigen Beziehung (2) abgeleitet werden:
• Für n = 0...N-1 (W0-Fenster)
• Cn=n(n+1)/2
• Für n = N...2N-1 (W1-Fenster)
• Cn=N (N+1)/2+(n-N) (2N-1-n)
• Für n = 2N...3N-1 (W2-Fenster)
• Cn=(3N-n-1) (3N-n)/2
• Wir nennen
• Ci+1=Ci+Δi
• Δi+1=Δi+δi
• Es können die folgenden Beziehungen geschrieben werden:
• - für n = 0...N-1
• -für n = N ... 2xN-1
• - für n = 2xN ... 3xN-1
• Somit scheint es, daß die Filterkoeffizienten in drei charakteristische Gruppen eingeteilt werden können, die durch wichtige Eigenschaften gekennzeichnet sind: die erste Gruppe (oder das erste Fenster w0), wobei die Differenz zwischen zwei aufeinanderfolgenden Koeffizienten in jedem Schritt von 1 bis N um eins erhöht wird; die zweite Gruppe (Fenster w1), wobei die Differenz zwischen 2 aufeinanderfolgenden Koeffizienten in jedem Schritt von N bis 2xN-1 um zwei verringert wird; eine dritte Gruppe (Fenster w2), wobei die Differenz zwischen 2 aufeinanderfolgenden Koeffizienten in jedem Schritt von 2xN bis 3xN-1 um eins erhöht wird. Es sollte bemerkt werden, daß dies völlig unabhängig von dem Wert des Dezimationsfaktors N ist. Figur 4 stellt die Variation der Koeffizienten der Filterfunktion dar, die an dem Dezimationsschaltkreis gemäß der vorliegenden Erfindung beteiligt ist.
• Figuren 5 und 6 zeigen den Dezimationsschaltkreis des Sigma-Delta-Konverters gemäß der vorliegenden Erfindung, der die Werte der Koeffizienten C(n) aus der Generierung des Wertes DELTA(i) gemäß der folgenden Beziehung aufeinanderfolgend berechnet:
• C(i+1) = C(i) + DELTA(i)
• Wie sich hiernach ergeben wird, liefert die Berechnung der Koeffizienten mittels der Erzeugung der Folge von Parametern DELTA(i) jeden gewünschten Wert des Dezimationsfaktors.
• Figur 6 ist ein detaillierter Aufbau der Filter- und Dezimationseinheit, die eine Folge von Sigma-Delta-Impulsen an einer Eingangsimpuls-SPL-Leitung 301 empfängt und die sie an einem PCM-Datenbus 303 in PCM-Worte konvertiert. Um dies zu erreichen, empfängt die Einheit auch den Überabtastungsfrequenztakt fs (c) an einer Leitung 300 und den PCM-Takt an einer Leitung 302. Die Berechnung eines PCM-Impulses wird mittels drei getrennter Berechnungen erreicht, die jeweils von drei entsprechenden Berechnungsblöcken 350, 360 und 370 ausgeführt werden, wobei jeder Berechnungsblock einen PCM-Impuls aus einem Satz von 3xN Eingangsimpulsen berechnet, die an Leitung 301 empfangen werden. Die Berechnungsblöcke 350, 360 und 370 werden jeweils durch einen Satz von drei phasenverzögerten Takten R0, R1 und R2 getrieben, die von einem Decodierschaltkreis 310 erzeugt werden, der den PCM-Takt an Leitung 302 empfängt, wie in Figur 5 gezeigt. Der Decodierschaltkreis 310 erzeugt jeweils den Satz von drei phasenverzögerten Takten R0, R1, R2 an einem Satz von drei Leitungen 304, 305 und 306 bei einer Frequenz, die ein Drittel des Wertes der Frequenz des PCM-Taktes beträgt, wie in Figur 7c, 7d, 7e und 7f gezeigt. Die Verwendung der drei Berechnungsblöcke 350, 360 und 370 gestattet die gesamte Generierung eines PCM- Impulses alle N Eingangsimpulse S(i), was schließlich einen vollständigen Prozeß der Impulsverringerung mit dem gewünschten Dezimationsfaktor N liefert.
• Der erste Berechnungsblock 350 umfaßt ein COEFF0-Register 320 zum Speichern des Wertes der Koeffizienten C(n), die in dem Filter- und Dezimationsprozeß verwendet werden, wobei das letztere Register einen Eingangsbus aufweist, der mit einem entsprechenden Ausgangsbus eines ADDER0-Addierschaltkreises 327 verbunden ist. Block 350 umfaßt weiterhin einen ACCU0-Akkumulator 322, der einen Eingangsbus aufweist, der mit dem Ausgangsbus des ADDER0- Addierschaltkreises 327 verbunden ist. Wie hiernach erklärt, wird ADDER0 327 alternativ zur Verarbeitung des neu berechneten Koeffizienten und auch des PCM-Teilergebnisses verwendet: C0Sxi + C1xS(i+1) + C2xS(i+2) ... gemäß Beziehung 3 oben. Ein Zähler 311 empfängt den PCM-Takt an Leitung 302 an seinem Takteingang und ebenso den an Leitung 304 bestehenden R0-Takt an seinem Rücksetzeingang. Zähler 311 erzeugt ein Steuersignal für einen INCCTR0-Zähler 321, das für das ununterbrochene Erzeugen der Werte von DELTA(i) verwendet wird. Das Aktualisieren des Inhalts von Zähler 321 wird entweder durch eine Inkrementierung um eins oder eine Dekrementierung um zwei entsprechend dem Status des Ausgangssignals von Zähler 311 ausgeführt. Der Ausgangsbus des INCCTR0-Zählers 321 wird mit einem ersten Eingangsbus eines MPX0-Multiplexschaltkreises 324 verbunden, der einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus von Akkumulator 322 verbunden ist. Der MPX0-Multiplexer 324 wird von dem Überabtastungstakt fs (c) an Leitung 300 gesteuert. Der MPX0- Multiplexschaltkreis 324 hat einen Ausgangsbus, der mit einem ersten Eingangsbus eines ADDER0-Addierschaltkreises 327 verbunden ist, wobei dieser Schaltkreis 327 einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus eines XOR-Schaltblocks 323 verbunden ist. Der XOR-Schaltblock 323 ist ein Satz von XOR- Schaltkreisen, von denen jeder einen ersten Eingang aufweist, der mit dem Ausgang eines UND-Gatters 326 verbunden ist, und einen zweiten Eingang, der mit der entsprechenden Leitung des Ausgangsbusses von Register 320 verbunden ist. Das UND-Gatter 326 hat einen ersten Eingang, der den Überabtastungstakt fs (c) an Leitung 300 empfängt, und einen zweiten Eingang, der den Eingangsimpuls der Folge von Sigma-Delta-Impulsen empfängt. Der Ausgang des UND-Gatters 326 ist außerdem mit dem "Carry in"-Eingang von ADDER0 verbunden. Der Ausgang des ACCU0-Akkmulators 322 ist mit dem Eingang der Gatter 325 verbunden, die den berechneten PCM-Impuls alle 3xN Sigma-Delta-Taktimpulse an einem ersten Eingang eines Satzes von ODER-Gattern 314 übertragen. Der COEFF0-Schaltkreis 320, der INCCTR0-Zähler 321, der ACCU0-Akkumulator 322 und die Gatter 325 empfangen den ersten R0-Takt, der von dem Decodierschaltkreis 310 von Figur 5 erzeugt wird. Der COEFF0-Schaltkreis 320, der INCCTR0-Zähleü 321 und der ACCU0- Akkumulator empfangen auch den Überabtastungstakt c, der an Leitung 300 vorliegt.
• Ahnlich umfaßt der zweite Berechnungsblock 360 ein COEFF1-Register 330 zum Speichern des Wertes der Koeffizienten C(n) des Filter/Dezimationsprozesses, wobei die Eingänge des letzteren Registers mit den entsprechenden Ausgängen eines ADDER1-Addierschaltkreises 337 verbunden sind. Block 360 umfaßt weiterhin einen ACCU1-Akkumulator 332, dessen Eingangsbus mit dem Ausgangsbus des ADDER1-Addierschaltkreises 337 verbunden ist. Wie hiernach beschrieben, wird ADDER1 337 alternativ zum Verarbeiten des neu berechneten Koeffizienten und auch des Ergebnisses des berechneten Wertes C0xSi + C1xS(i+1) + C2xS(i+2) gemäß der Beziehung (3) oben verwendet. Der Zähler 312 empfängt den PCM-Takt an Leitung 302 an seinem Takteingang und ebenso den an Leitung 305 vorliegenden R1-Takt. Der Zähler 312 erzeugt ein Steuersignal für einen INCCTR1-Zähler 331, der ununterbrochen die Folge DELTA(i) erzeugt, die benötigt wird, um die Koeffizienten des zweiten Berechnungsblocks 360 zu berechnen. Das Aktualisieren des Zählers 331 wird entweder durch eine Inkrementierung um eins oder eine Dekrementierung um zwei gemäß dem Status des Ausgangssignals von Zähler 312 ausgeführt. Der Ausgangsbus des INCCTR1- Zählers 331 wird mit einem ersten Eingangsbus eines MPX1-Multiplexschaltkreises 334 verbunden, der einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus von Akkumulator 332 verbunden ist und der von dem Überabtastungstakt fs (c) an Leitung 300 gesteuert wird. Der MPX1-Multiplexschaltkreis 334 hat einen Ausgangsbus, der mit einem ersten Eingangsbus eines ADDER1-Addierschaltkreises 337 verbunden ist; Schaltkreis 337 hat einen zweiten Eingangsbus, der mit dem Ausgangsbus eines XOR-Schaltblocks 333 verbunden ist. Der XOR-Schaltblock 333 ist ein Satz von XOR- Schaltkreisen, von denen jeder einen ersten Eingang aufweist, der mit dem Ausgang eines UND-Gatters 336 verbunden ist, und einen zweiten Eingang, der mit der entsprechenden Leitung des Ausgangsbusses von Register 330 verbunden ist. Das UND-Gatter 336 hat einen ersten Eingang, der den Überabtastungstakt fs (c) an Leitung 300 empfängt, und einen zweiten Eingang, der den Eingangsimpuls empfängt, der von dem Sigma-Delta-Konverter kommt. Der Ausgang des UND-Gatters 336 wird außerdem mit dem "Carry -in"-Eingang von ADDER1 verbunden. Der Ausgang des ACCU1-Akkumulators 332 wird mit dem Eingang der Gatter 335 verbunden, die den PCM-Impuls ausgeben, der durch Block 360 alle 3xN Sigma-Delta-Taktimpulse berechnet und zu einem zweiten Eingangsbus des Satzes von ODER-Gattern 314 übertragen wird. Wie oben empfangen der COEFF1-Schaltkreis 330, der INCCTR1-Zähler 331, der ACCU1- Akkumulator 332 und die Gatter 335 den zweiten R1-Takt, der durch den Decodierschaltkreis 310 von Figur 5 erzeugt wird. Der COEFF1-Schaltkreis 330, der INCCTR1-Zähler 331 und der ACCU1- Akkumulator empfangen auch den Überabtastungstakt fs (c), der an Leitung 300 vorliegt.
• Ahnlich umfaßt der dritte Berechnungsblock 370 ein COEFF2-Register 340 zum Speichern des Wertes der Koeffizienten C(n), die für den Filter/Dezimationsprozeß der dritten Folge von 3xN Eingangsimpulsen benötigt werden, die durch Berechnungsblock 370 verarbeitet wird. Register 340 hat einen Eingangsbus, der mit dem Ausgangsbus eines ADDER2-Addierschaltkreises 347 verbunden ist. Block 370 umfaßt weiterhin einen ACCU2-Akkumulator 342, dessen Eingangsbus mit dem Ausgangsbus des ADDER2-Addierschaltkreises 347 verbunden ist. Wie hiernach beschrieben, wird ADDER2 347 alternativ zum Verarbeiten des neu berechneten Koeffizienten und auch des Ergebnisses des errechneten Wertes C0xSi + Clxs(i+1) + C2xS(i+2) ... gemäß Beziehung 3 oben verwendet. Ein Zähler 313, der den PCM-Takt an Leitung 302 an seinem Takteingang und auch den an Leitung 306 (an seinem Rücksetzeingang) vorhandenen R2-Takt empfängt, erzeugt ein Steuersignal für einen INCCTR2-Zähler 341, der ununterbrochen die Folge von DELTA(i) erzeugt, die notwendig ist, um den dritten Satz von 3xN Eingangsimpulsen zu verarbeiten, der von Block 370 empfangen wird. Wie für die Zähler INCCTR0 und INCCTR1 wird das Aktualisieren von Delta im INCCTR2-Block 341 entweder durch eine Inkrementierung um eins oder eine Dekrementierung um zwei gemäß dem Status des Ausgangssignals des Zählers 313 ausgeführt. Der Ausgangsbus des INCCTR2-Zählers 341 wird mit einem ersten Eingangsbus eines MPX2-Multiplexschaltkreises 344 verbunden, der einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus von Akkumulator 342 verbunden ist und durch den Überabtastungstakt c an Leitung 300 gesteuert wird. Der MPX0-Multiplexschaltkreis 344 hat einen Ausgangsbus, der mit einem ersten Eingangsbus eines ADDER2-Addierschaltkreises 347 verbunden ist; Schaltkreis 347 weist einen zweiten Eingangsbus auf, der mit dem Ausgangsbus eines XOR- Schaltblocks 343 verbunden ist. Der XOR-Schaltblock 343 ist ein Satz von XOR-Schaltkreisen, von denen jeder einen ersten Eingang aufweist, der mit dem Ausgang eines UND-Gatters 346 verbunden ist, und einen zweiten Eingang, der mit der entsprechenden Leitung des Ausgangsbusses von Register 340 verbunden ist. Das UND- Gatter 346 hat einen ersten Eingang, der den Überabtastungstakt fs (c) an Leitung 300 empfängt, und einen zweiten Eingang, der den Eingangsimpuls empfängt, der von dem Sigma-Delta-Konverter kommt. Der Ausgang des UND-Gatters 346 ist mit dem "Carry in"- Eingang von ADDER2 verbunden. Der Ausgang des ACCU2-Akkumulators 342 ist mit dem Eingang der Gatter 345 verbunden, die den gewünschten PCM-Impuls alle 3xN Perioden des Sigma-Delta-Taktes ausgeben und ihn zu einem dritten Eingangsbus eines Satzes von ODER-Gattern 314 übertragen. Ähnlich wie oben empfangen der COEFF2-Schaltkreis 340, der INCCTR2-Zähler 341, der ACCU2-Akkumulator 342 und die Gatter 345 den dritten R2-Takt, der von dem Decodierschaltkreis 310 von Figur 5 erzeugt wird. Der COEFF2- Schaltkreis 340, der INCCTR2-Zähler 341 und der ACCU2-Akkumulator empfangen auch den Überabtastungstakt fs (c), der an Leitung 300 vorliegt.
• Die Arbeitsweise des Filter/Dezimationsschaltkreises gemäß der vorliegenden Erfindung ist folgende:
• Es wird der erste Verarbeitungsblock 350 betrachtet: zu jeder Taktperiode des Überabtastungstaktes fs (c), der an Leitung 300 vorliegt, erzeugt der Zähler 321 das folgende Element der Folge DELTA(i), die in Figur 4 dargestellt ist, entweder mittels einer Inkrementierung um eins oder einer Dekrementierung um zwei gemäß dem Status des Ausgangssinals von Zähler 311. Dann wird das Aktualisieren des Koeffizienten c(n) im Register 320 ausgeführt. Um dies zu erreichen, überträgt während der ersten Hälfte der Periode des Überabtastungstaktes fs (c) - d.h., wenn der fs-Takt an Leitung 300 an seinem unteren Pegel ist - der MPX0-Multiplexschaltkreis 324 den Wert DELTA(i), der von dem Ausgangsbus des INCCTR0-Zählers 321 transportiert wird, zu dem ersten Eingangsbus des ADDER0-Schaltkreises 327. Der zweite Eingangsbus des ADDER0-Schaltkreises 327 empfängt den Inhalt des COEFF0-Regi- sters 320 über XOR 323, weil das Ausgangssignal des UND-Gatters 326 auf einen unteren Pegel gesetzt ist, da sich der Überabtastungstakt fs (c) an Leitung 300 auch auf einem unteren Pegel befindet. Ahnlich befindet sich der Eingang (Carry inlt von ADDER0 auf einem unteren Pegel. Der ADDER0-Schaltkreis 327 führt daher die Berechnung aus: c(n) = c(n-1) + DELTA(n-1), und das Ergebnis c(n) wird in dem COEFF0-Register 320 mit der ansteigenden Flanke der Periode des Sigma-Delta-Taktes gespeichert, das heißt, an dem Ende der ersten Hälfte der Periode des Sigma-Delta-Taktes. Während der zweiten Hälfte der Periode des Überabtastungstaktes - d.h., wenn sich der letztere Takt auf einem hohen Pegel befindet - überträgt der MPX0-Multiplexschaltkreis 324 den Inhalt des ACCU0-Akkumulators 322 an den ersten Eingangsbus des ADDER0-Addierschaltkreises 327, während sein zweiter Eingangsbus das Ausgangssignal der XOR-Gatter 323 empfängt. Die XOR-Gatter 323 übertragen den Inhalt des COEFF0-Registers 320 oder seinen inversen Wert gemäß dem Wert des Eingangsimpulses SPL, der während der zweiten Hälfte der Periode des Überabtastungstaktes an Leitung 301 vorliegt, an den ADDER0-Addierschaltkreis 327. In derselben Zeit wird der Wert des Eingangsimpulses SPL dem "Carry in"-Eingang von ADDER0 durch das UND-Gatter 326 übergeben. Dies liefert einen sehr einfachen Weg, die Berechnung des Terms zu erreichen, auf den in Beziehung 2 oben verwiesen wird. Deshalb wird während dieser zweiten Hälfte der Periode des Sigma-Delta- Taktes der Sigma-Delta-Eingangsimpuls S(i+n) an Leitung 301 mit dem Wert des Koeffizienten C(n) multipliziert, der in Register 320 gespeichert ist, und das Ergebnis C(n) x S(i+n) wird durch den ADDER0-Addierschaltkreis 327 zu dem Inhalt des ACCU0-Akkumulators 322 addiert. Das Ergebnis der letzteren Addition, d.h. die Teilberechnung des PCM-Impulses C(0)xS(i) + C(1)xS(i+1) + C(2)xS(i+2) ..., wird mit der fallenden Flanke des Überabtastungstaktes fs, d.h. an dem Ende der zweiten Hälfte der Taktperiode des Sigma-Delta-Taktes fs, in den ACCU0-Akkumulator 322 geladen. Der INCCTR0-Zähler 321 wird verwendet, um ununterbro-
• TEXT FEHLTE
• PCM-Impulses durch den Steuerblock 350 benötigt wird und von Zähler 311 wie folgt gesteuert wird: wenn das Ausgangssignal von Zähler 311 auf einen unteren Pegel gesetzt ist, wird der INCCTR0-Zähler 321 um eins erhöht, wenn der Überabtastungstakt fs (c) an Leitung 300 zu einem hohen Pegel wechselt. Wenn umgekehrt das Ausgangssignal von Zähler 311 auf einen hohen Pegel gesetzt ist, wird der INCCTR0-Zähler 321 mit der ansteigenden Flanke der Periode des Überabtastungstaktes an Leitung 300 um zwei vermindert. Der Aufbau des INCCTR0-Zählers 321 ist dem Fachmann allgemein bekannt und wird nicht ausgeführt. Somit speichert der INCCTR0-Zähler 321 mit jeder Taktperiode, und genauer an jeder Hälfte der Periode des Überabtastungstaktes, wenn letzterer zu einem hohen Pegel wechselt, den Wert von DELTA zum Aktualisieren des Wertes des Koeffizienten, der benötigt wird, um den PCM-Impuls gemäß der Beziehung C(n) = C(n-1) + DELTA(n-1) zu berechnen. Das letztere Aktualisieren des Wertes des Koeffizienten C(n) erfolgt während der ersten Hälfte der nächsten Taktperiode. Der durch den Decodierschaltkreis 310 von Figur 5 erzeugte R0-Takt wird verwendet, um die verschiedenen Register und Zähler zurückzusetzen: das COEFF0-Register 320, der INCCTR0- Zähler 321 und der Zähler 311 werden zurückgesetzt, wenn der R0- Takt an Leitung 304 zu einem hohen Pegel wechselt. Umgekehrt wird der ACCU0-Akkumulator 322 zurückgesetzt, wenn der letztere R0-Takt zu einem unteren Pegel wechselt. Weiterhin schaltet Zähler 311 mit jeder ansteigenden Flanke des PCM-Taktes an Leitung 302. Wenn der R0-Takt an Leitung 304 zu einem hohen Pegel wechselt, wird daher Zähler 311 zurückgesetzt und sein Ausgangssignal wird auf einen unteren Pegel gesetzt: der INCCTR-Zähler 321 wird dann während eines Satzes von N Perioden des Überabtastungstaktes um eins erhöht. Mit dem nächsten PCM-Impuls an Leitung 302 wechselt das Ausgangssignal von Zähler 311 zu einem hohen Pegel, und der INCCTR0-Zähler 321 wird während eines Satzes von N Perioden des Überabtastungstaktes um zwei vermindert. Ahnlich wechselt bei dem nächsten Impuls des PCM-Taktes an Leitung 302 das Ausgangssignal von Zähler 311 wieder zu einem unteren Pegel, und der INCCTR0-Zähler 321 wird wieder während eines Satzes von N Perioden des Überabtastungstaktes um eins erhöht. Es ergibt sich, daß der Inhalt des INCCTR0-Zählers 321 vollständig mit dem Diagramm von Figur 4 übereinstimmt, das die Variation des Wertes von Delta(i) darstellt. Daher wird am Ende der 3xN aufeinanderfolgenden Perioden des Überabtastungstaktes der ACCU0-Akkumulator 322 mit dem Wert eines PCM-Impulses geladen, der von den Sigma-Delta-Impulsen gemäß folgender Formel abgeleitet wird:
• Der PCM-Impuls wird mit jedem Impuls des R0-Taktes an den Ausgang der Gatter 325 übertragen und an dem ersten Eingang der ODER-Gatter 314 empfangen. Da eine Zahl von 3xN Eingangsimpulsen erforderlich war, um den PCM-Ausgangsimpuls zu erzeugen, der durch Block 350 berechnet wurde, treten die PCM-Impulse, die durch Block 350 erzeugt werden, mit einer Frequenz von fs/3N auf. Die Berechnungsblöcke 360 und 370 arbeiten ähnlich wie der Berechnungsblock 350, sie sind jedoch phasenverzögert, da Block 360 (oder Block 370) von dem phasenverzögerten R1-Takt (oder R2- Takt) getrieben wird, der von dem Decodierschaltkreis 310 an Leitung 305 (oder 306) erzeugt wird. Kurz gesagt arbeitet der Berechnungsblock 360 (oder 370) wie folgt: zu jeder Taktperiode des Überabtastungstaktes fs (c), der an Leitung 300 vorliegt, berechnet Zähler 331 (oder 341) den neuen Wert von DELTA unter Steuerung von Zähler 312 (oder 313). Dazu überträgt während der ersten Hälfte der Periode des Überabtastungstaktes fs (c) der MPX1-Multiplexschaltkreis 334 (oder der MPX2-Multiplexschaltkreis 344) den Wert DELTA(n-1) an dem Ausgang des INCCTR1-Zählers 331 (oder 341) zu dem ersten Eingangsbus von ADDER1 337 (oder ADDER2 347). Der zweite Eingangsbus von ADDER1 337 (oder ADDER2 347) empfängt den Inhalt C(n-1) des COEFF1-Registers 330 (oder des COEFF2-Registers 340) über XOR 333 (oder 343), da das Ausgangssignal des UND-Gatters 336 (oder 346) auf einen unteren Pegel gesetzt ist. Ähnlich befindet sich das Eingangssignal "Carry in" von ADDER1 (oder von ADDER2) auf einem unteren Pegel. Der ADDER1-Schaltkreis 337 (oder ADDER2-Schaltkreis 347) führt die Berechnung c(n) = c(n-1) + DELTA(n-1) aus. Das Ergebnis der letzteren Berechnung wird wieder im COEFF1-Register 330 (oder dem COEFF2-Register 340) mit der ansteigenden Flanke der Periode des Überabtastungstaktes fs (c) gespeichert, d.h. an dem Ende der ersten Hälfte dieser Taktperiode. Wie oben überträgt während der zweiten Hälfte der Taktperiode der MPX1-Multiplexschaltkreis 334 (oder der MPX2-Multiplexschaltkreis 344) den Inhalt des AC- CU1-Akkumulators 332 (oder ACCU2 342) - der das Teilergebnis der Berechnung des PCM-Impulses C(0)xS(i+1) + C(1)xS(i+2) + C(2)xS(i+3) + ... (oder C(0)xS(i+2) + C(1)xS(i+3) + C(2)xS(i+4) + ...) enthält - zu dem ersten Eingangsbus des ADDER1-Schaltkreises 337 (oder ADDER2 347), während sein zweiter Eingangsbus das Ausgangssignal der XOR-Gatter 333 (oder XOR 343) empfängt. In derselben Zeit wird durch das UND-Gatter 336 (oder 346) dem Eingang "Carry in" von ADDER1 (oder ADDER2) der Wert des Eingangsimpulses SPL übergeben. Daher wird während der zweiten Hälfte der Periode des Sigma-Delta-Taktes der eingegebene Sigma-Delta-Impuls S(i+n) an Leitung 301 mit dem Wert des Koeffizienten C(n) multipliziert, der vorher berechnet und in Register 330 (oder Register 340) gespeichert wurde. Das Produkt C(n) x S(i+n) wird durch den ADDER1-Schaltkreis 337 (oder den ADDER2-Schaltkreis 347) zu dem Inhalt des ACCU1-Akkumulators 332 (oder des ACCU2-Akkumulators 342) addiert. Das Ergebnis der letzteren Addition wird entsprechend dem Teilergebnis des PCM- Impulses, das durch Block 360 (oder 370) berechnet wird, mit der fallenden Flanke des Überabtastungstaktes fs (c), d.h. an dem Ende der zweiten Hälfte der Taktperiode, in den ACCU1-Akkumulator 332 (oder ACCU2-Akkumulator 342) geladen. Der INCCTR1-Zähler 331 (wie der INCCTR2-Zähler 341) wird verwendet, um die Folge DELTA(n) ununterbrochen zu erzeugen, die benötigt wird, um die Koeffizienten C(n) gesteuert durch den Zähler 312 (oder den Zähler 313) wie folgt zu berechnen: wenn das Ausgangssignal von Zähler 312 (oder 313) auf einen unteren Pegel gesetzt ist, wird der INCCTR1-Zähler 331 (oder der INCCTR2-Zähler 341) mit der ansteigenden Flanke des Überabtastungstaktes um eins erhöht. Wenn umgekehrt das Ausgangssignal von Zähler 312 (oder 313) auf einen hohen Pegel gesetzt ist, wird der INCCTR1-Zähler 331 (oder der INCCTR2-Zähler 341) mit der ansteigenden Flanke des Überabtastungstaktes an Leitung 300 um zwei vermindert. Daher speichert der INCCTR1-Zähler 331 (oder der INCCTR2-Zähler 341) mit jeder ansteigenden Flanke des Überabtastungstaktes den Wert von DELTA(n), der verwendet wird, um den neuen Koeffizienten C(n) zu berechnen. Wie oben wird die letztere Aktualisierung des Wertes des Koeffizienten C(i) während der ersten Hälfte der nächsten Taktperiode auftreten. Der durch den Decodierschaltkreis 310 von Figur 5 erzeugte R1-Takt (oder R2-Takt) wird verwendet, um die verschiedenen Register und Zähler zurückzusetzen: das COEFF1- Register 330, der INCCTR1-Zähler 331 und der Zähler 312 (oder das COEFF2-Register 340, der INCCTR2-Zähler 341 und der Zähler 313) werden mit der ansteigenden Flanke des R1-Taktes (oder R2- Taktes) zurückgesetzt. Andererseits wird der ACCU1-Akkumulator 332 (oder der ACCU2-Akkumulator 342) mit der fallenden Flanke des R1-Taktes (oder R2-Taktes) zurückgesetzt. Weiterhin schaltet der Zähler 312 (oder 313) mit jeder ansteigenden Flanke des PCM- Taktes an Leitung 302. Daher wird der Zähler 312 (oder 313), wenn der R1-Takt (oder R2-Takt) zu einem hohen Pegel wechselt, zurückgesetzt und sein Ausgangssignal ist niedrig: der INCCTR1- Zähler 331 (oder der INCCTR2-Zähler 341) wird dann während eines Satzes von N Perioden des Überabtastungstaktes um eins erhöht. Mit dem nächsten PCM-Impuls wechselt das Ausgangssignal von Zähler 312 (oder 313), und der INCCTR1-Zähler 331 (oder der INCCTR2-Zähler 341) wird während eines folgenden Satzes von N Perioden des Überabtastungstaktes um zwei vermindert usw... Daher steht am Ende der 3xN aufeinanderfolgenden Perioden des Überabtastungstaktes ein PCM-Impuls im ACCU1-Akkumulator 332 (oder ACCU2-Akkumulator 342) zur Verfügung. Der letztere PCM- Impuls wird zu dem zweiten (oder dritten) Eingang des ODER-Gatters 314 mittels der Gatter 335 (oder 345) übertragen, die von dem R1-Takt (oder R2-Takt) gesteuert werden.
• Zum Abschluß erzeugt der Satz der drei Berechnungsblöcke 350, 360 und 370, von denen jeder alle 3xN Eingangsimpulse einen PCM- Impuls generiert, der zu einem Eingang des ODER-Gatters 314 übertragen wird, eine Folge von PCM-Impulsen bei einer Frequenz von fs/N. Der Ausgang des ODER-Gatters 314 wird mit dem Eingang eines Registers 315 verbunden, welches das PCM-Wort an einem PCM-Datenbus 303 bei der gewünschten Frequenz fs/N bereitstellt.
• Figur 7 stellt insbesondere den vorhergehenden Arbeitsgang durch das Zeigen verschiedener Ablaufdiagramme dar, die an dem Filterund Dezimationsprozeß beteiligt sind, wenn der Dezimationsfaktor gleich 4 ist. Es wird auch der ununterbrochene Aktualisierungsprozeß des INCCTR0-Zählers 321, des COEFF0-Registers 320, des INCCTR1-Zählers 331, des COEFF1-Registers 330, des INCCTR2-Zählers 341 und des COEFF2-Registers 340 dargestellt. Es ist deutlich zu sehen, daß die Arbeitsweise jedes der Berechnungsblöcke 350, 360 oder 370 ähnligh, aber phasenverzögert bezüglich der anderen ist.
• Daher kann der Dezimationsprozeß einfach auf vorherbestimmte Parameter voreingestellt und an sie angepaßt werden, d.h. die Überabtastungsrate und der Dezimationsfaktor können in einem breiten Bereich leicht angepaßt werden, um die notwendige Auflösung für das PCM-Signal zu erreichen. Es sollte bemerkt werden, daß der Filter- und Dezimationsprozeß unabhängig vom Wert des Dezimationsfaktors arbeitet. Dies wird einfach erreicht, indem Register, Addierer, Multiplexschaltkreise und Akkumulatoren verwendet werden, welche die geeignete Größe hinsichtlich des höheren Wertes des gewünschten Dezimationsfaktors haben. Falls zum Beispiel der größere Dezimationsfaktor, der gewünscht wird, gleich N ist, sollten die Register, Addierer, Multiplexschaltkreise und Akkumulatoren jeweils in der Lage sein, N³ Werte zu steuern. Die Bitanzahl muß entsprechend ausgewählt werden. Der Satz von Berechnungsblöcken 350, 360 und 370 erfordert einzig die Bereitstellung des Überabtastungstaktes an Leitung 300, der Folge von Sigma-Delta-Impulsen an Leitung 301 und des PCM-Taktes an Leitung 302, der genau die Momente anzeigt, in denen das PCM- Wort, das sich aus dem Dezimationsprozeß ergibt, zu liefern ist. Die Filter- und Dezimationseinheit gemäß der vorliegenden Erfindung ist insbesondere für eine breite Vielfalt verschiedener Anwendungen geeignet. Außerdem kann die Anpassung des Dezimationsfaktors leicht nur durch Anpassen der Takte erreicht werden, die in den Codierer eingegeben werden.
• Ein Sigma-Delta-Konverter 101, der speziell an die Filter- und Dezimationseinheit gemäß der vorliegenden Erfindung angepaßt ist, ist ein Konverter erster oder zweiter Ordnung, wie z.B. in Figur 8a und 8b gezeigt.
• Figur 8a stellt ein Beispiel eines Doppelschleifen-Sigma-Delta- Konverters gemäß der vorliegenden Erfindung dar, der mit serienmäßig gefertigten analogen Einzelbauelementen ausgerüstet ist und der ein tatsächliches Signal-Rausch-Verhältnis liefert, das nah an seinem theoretischen Verhältnis liegt, und das auch nah an dem liegt, das durch den entsprechenden Sigma-Delta-Konverter bereitgestellt wird, der in einem integrierten Schaltkreis mit Schaltkondensatortechnik enthalten ist. Hinsichtlich Figur 8a wird die Gleichstromkomponente des analogen umzuwandelnden Signals mittels eines Kondensators 210 unterdrückt. Das resultierende Signal wird an eine erste Leitung eines Widerstandes 211 übertragen, der eine zweite Leitung aufweist, die jeweils mit dem invertierenden Eingang eines Operationsverstärkers (OA) 214, einer ersten Leitung eines Widerstandes 212 und einer ersten Leitung eines Kondensators 213 verbunden ist. Der Ausgang des Operationsverstärkers 214 ist mit einer zweiten Leitung von Kondensator 213 und einer ersten Leitung eines Widerstandes 217 verbunden, der eine zweite Leitung aufweist, die jeweils mit dem invertierenden Eingang eines zweiten Operationsverstärkers 220, einer ersten Leitung eines Widerstandes 218 und einer ersten Leitung eines Kondensators 219 verbunden ist. Die Ausgangsleitung des Operationsverstärker 220 ist mit einer zweiten Leitung des Kondensators 219 und der D-Eingangsleitung eines Zwischenspeichers 222 vom Typ eines D-Flip-Flops verbunden, der als eine Schwelleneinheit verwendet wird. Der Zwischenspeicher 222, der als ein Zwischenspeicher des Typs 7474 in der Technik allgemein bekannt ist, liefert an seinen Ausgangsleitungen eine Folge von Spannungen, die entweder gleich 5 Volt (oder allgemeiner Vcc) oder 0 Volt in dem Rhythmus eines an seiner Takteingangsleitung CK vorhandenen fs-Taktes ist. Ein Beispiel eines Schaltkreises zur Erzeugung des fs-Taktes wird hiernach mit Bezug auf Figur 8b beschrieben. Ein Bezugspotential Vref, das gleich der Hälfte des Wertes der positiven Versorgungsspannung von Zwischenspeicher 222 ist, wird an die nichtinvertierenden Eingänge der Operationsverstärker 214 und 220 über eine Leitung 216 übertragen. Die Leitung des nichtinvertierten Q-Ausgangs 223 von Zwischenspeicher 222 wird mit einem ersten Eingang eines dem Fachmann allgemein bekannten NOR-Gatters 215 des Typs 7402 verbunden, das eine zweite Eingangsleitung aufweist, die den fs-Takt empfängt, und ebenso eine Ausgangsleitung, die mit einer zweiten Leitung von Widerstand 212 verbunden ist. Die invertierte Ausgangsleitung des Zwischenspeichers 222 wird mit einem ersten Eingang eines NOR-Gatters 221 verbunden, das eine zweite Eingangsleitung aufweist, die den fs-Takt empfängt, und ebenso eine Ausgangsleitung, die mit einer zweiten Leitung von Widerstand 218 verbunden ist. Es ergibt sich, daß das Rückkopplungssignal, das sich an dem Ausgang von NOR 215 ergibt, zu der analogen Eingangswechselspannung addiert wird, um umgewandelt und dann mittels des Schaltkreises, der aus OA 214, den Widerständen 211 und 212 und Kondensator 213 gebildet wird, integriert zu werden. Ahnlich wird das Rückkopplungssignal, das sich an dem Ausgang von NOR 221 ergibt, zu dem Signal an dem Ausgang von OA 214 addiert und mittels des Schaltkreises, der auf OA 220, den Widerständen 217 und 218 und dem Kondensator 219 basiert, integriert. Somit hat der Schaltkreis von Figur 8a eine doppelte Rückkopplungsschleife ähnlich derjenigen der Architektur, die mit Bezug auf Figur 1 gezeigt wird. Der Ausgang Q des Zwischenspeichers 222 liefert eine Folge von Sigma-Delta-Impulsen, die verwendet werden kann, um das oben beschriebene Dezimationsfilter zu treiben.
• Die Figur 8b zeigt eine bevorzugte Ausführungsform des fs-Sigma/Delta-Taktgenerators gemäß der bevorzugten Ausführungsforn der Erfindung. Ein NOR-Gatter 202, das als ein Inverter angeschlossen ist, weist zwei Eingangsleitungen auf, die ein Rechtecktaktsignal empfangen, das die gewünschte Sigma-Delta-Frequenz hat. Der Ausgang von NOR 202 wird mit einer ersten Leitung eines Widerstandes R 204, einer ersten Leitung eines Widerstandes 203, dessen zweite Leitung mit der Spannungsversorgung (5 Volt in der bevorzugten Ausführungsform) verbunden ist, und mit einem ersten Eingang eines NOR-Gatters 207 verbunden. Der Widerstand R 204 hat einen zweiten Eingang, der mit einem ersten Eingang eines Kondensators C 206, der eine zweite, mit Masse verbundene Leitung aufweist, und den zwei Eingangsleitungen eines NOR-Gatters 205 verbunden ist, dessen Ausgang mit einem zweiten Eingang von NOR 207 verbunden ist. Der Ausgang von NOR 207 stellt schließlich an einer Leitung 208 den erforderlichen fs-Takt bereit. Das NOR-Gatter 202 wird als ein Inverter verwendet und gestattet, genug Strom zu liefern, um die verbundenen elektronischen Komponenten zu treiben.
• Die Figuren 9a, 9b bzw. 9c zeigen Ablaufdiagramme der Spannungen, die an den Leitungen 208, 223 und 215 vorhanden sind. Wie in den Figuren dargestellt, ergibt sich der fs-Takt als eine Folge von Impulsen bei der Überabtastungsfrequenz, wobei die Impulse sehr kurz und in Fig. 9a stark übertrieben sind. Diese Folge von Impulsen, die jeweils zu einem Eingang der NOR-Gatter 215 und 221 in beiden Rückkopplungsschleifen des Sigma-Delta- Konverters übertragen wird, veranlaßt eine "Rückkehr-zu-Null" der Ausgangspannung von NOR 215 und des NOR-Gatters 221 mit jeder ansteigenden Flanke des fs-Taktes. Auf diese Weise veranlassen zwei benachbarte "1" ("EINSEN") in der Folge von Sigma-Delta-Impulsen an Leitung 223 das Erscheinen von zwei Impulsen an dem Ausgang von NOR 215. Daher wird das "Gewicht" zweier benachbarter "1" genau zweimal das "Gewicht" einer "1" sein, was in dem herkömmlichen Sigma-Delta-Konverter wegen der Asymmetrie der Anstiegs- und Abfallzeit des Konverters nicht der Fall war. Die Linearität des Konverters und sein tatsächliches Signal-Rausch- Verhältnis werden wesentlich verbessert und erreichen diejenigen, die von integrierten Sigma-Delta-Konvertern erhalten werden, die üblicherweise die Schaltkondensatortechnik nutzen. Der fs-Takt, der in beide Rückkopplungsschleifen mittels der NOR- Gatter 215 und 216 eingeführt wird, erfordert in dem Sigma-Delta-Code das Vorhandensein einer Gleichstromkomponente proportional zu der Impulsbreite des fs-Taktes. Die letztere Gleichstromkomponente wird einfach durch übliche digitale Bearbeitungsverfahren unterdrückt, die dem Fachmann allgemein bekannt sind, oder auch durch Auswählen geeigneter Werte des Widerstandes 204 und des Kondensators 206, so daß RxC bezüglich der gesamten Periode des fs-Taktes vernachlässigbar wird.
• Es sollte bemerkt werden, daß der Fachmann leicht und unkompliziert die Erfindung mit einem Schaltkreis in den Rückkopplungsschleifen ausführen wird, der mit jeder ansteigenden Flanke des fs-Taktes eine "Rückkehr-zu-Eins" generiert.
• Es kann in einigen Fällen vorteilhaft sein, einen Wert RxC auszuwählen, der zu einer nicht vernachlässigbaren Impulsbreite in dem fs-Takt führt. Es wurde herausgefünden, daß der Sigma-Delta- Konverter, falls die letztere Breite nicht vernachlässigbar ist, einen Verstärkungsschritt in den Umwandlungsprozeß einführt, wobei die Verstärkung durch die Breite jedes Impulses in dem fs- Takt bestimmt wird. Die Breite kann mittels eines regelbaren Widerstandes 204 oder auch mittels eines digitalen Schaltkreises gesteuert werden, der zahlreiche Takte bereitstellt, welche die gewünschte Tastverhältnisform haben und einem Schalter (nicht gezeigt) zum Auswählen des geeigneten Taktes zugeordnet sind. In der bevorzugten Ausführungsform der Erfindung ist der Sigma-Delta-Konverter keinem Verstärkungsschritt zugeordnet. Zu diesem Zweck werden Widerstand R und Kondensator C so gewählt, daß das Produkt RxC vernachlässigbar hinsichtlich der gesamten Periode des fs-Taktes gemäß der verwendeten Technik ist.
• Es sollte jedoch bemerkt werden, daß die Filter- und Dezimationseinheit gemäß der vorliegenden Erfindung in jeder Einrichtung verwendet werden könnte, die einen Dezimations- und Filterprozeß gemäß Beziehung 1 mit einem variablen Dezimationsfaktor erfordert, wie zum Beispiel Einheiten zur Spektralanalyse, die Umwandlungsmöglichkeiten zur schnellen Fouriertransformation (FFT) aufweisen.

Claims (10)

1. Dezimationsfilter zum Konvertieren einer Folge von Sigma- Delta-Impulsen S(i) synchron mit einem Sigma-Delta-Takt (fs) in eine Folge von Impulsen mit Pulscodemodulation (PCM) gemäß der Formel

wobei Cn die Koeffizientenfolge des Dezimationsfilters ist, die einem vorherbestimmten Dezimationsfaktor N entspricht,

dadurch gekennzeichnet, daß es folgendes umfaßt:

Berechnungsmittel (350, 360, 370), das weiterhin folgendes umfaßt:

- Zählmittel (321, 331, 341), das durch den Sigma-Delta-Takt (fs) getrieben und während N Impulsen des Signa-Delta-Taktes fortlaufend um eins erhöht wird, dann während N folgenden Impulsen des Sigma-Delta-Taktes um zwei vermindert wird und dann wieder während N folgenden Impulsen des Sigma-Delta-Taktes um eins erhöht wird, um einen Inkrementierungsparameter (DELTA(n)) zu erzeugen,

- Speichermittel (320, 330, 340) zum Speichern des Wertes des Koeffizienten C(n) des Dezimationsfilters, der mit dem nächsten Eingangsimpuls S(i+n) zu multiplizieren ist, um verarbeitet zu werden,

- Mittel (327, 337, 347), das zu jeder Periode des Sigma-Delta-Taktes aktiv ist, um das Speichermittel (320, 330, 340) um den Inkrementierungsparameter (DELTA(n)) zu erhöhen,

- Mittel (323, 327), um alle 3xN Sigma-Delta-Eingangs- impulse einen Pulscodemodulations (PCM)-Impuls aus dem Inhalt C(n) des Speichermittels (320, 330, 340) und aus der Folge von Sigma-Delta-Eingangsimpulsen S(i+n) abzuleiten.

2. Filter- und Dezimationseinheit gemäß Anspruch 1, dadurch gekennzeichnet, daß sie drei Berechnungsmittel (350, 360, 370) umfaßt, die jeweils durch einen Satz von drei phasenverzögerten Takten getrieben werden, die von dem Sigma-Delta-Takt (fs) abgeleitet werden, wobei jedes der Berechnungsmittel (350, 360, 370) einen PCM-Impuls aus einer Folge von 3xN aufeinanderfolgenden Sigma-Delta-Eingangsimpulsen berechnet.

3. Filter- und Dezimationseinheit gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß

- das Zählmittel (321, 331, 341) eine Steuerführung aufweist und eine Inkrementierung um eins ausführt, wenn sich die Steuerführung auf einer ersten logischen Stufe befindet, und umgekehrt eine Dekrementierung um zwei ausführt, wenn sich die Steuerführung auf einer zweiten logischen Stufe befindet, und daß jedes der drei Berechnungsmittel (350, 360, 370) folgendes umfaßt:

- ein erstes Register (320, 330, 340) zum Speichern des Wertes C(n) des Koeffizienten, der mit dem nächsten Sigma-Delta-Eingangsimpuls S (i+n) zu multiplizieren ist,

- Additionsmittel (327, 337, 347), das zu jeder Periode des Sigma-Delta-Taktes aktiv ist, um den Inhalt des Zählmittels zu dem Inhalt des ersten Registers (320, 330, 340) zu addieren, um den folgenden Koeffizienten C(n+1) zu berechnen, der in das erste Register (320, 330, 340) zu laden ist.

4. Filter- und Dezimationseinheit gemäß Anspruch 3, dadurch gekennzeichnet, daß jedes der drei Berechnungsmittel (350, 360, 370) weiterhin folgendes umfaßt:

- Multiplikationsmittel (323, 333, 343) , das mit dem ersten Register (320, 330, 340) verbunden ist und die Folge von Sigma-Delta-Impulsen empfängt, um zu jeder Periode des Sigma-Delta-Taktes (fs) das Produkt C(n) x S(i+n) zu berechnen,

- ein zweites Register (322, 332, 342), das fortlaufend um das Ergebnis des Multiplikationsmittels erhöht wird.

5. Filter- und Dezimationseinheit gemäß Anspruch 4, dadurch gekennzeichnet, daß in jedem der drei Berechnungsmittel (350, 360, 370) das Additionsmittel (327, 337, 347) auch für das Berechnen des neuen Koeffizienten C(n+1), der in dem ersten Register (320, 330, 340) gespeichert wird, und für das Inkrementieren des zweiten Registers (322, 332, 342) verwendet wird.

6. Filter- und Dezimationseinheit gemäß Anspruch 5, dadurch gekennzeichnet, daß jedes der drei Berechnungsmittel (350, 360, 370) weiterhin folgendes umfaßt:

- Multiplexmittel (324, 334, 344), das einen ersten Eingangsbus aufweist, der mit dem Ausgangsbus des zweiten Registers (322, 332, 342) verbunden ist, und einen zweiten Eingangsbus, der mit dem Ausgang des Zählmittels (321, 331, 341) verbunden ist, wobei das Multiplexmittel durch den Sigma-Delta-Takt gesteuert wird,

- XOR-Verknüpfungsmittel (323, 333, 343), das einen Eingang aufweist, der mit dem Ausgang eines UND-Gatters (326, 336, 346) verbunden ist, welches die Eingangsfolge der Sigma-Delta-Impulse sowie des Sigma-Delta- Taktes empfängt, wobei das XOR-Verknüpfungsmittel (323, 333, 343) einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus des ersten Registers (320, 330, 340) verbunden ist,

und daß das Additionsmittel (327, 337, 347) einen ersten Eingangsbus aufweist, der mit dem Ausgang des Multiplexmittels verbunden ist, und einen zweiten Eingangsbus, der mit dem Ausgang des XOR-Verknüpfungsmittels (323, 333, 343) verbunden ist, wobei der Ausgangsbus des Additionsmittels mit dem Eingang des ersten und des zweiten Registers verbunden ist,

wobei das Additionsmittel die Berechnung von c(n) + DELTA(i) während einer Hälfte der Periode des Sigma-Delta-Taktes und die Aktualisierung des zweiten Registers während der zweiten Hälfte der Periode des Sigma-Delta-Taktes ausführt.

7. Analog-Digital-Konverter, der einen Sigma-Delta-Konverter (101) erster oder zweiter Ordnung enthält, gekennzeichnet durch die Filter- und Dezimationseinheit der Ansprüche 1 bis 6.

8. Analog-Digital-Konverter gemäß Anspruch 7, dadurch gekennzeichnet, daß der Sigma-Delta-Konverter folgendes umfaßt:

- eine Schwelleneinheit (222) zur Erzeugung eines Ausgangs- und Rückkopplungssignals,

- ein Filter (214, 220), welches das zu konvertierende analoge Eingangssignal und das Ausgangs- und Rückkopplungssignal mittels zumindest einer Rückkopplungsschleife empfängt,

- Mittel (215, 221), das in der zumindest einen Rückkopplungsschleife angeordnet ist, um eine (Rückkehr zum vorgegebenen logischen Status( des Sigma-Delta- Codes auszuführen, der von der Schwelleneinheit zu jeder Periode des Sigma-Delta-Taktes erzeugt wird, wodurch der Sigma-Delta-Konverter unempfindlich gegen die Anstiegs- und Abfallzeit der Schwelleneinheit gemacht wird.

9. Analog-Digital-Konverter gemäß Anspruch 8, dadurch gekennzeichnet, daß der Sigma-Delta-Konverter weiterhin folgendes umfaßt:

- ein erstes Integrierglied (214, 213, 211, 212), welches das umzuwandelnde analoge Eingangssignal und ein erstes Rückkopplungssignal empfängt, das von einer ersten Rückkopplungsschleife kommt,

- ein zweites Integrierglied (220, 217, 218, 219), welches das analoge Ausgangssignal des ersten Integriergliedes und ein zweites Rückkopplungssignal, das von einer zweiten Rückkopplungsschleife kommt, empfängt, und eine Ausgangsleitung aufweist, die mit der Schwelleneinheit verbunden ist,

- erstes Mittel (215, 208) zum Ausführen einer Rückkehrzu-Null des Rückkopplungssignals, das durch die erste Rückkopplungsschleife zu dem ersten Integrierglied übertragen wird,

- zweites Mittel (221, 208) zum Ausführen einer Rückkehr-zu-Null des Rückkopplungssignals, das durch die zweite Rückkopplungsschleife zu dem zweiten Integrierglied übertragen wird.

10. Datenübertragungseinrichtung (DÜE), gekennzeichnet durch den Analog-Digital-Konverter gemäß der Ansprüche 7, 8 oder 9.