DE19521610B4

DE19521610B4 - Dezimationsfilter unter Verwendung einer Nullfüllschaltung zur Lieferung eines wählbaren Dezimationsverhältnisses sowie Verfahren zur Dezimationsfilterung

Info

Publication number: DE19521610B4
Application number: DE19521610A
Authority: DE
Inventors: Daniel Arthur Staver; Donald Thomas Mcgrath
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1994-06-24
Filing date: 1995-06-18
Publication date: 2005-12-22
Anticipated expiration: 2015-06-19
Also published as: KR960003115A; ES2111465A1; ES2111465B1; TW252239B; KR100338971B1; DE19521610A1; US5463569A

Abstract

Dezimationsfilter mit einem wählbaren Dezimationsverhältnis zum Filtern von wenigstens einem extern abgeleiteten Strom von quantifizierten elektrischen Signalen mit einer vorbestimmten Rate, mit:
einen Koeffizientengenerator, der auf einen Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale anspricht und ein getrenntes in vorbestimmter Weise normalisiertes Koeffizientensignal an jedem entsprechenden von mehreren Ausgangsports liefert,
wobei der Koeffizientengenerator enthält:
eine Demultiplexereinheit, die auf den Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale anspricht, zur Lieferung eines vorbestimmten Skalierungs-Steuerausgangssignals an einem gewählten von S Ausgangsports des Demultiplexers, wobei S eine vorbestimmte ganze Zahl entsprechend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die von dem Dezimationsfilter lieferbar sind,
einen (N + S – 1)-Bit-Zähler, der auf ein vorbestimmtes Zähler-Taktsignal anspricht und zum Empfang des Skalierungs-Steuersignals von der Demultiplexereinheit verbunden ist zur Lieferung eines getrennten Zähler-Ausgangssignals an gewählten Ausgangsports des (N + S – 1)-Bit-Zählers, wobei N eine so gewählte vorbestimmte ganze Zahl ist, daß zwei 2^N bzw. 2^N-(S-1) obere und untere...

Description

Diese Erfindung bezieht sich auf Dezimationsfilter und spezieller auf Dezimationsfilter, wie sie im Zusammenhang mit Sigma-Delta-Modulatoren zum Einsatz kommen.
Auf dem Gebiet der Datenerfassung mit hoher Leistungsfähigkeit für elektrische Leistungsmessung, -zählung sowie -steuerung (-management) liegen eine Reihe von einander widerstreitenden Problemstellungen vor. Eine erste Aufgabenstellung ist eine hohe Datenauflösung. Die Verfügbarkeit von Verfahren zur Analog/Digital-umsetzung mit hoher Auflösung, z.B. mit Sigma-Delta-Modulatoren, in Kombination mit der Leistungsfähigkeit von digitalen Signalprozessoren nach dem Stand der Technik bietet die Möglichkeit zur Erzielung beachtlicher Genauigkeitsgrade. Mittels konventioneller Architekturen zur Signalverarbeitung lässt sich somit eine komplexe Signalverarbeitung für präzise Daten durchführen. Eine zweite Problemstellung liegt jedoch in einer erhöhten Bandbreite für die Signalverarbeitung. Zwischen diesen beiden Aufgabenstellungen existiert ein natürliches Spannungsfeld, indem eine Erhöhung der Bandbreite in typischen Fällen zu Lasten der Datenauflösung geht. Eine weitere, dritte Aufgabenstellung besteht in einer kompakten integrierten oder elektronischen Schaltkreistechnik, die mit weniger Leistung zu ihrem Betrieb auskommt.

Bei einer konventionellen Analog/Digitalumsetzung wird häufig von Analog/Digitalumsetzern mit Über-Abtastung, im folgenden "Oversampling" genannt, Gebrauch gemacht. Ein Beispiel für einen solchen Analog/Digitalumsetzer unter Verwendung eines Sigma-Delta-Modulators ist in 1 dargestellt. Systeme, in denen sich Analog/Digitalumsetzer und Sigma-Delta-Modulatoren als nützlich erweisen, sind in den folgenden Literaturstellen beschrieben: US 5 181 033 A mit dem Titel "Digital Filter for Filtering and Decimating Delta Sigma Modulator Output Signals". In dieser Druckschrift ist ein digitales Filter zur Dezimation eines Ausgangssignals eines Delta-Sigma-Modulators vorgeschlagen. Eine Filtercharakteristik-Steuereinheit gibt, abhängig von der gewählten Charakteristik, an einzelnen Ausgängen Signale ab, die von kaskadierten Bit-Slice-Elementen übernommen werden und die mit dem von dem Sigma-Delta-Modulator gelieferten Datenstrom eine Multiplikation und anschließende Akkumulation durchführen. US 5 126 961 A mit dem Titel "Plural-Channel Decimator Filter, as for Sigma-Delta Analog-to-Digital Converters". Die Druckschrift beschreibt ein Mehrkanal-Dezimationsfilter für Ausgangssignale eines Delta-Sigma-Modulators. Filterkoeffizienten werden von einem externen PROM eine Multiplizier-Addier-Prozessor zugeführt. US 5 134 578 A mit dem Titel "Digital Signal Processor for Selectively Performing Cordic, Division or Square-Rooting Procedures"; US 4 951 052 mit dem Titel "Correction of Systematic Error in the Oversampled Analogto-Digital Converters" und US 4 896 156 mit dem Titel "Switched-Capacitance Coupling Network for Differential-Input Amplifiers Not Requiring Balanced Input Signals". Aus dem Stand der Technik sind weiterhin die folgenden Literaturstellen bekannt: IEEE Journal of Solid State Circuits, Vol. 26, No. 12, Dezember 1991, Seiten 2008–2016, S.L. Garverick, K. Fujino, D.T. McGrath und R.D. Baertsch "A Programmable Mixed Signal ASIC for Power Metering" sowie IEEE 1992 Custom Integrated Circuits Conference, Seiten 19.4.1–19.4.2, D.T. McGrath, P.Jacobs und H. Sailer "A Programmable Mixed Signal ASIC for Power Management". US 4,937,577 mit dem Titel „Integrated Analog-to-Digital Converter", aus dem ein Dezimator zum Filtern mindestens eines extern abgeleiteten Stromes von quantisierten elektrischen Signalen mit einer vorbestimmten Signalrate, bestehend aus einem Koeffizientengenerator und einem 12-Bit-Akkumulator bekannt ist. Der Koeffizientengenerator erzeugt an seinen Ausgängen jeweils ein Ausgangssignal als Koeffizientensignal. Der 12-Bit-Akkumulator übernimmt vom Koeffizientengenerator die Signale und bildet das gefilterte Ausgangssignal.

Es besteht somit Bedarf für ein Dezimationsfilter, das es gestattet, die Anforderungen bezüglich einer hohen Datenauflösung mit dem Wunsch nach einer großen Bandbreite ins Gleichgewicht zu bringen, wie das für Systeme zur Leistungsmessung, -zählung sowie – steuerung (-management) erwünscht ist, während ein solches Filter dabei die Größe und Leistungsanforderungen eines konventionellen elektronischen oder integrierten Schaltungsbauteils aufweisen soll.

Weiterhin wünschenswert ist die Bereitstellung eines Dezimationsfilters mit verbesserten Eigenschaften hinsichtlich der Normalisierung oder Skalierung, um die Datenzugriffsgeschwindigkeit zu verbessern und die Komplexität des Filterschaltkreises möglichst gering zu halten. Es besteht außerdem Bedarf für ein Dezimationsfilter, bei dem das auf die Größe bezogene Antwortverhalten weitgehend unbeeinflusst vom jeweils gewählten Dezimationsverhältnis ist.

Die vorgenannte Problemstellung wird durch das erfindungsgemäße Dezimationsfilter mit den Merkmalen des Patentanspruchs 1 sowie durch das erfindungsgemäße Verfahren zur Dezimationsfilterung mit den Merkmalen des Patentanspruchs 17 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Allgemein ausgedrückt erfüllt die vorliegende Erfindung die obengenannten Bedürfnisse, indem sie ein Dezimationsfilter bereitstellt, das mindestens einen extern abgeleiteten Strom von quantisierten elektrischen Signalen mit einer vorbestimmten Signalrate filtert. Das Filter enthält einen Koeffizientgenerator, der als Reaktion auf einen Satz von extern abgeleiteten Auswahlsignalen für ein Dezimationsverhältnis ein separates normalisiertes Koeffizientsignal an dem jeweils betreffenden Ausgangsanschluss bzw. -port bereitstellt. Der Koeffizientengenerator verwendet eine Nullfüllschaltung, die erste und zweite Schaltungsanordnungen enthält, die selektiv ein vorbestimmtes Skalierungs-Steuerausgangssignal von einer Demultiplexereinheit als kleine Welle (ripple) durchlassen, um die normalisierten Koeffizientensignale zu liefern. Ein Akkumulator ist mit dem Koeffizientengenerator verbunden, um jedes normalisierte Koeffizientsignals zu empfangen, das darin erzeugt wird. Der Akkumulator empfängt den Strom quanti sierter elektrischer Signale, um damit nach einer Maskierung mit den entsprechenden empfangenen normalisierten Koeffizientsignalen mehrere von Akkumulator-Aus gangssignale zu erzeugen. Zur Erfassung einer etwaigen Überlaufbedingung im Akkumulator ist an den Akkumulator ein Überlaufdetektor angeschlossen.

Ein gemäß der Erfindung ausgestaltetes Verfahren zur Dezimationsfilterung mindestens eines Stromes von extern hergeleiteten Binärsignalen enthält die folgenden Schritte: Erzeugen einer vorbestimmten Folge von normalisierten Koeffizientsignalen als Reaktion auf einen Satz extern abgeleiteter Auswahlsignale für eine jeweilige Dezimationsrate; Empfangen des extern abgeleiteten Binärsignalstroms; Maskieren des empfangenen extern abgeleiteten Binärsignalstroms mit der vorbestimmten Folge normalisierter Koeffizientsignale und Akkumulieren der maskierten Signale zur Bereitstellung eines gefilterten Signals. Der Schritt des Erzeugens der vorbestimmten Folge von normalisierten Koeffizientsignalen kann dabei die folgenden Schritte enthalten: Bereitstellen eines vorbestimmten Skalierungs-Steuersignals an einem gewählten von S Demultiplexer-Ausgangsports, wobei S eine vorbestimmte ganze Zahl entsprechend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die durch das Dezimationsfilters geliefert werden; Generieren eines getrennten Zählersignals an gewählten von (N + S – 1) Zählerausgangsports, wobei N eine so gewählte vorbestimmte ganze Zahl ist, dass 2N bzw. 2N^–(S^–1) obere und untere Dezimationsverhältnisgrenzen bilden; und Generieren N + S – 1 normalisierter Signale bei vorbestimmter Nullfüllung von entsprechenden der generierten (N + S – 1) Zähler-Ausgangssignalen.

Die Erfindung wird im folgenden sowohl hinsichtlich ihres Aufbaus als auch ihres Betriebsverfahrens anhand bevorzugter Ausführungsformen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigen:
1 ein Blockschaltbild einer Ausführungsform eines Sigma-Delta-Modulators, wie er in einem Analog/Digital-umsetzer mit einem Dezimationsfilter eingesetzt werden kann, welches Filter die Möglichkeit eines wählbaren Dezimationsverhältnisses entsprechend der Erfindung aufweist;
2 eine Ausführungsform eines Sigma-Delta-Modulators mit elektrischen oder elektronischen Bauteilen, welcher Modulator in einem Analog/Digitalumsetzer mit einem Dezimationsfilter nach der Erfindung vorgesehen werden kann;
3 den Spektralverlauf des Quantisierungsrauschens, wie er durch den Einsatz eines Sigma-Delta-Modulators erreicht wird;
4 ein schematisches Blockschaltbild eines Dezimations-filters, das einen Koeffizientgenerator mit variabler Skalierung zur Bereitstellung normalisierter Koeffizienten gemäß der Erfindung benutzt;
5 weitere Einzelheiten im Blockschaltbild des Koeffizientgenerators von 4 zusammen mit seiner Nullfüllschaltung;
6 die Nullfüllschaltung gemäß 5;
7 den Frequenzgang für ein Dezimationsfilter mit einem rechteckigen "Fenster" sowie mit einem dreieckigen "Fenster";
8 ein Diagramm der Filterkoeffizienten, wie sie von einer Ausführungsform eines Dezimationsfilters nach der Erfindung erzeugt werden;
9A–9C jeweilige beispielhafte Mehrkanalstufen für eine Ausführungsform des Akkumulators von 4 gemäß der Erfindung;
9 ein Blockschaltbild mit der Anweisung, wie die 9A–9C zueinander anzuordnen sind;
10 ein Zeitdiagramm der in Zusammenhang mit dem Akkumulator nach den 9A–9C auftretenden Impulse und
11 ein Blockschaltbild mit Einzelheiten für eine beispielhafte Ausführungsform des Überlaufdetektors von 4.
Die Technik des Oversampling wird häufig zur Durchführung einer Analog/Digitalumsetzung angewandt. Ein Beispiel für einen Analog/Digitalumsetzer unter Verwendung dieser Technik ist in 1 dargestellt. In dieser Darstellung umfasst ein Umsetzer 700 einen Modulator 710 und einen Dezimator 720. Der Modulator 710 erzeugt grobe bzw. niedrig-aufgelöste Abtastwerte (samples) seines Eingangssignals mit einer (Abtast-)Rate, die viel höher ist als von dem Nyquist-Theorem gefordert. Diese groben Abtastwerte werden anschließend vom Dezimator 720 tiefpaß-gefiltert, um Abtastwerte mit hoher Auflösung bei oder oberhalb der Nyquist-Rate des Eingangssignals des Modulators zu erzeugen.
Wie dargestellt, enthält der Modulator 710 eine Gegenkopplung zum Knoten 810, der mit dem Eingang eines Integrators 820 gekoppelt ist, und dessen Ausgang mit dem Eingang eines Q-Bit Analog/Digitalumsetzers 760 verbunden ist. Der Ausgang des Analog/Digitalumsetzers 760 ist mit einem Q-Bit Digital/Analogumsetzer 800 gekoppelt, dessen Ausgang mit dem Knoten 810 verbunden ist. Ein an den Anschluß 790 angelegtes Eingangssignal wird von einer Abtastvorrichtung 780, dargestellt als einpoliger Umschalter, mit einer gegenüber der Nyquist-Rate viel höheren Abtastrate f_ds abgetastet. Diese Abtastwerte werden unter Verwendung des Differenzsignals am Knoten 810 mit einem vom Digital/Analogumsetzer 800 gelieferten Q-Bit Ansatz wert) verglichen. Dieses am Knoten 810 gebildete Differenz- oder Fehlersignal wird vom Integrator 820 integriert und daraufhin vom Q-Bit Analog/Digitalumsetzer 760 quantisiert, um den Q-Bit Ansatz des Eingangssignals am Anschluß 795 zu erzeugen, der seinerseits zum Eingangsanschluß des Digital/Analogumsetzers 800 sowie eines Dezimators 720 geleitet wird. Die Kombination von Rückkopplung und Integration des Fehlersignals dient dazu, das Spektrum des Quantisierungsrauschens so zu formen, daß es durch die Tiefpaß-Filterung vollständiger beseitigt werden kann. Die Wirksamkeit der Rauschformung wird erhöht mit zunehmender Anzahl von Integratoren in der Rückkopplungsschleife (d.h. der Ordnung des Modulators) wobei jedoch für Modulatoren mit der Ordnung größer zwei ernste Stabilitätsprobleme auftreten.
Wie in 1 dargestellt, enthält der Dezimator ein digitales Tiefpaßfilter 730, an das sich eine Signalabtastvorrichtung 740, dargestellt als einpoliger Umschalter, anschließt, um am Knoten oder Anschluß 750 ein diskretes Ausgangssignal zu erzeugen. Diese Filterung und Dezimation resultiert in der Beseitigung eines großen Teils des Quantisierungsrauschens und liefert damit ein Ausgangssignal mit hoher Auflösung. Allerdings ist davon auszugehen, daß der Gewinn bezüglich der Auflösung auf Kosten eines gegenüber der anfänglichen Abtastrate viel geringeren Durchsatzes erzielt wird. Das Verhältnis der anfänglichen Abtastrate zur Umsetzrate des Modulators wird üblicherweise als Oversamplingwert R des Modulators bezeichnet. Wie im Artikel IEEE Transactions on Circuits and Systems, Vol. 38, Seiten 145–159, Februar 1991, D.B. Ribner "A Comparison of Modulation Networks for High-Order Oversampled S D Analog-to-Digital Converters" beschrieben, wird die Auflösung (Bits) einer solchen Analog/Digitalumsetzung bestimmt durch die Anzahl der Quantisierungsbits Q, den Oversamplingwert R sowie die Ordnung L des Modulators entsprechend der folgenden Beziehung:
Dieser Ausdruck läßt sich ableiten aus einer linearen Approximation hinsichtlich des Modulators und durch Annahme eines idealen Tiefpaßfilters. Im wesentlichen zeigt die Gleichung [1], daß bei jeder Verdopplung des Oversamplingwerts R die Auflösung um L + 1/2 Bits verbessert wird.
Für einen Modulator erster Ordnung kann die Gleichung [1] hinsichtlich verschiedener Oversamplingwerte ausgewertet werden. Aus Gleichung [1] ergibt sich, daß für einen Sigma-Delta-Modulator vorbestimmter Ordnung mit um so höherem Oversamplingwert eine um so höhere Anzahl entsprechender Bits resultiert. Für einige Anwendungen kann der Einsatz eines Ein-Bit-Quantisierers wünschenswert sein. Ein Vorteil eines solchen Quantisierers besteht darin, daß er harmonische Verzerrungen oder andere typischerweise mit Mehrfach-Bit-Quantisierern verbundene Nichtlinearitäten vermeiden kann. Im Gegensatz zu Mehrfach-Bit-Quantisierern ist ein Ein-Bit-Quantisierer von sich aus linear, da sein Ausgangs signal einen von zwei unterschiedlichen Werten annehmen kann und somit eine gerade Linie bestimmt. Ein Sigma-Delta-Modulator mit einem Ein-Bit-Quantisierer ist in der folgenden Literaturstelle analysiert worden: IEEE Transactions on Communications, COM-22(3), Seiten 298–305, März 1974, J.C. Candy, mit dem Titel "A Use of Limit Cycle Oscillations to Obtain Robust Analog-to-Digital Converters". Die folgende Gleichung [2] liefert das n-te quantisierte Signal q(n), wobei τ die Zyklusperiode darstellt:
Durch die Hinzufügung eines Fehleranteils ε wird die dargestellte Quantisierung als mit dem Eingangssignal x unkorreliert angenommen. Da q(t) eine Abtastfunktion ist, läßt sich ihr Integral als Summation ausdrücken; nach einer entsprechenden Umordnung und Division durch R, der Anzahl Zyklen während einer Abtastzeit, ergibt sich die nachfolgende Gleichung [3].
Die Gleichung [3] zeigt an, daß der durchschnittliche Quantisierungsfehler R-fach kleiner ist als der Quantisierungsfehler der Grobabtastung. Somit läßt sich eine hohe Auflösung durch wiederholte Rückkopplung mit einem hinreichend großen Wert für R erreichen.
2 zeigt eine Ausführungsform des Sigma-Delta-Modulators erster Ordnung für den Einsatz in einem Analog/Digitalumsetzer mit einem Dezimationsfilter gemäß der Erfindung. Wie dargestellt, wird das Eingangssignal, z.B. als elektrische Spannung, am Anschluß 980 angelegt und über einen Widerstand 960 skaliert oder abgeschwächt. Über einen Verstärker 940 erfolgt aufgrund eines im Gegenkopplungszweig vorgesehenen Kondensators 950 eine Integration. In gleicher Weise wird eine digitale Quantisierung erzielt durch Kopplung des Ausgangssignals des Verstärkers 940 auf den positiven Eingangsanschluß eines analogen Vergleichers 930. Wie in 2 dargestellt, findet eine Digital/Analogumsetzung statt, da das Ausgangssignal des Vergleichers 930 über ein Flipflop verriegelt und per Rückkopplung über einen Widerstand 970 auf den Verstärker 940 geführt wird. Konkreter findet eine Ein-Bit Analog/Digitalumsetzung statt aufgrund der Rückkopplung über den Widerstand 970 auf den Integrationsverstärker 940. Diese Rückkopplung über den Widerstand 970 ist äquivalent zur Rückkopplung über den Digital/Analogumsetzer 800 in 1. Das Ausgangssignal am Knoten 990 des Modulators wird eine Spektralform entsprechend der Darstellung in 3 aufweisen.
Wie bereits früher auseinandergesetzt wurde, formt ein Oversampling-Modulator das Spektrum des Quantisierungsrauschens derart, daß der größte Anteil der Rauschenergie auf die hohen Frequenzen fällt. Dies ist in 3 für die spektrale Dichte des simulierten Quantisierungsrauschens eines Ein-Bit Sigma-Delta-Modulators der dritten Ordnung illustriert; ein Modulator erster Ordnung ist qualitativ ähnlich. Die höchste dargestellte Frequenz, Binärzahl 16000, entspricht f_ds/2. Da der Dezimator die Rauschenergie der Quantisierung zwischen f_ds/2R und f_ds/2 filtert und dann die Abtastrate auf f_ds/R reduziert, ist abzuwägen zwischen der Auflösung und der Abtastrate, die durch einen Anpaßparameter R gesteuert werden kann.
Eine Ausführungsform für ein Dezimationsfilter besteht in einem sog. Rechteckfenster-Filter. Dieser gebräuchliche Typ eines Tiefpaßfilters bietet Einfachheit. Die im Zeitbereich vorgenommene Rechteckfenster-Filterung hat den Frequenzgang einer si-Funktion (sinc). Für ein Fenster mit der Dauer oder Länge t ist das Frequenzverhalten gleich der Funktion sinc (ft), wobei die erste Null bei f = 1/t auftritt und wobei im Zusammenhang mit der Erfindung sinc(x) sich bezieht auf [sin πx)]/πx. Die Fensterlänge oder Dauer t ist so gewählt, daß die erste Null bei der Umsetzungsrate f_ds/R auftritt. Somit gilt t = R/f_ds. Dieses Filter weist die wünschenswerte lineare Phasencharakteristik auf. Die verschiedenen Kanäle eines Mehrkanalsystems passieren dasselbe Dezimationsfilter mit linearer Phase und erfahren somit im wesentlichen dieselbe Zeitverzögerung für den relevanten Eingangsfrequenzbereich.
Trotz der Einfachheit eines Rechteckfenster-Dezimationsfilters läßt sich eine "schärfere" Grenzfrequenz (cutoff) im Frequenzbereich durch Einsatz von Filtern höherer Ordnung erzielen. Eine solche Ausführungsform besteht in einem sogenannten doppelten Interpolationsfilter, bei dem die Grenzfrequenz schärfer und die Sperrdämpfung im Vergleich zu dem Rechteckfenster-Filter erhöht ist. Ein Vorteil eines solchen Filters liegt darin, daß es den Anteil des Rau schens reduziert, der sozusagen als "Leck" durch den Sperrbereich gelangt und damit im Anschluß an die Dezimation verfremdet zurück auf das Basisband wirkt. Eine Ausführungsform eines doppelten Interpolationsfilters besteht in dem Dreieckfenster-Filter mit einem Frequenzgang in Form einer si²-Funktion (sinc²), wie beispielsweise in dem oben erwähnten Artikel von Candy sowie der folgenden Literaturstelle beschrieben: IEEE Communications, Com. 24, November 1976, Seiten 1268–1275, J.C. Candy, Y.C. Ching und D.S. Alexander "Using Triangularly Weighted Interpolation to Get 13-Bit PCM from a Sigma-Delta Modulator". Somit ist für ein Filter mit der Länge t der Frequenzgang sinc²(ft/2) mit der ersten Null bei f = 2/t. Es wird nun klar, daß zur Aufrechterhaltung der ersten Null bei der Dezimationsfrequenz die Filterlänge für diese besondere Ausführungsform verdoppelt wird. Mit t = 2R/f_ds wird somit der Null-Frequenzgang bei der Umsetzrate f_ds/R plaziert. 7 illustriert den Frequenzgang eines Rechteckfilters erster Ordnung mit einer Länge t = 16 und eines Dreieckfilters zweiter Ordnung mit einer Länge 2t = 32 und zeigt, daß mit dem Filter zweiter Ordnung eine schärfere Grenzfrequenz sowie eine verbesserte Sperrdämpfung erzielt werden.
4 veranschaulicht ein Ausführungsbeispiel eines Dezimationsfilters mit einem wählbaren Dezimationsverhältnis entsprechend der vorliegenden Erfindung. Im vorliegenden Zusammenhang soll der Ausdruck "Dezimationsverhältnis" den durch das Dezimationsfilter bewirkten Reduzierungs- oder Untersetzungsfaktor für die jeweilige Abtastrate bedeuten. Im einzelnen ist der Koeffizientgenerator 10 so ausgelegt, daß er als Reaktion auf einen Satz M von extern abgeleiteten Auswahlsignalen für das Dezimationsverhältnis jeweils ein separates normalisiertes Koeffizientsignal an jedem der mehreren Ausgänge 12 bereitstellt. Zur Aufnahme der normalisierten Koeffizientsignale ist mit dem Generator 10 ein Mehrbit-Akkumulator 100 gekoppelt. Der Akkumulator 100 empfängt weiterhin einen Strom von quantisierten oder binären Signalen vom Modulator 710, vgl. z.B. 1. Eine Normalisierung ist deshalb wünschenswert, weil abhängig von dem jeweils gewählten Dezimationsverhältnis die Ausgangssignale des Filters in binären Vielfachen für dieselben Eingangssignale des Modulators bereitgestellt werden, d.h. ohne eine geeignete Normalisierung für ein jeweils gewähltes Dezimationsverhältnis wird ein Anwender nicht in der Lage sein, den korrekten Wert der von dem Dezimationsfilter erzeugten gefilterten Signale zuverlässig zu interpretieren. Wie weiter unten näher erläutert wird, bietet die vorliegende Erfindung in vorteilhafter Weise im Koeffizientgenerator 10 die Möglichkeit zur Bereitstellung der Koeffizientsignale mit variabler Skalierung. Da die an den Akkumulator gelieferten Koeffizientsignale in geeigneter Weise normalisiert sind, können die Ausgangssignale des Akkumulators gleich für die weitere Verarbeitung verwendet werden, ohne daß die oben erwähnte synchrone Umsetzung angewendet werden müßte.
Gemäß einer weiteren vorteilhaften Ausgestaltung der vorliegenden Erfindung ist mit dem Akkumulator 100 ein Überlaufdetektor 200 gekoppelt, um eine jegliche Überlaufbedingung zu erfassen und zu korrigieren, die unter vorbestimmten Umständen im Akkumulator auftreten könnte. Die Überlaufbedingung entsteht immer dann, wenn das Ausgangssignal des Modulators vollständig (full scale) ist, d.h. während eines vorbestimmten Dreieckfensters liefert der Modulator einen Strom quantisierter Signale, die jedes einen Binärwert "eins" aufweisen; folglich wird die Summier- oder Akkumulierkapazität des Akkumulators überschritten, wenn das Ausgangssignal des Modulators in der genannten Weise in voller Größe auftritt. Ein Weg zur Vermeidung der Überlaufbedingung besteht stets darin, das Rechteckfenster-Zählwort jeweils beispielsweise um eins zu vermindern, indem man jeweils den vorletzten Koeffizienten des Dreieckfensters entfallen läßt. Diese Modifikation resultiert in einer geringen Veränderung in dem auf die Größe bezogenen Antwortverhalten des Dezimationsfilters, die bei relativ niedrigen Dezimationsverhältnissen erhebliche Verzerrungen mit sich bringen kann. Aufgrund des vorgesehenen Überlaufdetektors 200 ist das Dezimationsfilter nicht mehr der oben beschriebenen Modifizierung hinsichtlich seines Dreieckfensters unterworfen und demzufolge bleibt das auf die Größe bezogene Antwortverhalten des Filters unbeeinflußt von dem jeweils gewählten Dezimationsverhältnis.
Der Koeffizientgenerator 10, wie er in 5 gezeigt ist, weist eine Demultiplexereinheit 12 auf, die auf einen Satz M von Dezimationsverhältnis-Steuersignalen anspricht, die als M₀, M₁ und M₂ bezeichnet sind. Der Demultiplexer 12 ist so verbunden, daß er an einem gewählten der S Demultiplexer-Ausgangsports (R₀ – R₇) ein vorbestimmtes Skalierungs-Steuersignal liefert, das so gewählt ist, daß es einen Pegel entsprechend einer logischen "EINS" hat und von dem Demultiplexer 12 an einem einzelnen Eingangsport 15 empfangen wird. Der Buchstabe S stellt eine vorbestimmte ganze Zahl dar, die der Anzahl wählbarer Dezimationsverhältnisse entspricht, die von dem Dezimationsfilter geliefert werden. Beispielsweise ist S hier acht und dementsprechend ist der Demultiplexer 12 zweckmäßigerweise als ein 1-zu-8 Demultiplexer gewählt, d.h, der einzelne Eingangsport 15 ist mit einem der Ausgangsports R₀ – R₇ des Multiplexers auf der Basis des Status oder Zustandes für die Dezimationsverhältnis-Steuersignale M₀ – M₃ verbunden. Es kann gezeigt werden, daß die Zahl der Dezimationsverhältnis-Steuersignale in dem Satz M im allgemeinen so gewählt ist, daß die folgende Beziehung erfüllt wird: M = M[LOG2 (S) – 1:0]so daß in dem Fall S = 8 die Anzahl der Kontrollsignale drei ist, die zuvor mit M₀, M₁ und M₂ bezeichnet sind.
Ein (N + S – 1)-Bitzähler 13, der eine Anzahl von N + S – 1 Addierer 14₀ –14₁₈ aufweist, spricht auf ein geeignetes Zählertakt- oder -Steuersignal (nicht gezeigt) an, das im wesentlichen einem vorbestimmten Vielfachen der Ankunftsrate des Stroms quantifizierter elektrischer Signale entspricht. Der Zähler 13 ist so geschaltet, daß er das Skalierungs-Steuersignal von dem Demultiplexer 12 empfängt, um ein getrenntes Zählerausgangssignal an einem gewählten der N + S – 1 Ausgangsports b₀–b₁₈ des Zählers zu liefern. Der Buchstabe N stellt eine vorbestimmte ganze Zahl dar, die größer als das gewählte S ist, so daß 2^N bzw. 2^N-(S-1) obere und untere Dezimationsverhältnisgrenzen des Dezimationsfilters bilden. Beispielsweise ist N hier 12 und dementsprechend ist der Zähler 13 zweckmäßigerweise als ein 19 Bit "Aufwärts"-Zähler gewählt, obwohl in alternativen Implementationen der Zähler 13 auch einfach als ein "Abwärts"-Zähler gewählt oder durch einen Doppelsatz von "AUF/AB"-Zählern ersetzt sein könnte.
Jeder Addierer 14₀ –14₁₈ weist einen Volladdierer mit zwei Summanden-Eingangsports, einem Carry-In(Eintrag-)-Eingangsport, einem Summen-Ausgangsport und einem Carry-Out(Austrag-)-Ausgangsport auf. Wie in 5 gezeigt ist, sind jeweils zwei aufeinanderfolgende der Addierer 14₀ –14₁₈ miteinander verbunden, so daß der Carry-Out-Ausgangsport von dem einen mit dem Carry-In-Eingangsport des anderen verbunden ist. Weiterhin weist jeder entsprechende der Addierer 14₀ –14₁₈ einen entsprechenden Rückführungspfad auf zum Verbinden der zwei Summanden-Eingangsport davon mit dem Summen-Ausgangsport davon. Eine Anzahl von S vorbestimmten Addierern 14₀ –14₁₈ ist getrennt mit einem vorbestimmten der S Demultiplexer-Ausgangsports verbunden, um selektiv an dem anderen Summanden-Eingangsport davon das Skalierungs-Steuersignal von dem Demultiplexer 12 zu empfangen (für eine einfachere Darstellung sind nur Addierer 14₀ , 14₂ und 14₁₄ gezeigt, die in der vorstehend beschriebenen Weise mit dem Demultiplexer 12 verbunden sind). Jeder verbleibende Addierer, d.h. jeder Addierer, der nicht direkt mit dem Demultiplexer 12 verbunden ist, ist so verbunden, daß er an seinem anderen Summanden-Eingangsport ein Signal empfängt, das einen vorbestimmten Pegel hat, der einer logischen "NULL" entspricht. Wiederum sind für eine einfache darstellung nur Addierer 14₁ und 14₁₈ gezeigt, die so verbunden sind, daß sie das logische "NULL"-Signal empfangen, wie es vorstehend beschrieben wurde, obwohl es deutlich sein sollte, daß die ungradzahligen Addierer in der Gruppe, die die ersten 2(S – 1) Addierer (d.h. Addierer 14₁ , 14₃ 14₅ , .... 14₁₃ ) aufweisen, und jeder Addierer in der verbleibenden Gruppe, die die letzten (N – S) Addierer (d.h. Addierer 14₁₅ –14₁₈ ) aufweist, auf entsprechende Weise verbunden sind, um das logische "NULL"-Signal zu empfangen. Die Addiereranordnung gestattet auf zweckmäßige Weise, daß der Zähler 13 eine Zählfolge an einer Stelle startet, die auf natürliche Weise Skalierungsfaktorerfordernisse für jede gewünschte Dezimationsverhältniswahl berücksichtigt. Es kann eine geeignete Überroll-Rücksetzschaltung (nicht gezeigt) auf einfache Weise verwendet werden, um dem Zähler 13 am Ende einer gewünschten Zählfolge ein vorbestimmtes Rücksetzsignal zuzuführen. Es kann auch eine Maßnahme getroffen sein, um ein extern abgeleitetes Hauptrücksetzsignal (nicht gezeigt) zu liefern, das ein geeignetes Rücksetzen des Zählers gestattet, und auch eine zusätzliche Schaltungsanordnung des Dezimationsfilters beim Auftreten vorbestimmter Ereignisse, wie beispielsweise dem Start von Operationen.
Wie in 5 dargestellt ist, werden dreieckförmige "Fenster"-Gewichtungen oder Koeffizienten generiert, nachdem gewählte Zähler-Ausgangssignale durch eine Invertierer-Schaltung 18 invertiert worden sind als Antwort auf ein geeignetes Invertierer-Steuersignal UPDNB (in 10 gezeigte Kurvenform). Die Invertierung der Zähler-Ausgangssignale gestattet die Generierung der Abwärts-Rampe des dreieckförmigen "Fensters", während die nicht-invertierten Zähler-Ausgangssignale in Verbindung mit einem geeigneten Carry-In-Signal (nicht gezeigt) eine Generierung der Aufwärts-Rampe des dreieckförmigen Fensters gestatten. Dieses Merkmal des Koeffizientengenerators zieht Vorteil aus der Tatsache, daß die Abwärts-Rampe von einem Dreieckfilter einfach die Inversion der Aufwärts-Rampe ist, wie es in 8 dargestellt ist. Andere alternative Implementationen können auf zweckmäßige Weise derartige dreieckförmige "Fenster"-Koeffizienten liefern, beispielsweise können geeignete "Auf/Ab"-Zähler anstelle der "Aufwärts"-Zähler/Invertierer-Anordnung verwendet werden, um das Dreieck-"Fenster" zu generieren.
Es wird deutlich, daß gewisse Invertierer-Ausgangssignale mit Nullen gefüllt werden müssen, wie es nachfolgend beschrieben wird, um Fehler zu eliminieren, die anderenfalls entstehen würden, beispielsweise in der Abwärts-Rampe des Dreieckfensters aufgrund der Inversion der einen Nullwert aufweisenden Bits, die jenseits oder hinter einem vorbestimmten Datenfeld angeordnet sind. Beispielsweise bewirkt eine Signalinversion derartiger Null-Bits, daß sie Eins-Bits werden, die, wenn sie unkompensiert bleiben, d.h. nicht zu Null gemacht werden, die oben genannten Fehler in die Abwärts-Rampe einführen würden. Um die erforderliche Null-Füllung herbeizuführen, sind die Invertierer-Ausgangssignale mit einer Null-Füllschaltung 20 verbunden, die bei dem Skalierungs-Steuersignal von dem Demultiplexer 12 das getrennte normalisierte Koeffizientensignal an jedem entsprechenden der N + S – 1 Nullfüll-Ausgangsports liefert. Es wird deutlich, daß die N + S – 1 Nullfüll-Ausgangsports die Anzahl von Ausgangsports des Koeffizientengenerators 10 aufweist.
6 zeigt ein Ausführungsbeispiel der Nullfüllschaltung, die aus ersten und zweiten Schaltungsanordnungen 20₁ bzw. 20₂ aufgebaut ist. Um das Verständnis der Arbeitsweise der Nullfüllschaltung zu erleichtern, ist die folgende Tabelle 1 vorgesehen in bezug auf ein Dezimationsfilter mit einer oberen Dezimationsverhältnisgrenze, die so gewählt ist, daß 2^N = 4096 (d.h. N = 12), und mit einer unteren Dezimationsverhältnisgrenze, die so gewählt ist, daß 2^N-(S-1) = 32 (d.h. S = 8). Es sollte deutlich sein, daß diese entsprechenden Grenzen für das Tiefpaßfilter in der in Tabelle 1 angegebenen Weise nur als Beispiel und nicht als Einschränkung gewählt sind.
In Tabelle 1 und in 6 stellen die großen Buchstaben B₀–B₁₈ die N + S – 1 Ausgangsports der Nullfüllschaltung dar, während kleinere Buchstaben b₀–b₁₈ entsprechende Ports darstellen, die Roh- oder Nicht-Null-Signale liefern, die durch den Zähler erzeugt und durch den Invertierer 18 selektiv invertiert werden, wie es oben beschrieben wurde. Für den Fachmann wird deutlich, daß für ein Dezimationsverhältnis von 2^N (hier 2^N = 4096) der erforderliche Skalierungsfaktor gleich eins ist, d.h. es ist ein vorbestimmtes Datenfeld von 12 Bits (dargestellt durch schräge bzw. Italic-Buchstaben A–L), wie es in der ersten Zeile von Tabelle 1 dargestellt ist, erforderlich, um das gewünschte Dezimationsverhältnis von 4096 zu erreichen. Wie er hier benutzt ist, bezieht sich der Ausdruck "Datenfeld" auf das eine variable Länge aufweisende und verschiebbare Datenfeld (das durch entsprechende rechteckige Kästchen in Tabelle 1 dargestellt ist), das zum Aufnehmen der maximalen Zählsequenz verwendet wird, die von dem Zähler 13 für jedes gewünschte Dezimationsverhältnis generiert wird.
Es kann gezeigt werden, daß ein Satz von ODER-Gliedern 24₁ –24₇ und ein Satz von UND-Gliedern 22₁ –22₇ der ersten Schaltungsanordnung 20₁ miteinander verbunden sind, um auf vorbestimmte Weise die Invertierer-Ausgangssignale jenseits oder hinter dem höchstwertigen Bit (MSB) des Datenfeldes in vorbestimmter Weise mit Nullen zu füllen entsprechend einem gewünschten Dezimationsverhältnis als Antwort auf das Skalierungs-Steuersignal von dem Demultiplexer 12. Wie in Tabelle 1 gezeigt ist, müssen für ein Dezimationsverhältnis von 4096 Signale, die von den Nullfüll-Ausgangsports B₁₂–B₁₈ geliefert werden, auf entsprechende Weise mit Nullen gefüllt werden, da für ein derartiges Dezimationsverhältnis von 4096 nur Ausgangsports B₀–B₁₁ verwendet werden, um das 12-Bit Datenfeld zu liefern. Beispielsweise ist für ein Dezimationsverhältnis von 4096 das MSB durch den Buchstaben L dargestellt, und somit müssen Invertierer-Ausgangssignale, die an Ports B₁₂– B₁₈ geliefert werden, auf Null gesetzt werden, so daß die Nullfüllschaltung normalisierte Koeffizientensignale liefert, wie es in der ersten Reihe von Tabelle 1 gezeigt ist, die einem Skalierungsfaktor von Eins entsprechen. Im Betrieb liefert der Demultiplexer 12 (5) das Skalierungs-Steuersignal an seinem Ausgangsport R₇ immer dann, wenn die Dezimationsverhältnis-Wählsignale in dem Status oder Zustand sind, daß jedes einen Wert hat, der einer logischen EINS entspricht, was einem Dezimationsverhältnis von 4096 entspricht. Wie zuvor angegeben wurde, liefert jeder verbleibende Ausgangsport R₀–R₆ des Demultiplexers ein entsprechendes Nullsignal. Da der Ausgangsport R₇ des Demultiplexers mit einem Eingangsport des ODER-Gliedes 24₇ verbunden ist, bildet das Ausgangssignal aus dem ODER-Glied 24₇ , das direkt durch das Skalierungs-Steuersignal hervorgerufen wird, eine kleine Welle (Welligkeit) durch das ODER-Glied 24₆ –24₁ . Diese Signalwelligkeit bewirkt auf zweckmäßige Weise, daß die UND-Glieder 22₇ –22₁ ein Nullsignal an ihren entsprechenden Ausgangsport zu liefern, wodurch gestattet wird, daß die erste Schaltungsanordnung 20₁ für die Nullfüllung hinter dem MSB L gemäß Reihe 1 in Tabelle 1 sorgt.
Die zweite Schaltungsanordnung 20₂ enthält einen Satz von ODER-Gliedern 28₀ –28₆ und einen Satz von UND-Gliedern 26₀ –26₁₃ , die auf entsprechende Weise verbunden sind, um die Invertierer-Signale hinter dem niederwertigsten Bit (LSB) (hier durch den Buchstaben A dargestellt) des Datenfeldes für ein gewünschtes Dezimationsverhältnis mit Nullen zu füllen. Für ein Dezimationsverhältnis von 4096 kann gesehen werden, daß, da in diesem Fall in der ersten Reihe von Tabelle 1 keine Signale hinter dem LSB A vorhanden sind, die zweite Schaltungsanordnung 20₂ nicht angesteuert ist, um für irgendeine Nullfüllung hinter dem LSB des Datenfeldes zu sorgen. 6 zeigt, daß ein entsprechender Eingangsport der UND-Glieder 26₀ –26₁ mit einem entsprechenden Ausgangsport der UND-Glieder 26₆ bzw. 26₇ verbunden ist. Diese Verbindungen sind vorgesehen, da es Situationen geben kann, in denen Nullfüll-Ausgangsports B₁₃ und B₁₂ auf entsprechende Weise entweder hinter dem MSB oder hinter dem LSB des Datenfeldes angeordnet sind, d.h. die Ausgangsports B₁₃ und B₁₂ sind geteilt oder beeinflußt von sowohl den ersten als auch zweiten Schaltungsanordnungen 20₁ und 20₂ , um jede derartige Situation richtig zu handhaben. Wie beispielsweise aus der letzten Reihe von Tabelle 1 zu sehen ist, liefern für ein Dezimationsverhältnis von 32 die Nullfüll-Ausgangsports B₁₃ und B₁₂ entsprechende Signale, die hinter dem LSB A sind, und deshalb wird, in diesem Fall, die Nullfüllung durch die zweite Schaltungsanordnung 20₂ ausgeübt oder diktiert, wogegen, wie es oben beschrieben wurde, für ein Dezimationsverhältnis 4096 die Ausgangsport B₁₃ und B₁₂ entsprechende Signale liefern, die hinter dem MSB L des Datenfeldes sind, und deshalb wird die Nullfüllung durch die erste Schaltungsanordnung 20₁ diktiert.
Für ein Dezimationsverhältnis von 2^N-1 = 2048, was die nächste verfügbare Dezimationsverhältniswahl in Tabelle 1 ist, wird für den Fachmann deutlich, daß zur Erzielung einer richtigen Normalisierung die Nullfüllschaltung einen Skalierungsfaktor von vier liefern muß, was einer Verschiebung des niedrigwertigsten Bits einer binären Darstellung um zwei Plätze nach links äquivalent ist. Eine Betrachtung von 6 verdeutlicht, daß die Nullfüllschaltung an ihren entsprechenden Ausgangsports B₀–B₁₈ normalisierte Signale liefert, wie es in der zweiten Reihe von Tabelle 1 angegeben ist. Für ein Dezimationsverhältnis von 2048 empfängt das ODER-Glied 24₆ (anstelle des ODER-Gliedes 24₇ ) das Skalierungs-Steuersignal. Dies liegt daran, daß immer dann, wenn jedes der Dezimationsverhältnis-Wählsignale M₀–M₂ einen entsprechenden Status hat, der durch 110 dargestellt ist, dann ist der Demultiplexer-Ausgangsport R₆, der mit einem entsprechenden Eingangsport des ODER-Gliedes 24₆ verbunden ist, der gewählte Ausgangsport des Demultiplexers, um das Skalierungs-Steuersignal zu liefern. In diesem Fall bildet das Ausgangssignal aus dem ODER-Glied 24₆ eine kleine Welle (ripple), durch die ODER-Glieder 24₅ –24₁ , und dies bewirkt, daß die UND-Glieder 22₆ –22₁ eine entsprechende Nullfüllung auf Signale hinter dem Bit K ausüben, das in diesem Fall das MSB für ein Datenfeld von 11 Bits darstellt, wie es für ein Dezimationsverhältnis von 2048 erforderlich ist.
Es wird deutlich, daß für ein Dezimationsverhältnis von 2048 eine Nullfüllung nun für alle Signale hinter dem LSB Bit A erforderlich ist, da der Platz des Bits A um zwei Plätze nach links verschoben worden ist, um für einen Skalierungsfaktor von vier zu sorgen, wie es oben angegeben wurde. Beispielsweise empfängt für ein Dezimationsverhältnis von 2048 ein entsprechender Eingangsport des ODER-Gliedes 28₆ das Skalierungs-Steuersignal von dem Demultiplexer 12. In diesem Fall bewirkt das Ausgangssignal von dem ODER-Glied 28₆ , daß die UND-Glieder 26₁₂ und 26₁₃ für die erforderliche Nullfüllung hinter dem LSB A sorgen, wie es in Tabelle 1 gezeigt ist. Es kann gezeigt werden, daß die ersten und zweiten Schaltungsanordnungen 20₁ und 20₂ für die entsprechenden Nullfüllungen sorgen, wie es in Tabelle 1 gezeigt ist, so daß die Nullfüllschaltung in geeigneter Weise normalisierte Koeffizientensignale an ihren N + S – 1 Ausgangsports für die verschiedenen Dezimationsverhältnisse liefert, die von dem Dezimationsfilter geliefert werden. Für den Fachmann wird deutlich, daß die kombinatorische Logik beziehungsweise Verknüpfung der ersten und zweiten Schaltungsanordnungen 20₁ und 20₂ aufgrund ihrer entsprechenden Regelmäßigkeit des Aufbaues auf einfache Weise erweitert werden kann, um zusätzliche Zahlen von Dezimationsverhältnis-Wahlmöglichkeiten zu erhalten. Eine derartige Erweiterung kann in vorteilhafter Weise so vorgenommen werden, daß Chipfläche und Leistungsverbrauch auf effiziente Weise gespart werden, da die Komplexität des Aufbaues nicht als eine Funktion der von dem Dezimationsfilter gelieferten Dezimationsverhältnisse zunimmt.
9 (d.h. die Gesamtansicht der 9A–9C) veranschaulicht ein Ausführungsbeispiel für einen Akkumulator 100 (4). Die Ausführungsform von 9 zeigt zum Zwecke einer einfachen Erläuterung lediglich drei Stufen 100₀ –100₂ eines 2N-Bit-Akkumulators mit 2N Stufen, die jede zur Erzeugung eines jeweiligen Bits der 2N Akkumulatorbitstellen eingerichtet sind. 9 zeigt, daß jede Stufe eine Mehrkanalstufe darstellt, die einen entsprechenden Signalstrom-Multiplexer 102 mit zwei Eingängen enthält.
9 kann zweckmäßig in Verbindung mit 10 benutzt werden, um in größerem Detail die Gesichtspunkte beim Betrieb des Akkumulators zu erläutern. Beispielsweise liefert der Multiplexer 102 während entsprechender Zyklen des Multiplexer-Steuersignals CHS (vgl. Impulsdiagramm nach 10) an das UND-Glied 104 einen entsprechenden Strom von Quantisierungssignalen, wie z.B. den Signalstrom DSV sowie den zusätzlichen Signalstrom DSI, von denen jeder ein entsprechendes Ausgangssignal des Modulators darstellt. Im Rahmen dieser Ausführungsform der Erfindung lassen sich die Signalausgänge des Dezimationsfilters erzeugen, indem man jedes Modulator-Ausgangssignal, z.B. die Spannungs- bzw. Strommeßwerte darstellenden Signale DSV und DSI, vervielfacht oder maskiert mit dem normalisierten Koeffizienten oder den Signalausgängen der Normalisierschaltung. 8 veranschaulicht in einer Darstellung im Zeitbereich die bei der im programmierbaren Dezimationsfilter durchgeführten Verarbeitung benutzten Koeffizienten, d.h. in einem Dezimationsfilter, das die Möglichkeit der Programmierung unterschiedlicher Dezimationsverhältnisse erlaubt, wie das im Zusammenhang mit Tabelle 1 und 6 beschrieben worden ist.
Zweckmäßig erfolgt die Multiplikation der quantisierten elektrischen Signale mit dem Koeffizienten in jeder betreffenden Stufe über ein UND-Glied 104, indem die Ausgangssignale vom Koeffizientgenerator 10 (4) mit jedem Ausgangssignal des Sigma-Delta-Modulators maskiert bzw. über lagert wird. Jedes UND-Glied 104 des Akkumulators weist zwei Eingangs- und einen Ausgangsanschluß auf. Ein entsprechender Eingang der beiden Eingangsanschlüsse ist mit dem Ausgangssignal des Multiplexers 102 verbunden. Der andere Eingang des UND-Glieds 104 empfängt ein entsprechendes normalisiertes Koeffizientsignal (vgl. COEF[0], COEF[1] bzw. COEF[2] in 9A, 9B bzw. 9C) von der Normalisierschaltung. Es ist darauf hinzuweisen, daß das von den letzten N – (S + 1) (hier 5) entsprechenden Stufen der 2N (hier 24) Akkumulatorstufen empfangene Koeffizientsignal einfach auf Null gesetzt wird, da die Normalisierschaltung nur zur Lieferung von N + (S + 1) (hier 19) ausgelegt ist.
Das Ausgangssignal des UND-Glieds 104 wird an einen Summiereingang eines geeigneten Volladdierers (FA) 106 angelegt, der zwei Summiereingänge und einen Summenausgang zur Abgabe entsprechender kumulativ maskierter Ausgangssignale aufweist. Der Addierer 106 bekommt an einem betreffenden seiner Summiereingänge die maskierten Signale vom UND-Glied 104 zugeführt. Der Addierer 106 weist einen Eingang für ein hereinkommendes Übertragssignal, falls vorhanden, auf sowie einen Übertragsausgang, der mit einer nachfolgenden Stufe der 2N Stufen verbunden ist, um ein ausgehendes Übertragssignal an die nachfolgende Stufe auszugeben, mit Ausnahme der letzten Stufe, bei der der Übertragsausgang mit dem Überlaufdetektor 200 (4) gekoppelt ist. Für den Fachmann auf diesem Gebiet ist ersichtlich, daß abhängig von dem gewählten Dezimationsverhältnis nicht jeder Übertragseingang im Akkumulator in jeder Stufe aktiviert werden muß; um somit den Rechenaufwand zu vermindern, dient ein vorbestimmtes und in geeigneter Weise in die Logikglieder 107₁ und 107₂ eingeführtes Aktivierungssignal CARRYEN zur zweckmäßigen Aktivierung bzw. Deaktivierung bestimmter Übertragseingänge im Akkumulator, und zwar in Abhängigkeit von dem jeweils von dem Benutzer gewählten Dezimationsverhältnis.
In jeder Stufe bewirken Verzögerungsmittel, wie z.B. die hintereinander geschalteten Verzögerungseinheiten 108₁ – 108₄ , eine entsprechende Verzögerung der kumulativ maskierten Ausgangssignale vom Addierer 106. Die jeweilige Verzögerung erfolgt zu vorbestimmten Zyklen eines geeigneten (nicht dargestellten) Taktsignals, das an einem geeigneten Takteingang jeder Verzögerungseinheit empfangen wird und das in vorbestimmter Weise mit der Eingangsrate des quantisierten Signalstroms synchronisiert ist. Es ist festzuhalten, daß die Verzögerungseinheiten zur Bereitstellung entsprechender Filterausgangssignale im Zeitmultiplexbetrieb zusammenarbeiten. Beispielsweise wird nach Ablauf eines zur Bildung eines Dreieckfensters erfolgten vollständigen Akkumulatorzyklus der Inhalt vorbestimmter Verzögerungseinheiten in einem jeweiligen Satz von Verriegelungseinheiten 110₁ und 110₂ verriegelt (latched), und zwar gesteuert von einem LATCH-Signal, das dazu von seinem normalen Eins-Zustand in den Null-Zustand umgesteuert wird (vgl. 10). An dieser Stelle ist festzuhalten, daß für die Ausführungsform nach 9 ein solcher Zeitmultiplexbetrieb in zweckmäßiger Weise ein (in 8 gezeigtes) Überlappen aufeinanderfolgender "Fenster" erlaubt, was im Auftreten der ersten Null-Stelle des Dreieckfenster-Filters bei der ausgewählten Dezimationsfrequenz resultiert. Ein Multiplexer 112 ist mit entsprechenden Verzögerungsmitteln (z.B. 108₃ und 108₄ ) gekoppelt, um zwei getrennte Rückkopplungspfade bereitzustellen, die ihrerseits selektiv mit dem jeweils anderen der beiden Summiereingänge des Addierers 106 verbunden sind, und zwar gesteuert von einem an den Multiplexer 112 angelegten PIPE-Signal (vgl. 10). Es läßt sich zeigen, daß diese Anordnung zweckmäßig eine Berechnung der vorgeschlagenen sich überlappenden aufeinanderfolgenden "Fenster" erlaubt. Wie in der Ausführungsform von 9 gezeigt ist, erhält die erste Verzögerungseinheit 108₁ direkt das kumulierte Ausgangssignal vom Addierer 106, während die dritten bzw. vierten Verzögerungseinheiten 108₃ bzw. 108₄ über jeweils einen der beiden Rückkopplungspfade mit dem Multiplexer 112 jeweils selektiv auf den anderen Summiereingang des Addierers 106 führen, wenn die mit PIPE bezeichneten Signale einen der beiden vorbestimmten Pegel annehmen. Die Abtastwerte bzw. Signale am Ausgang des Dezimationsfilters können in dem in 9 gezeigten Ausführungsbeispiel zu den in 8 mit Pfeilen bezeichneten Zeitpunkten verriegelt werden.
Für den Fachmann auf diesem Gebiet ist es klar, daß ein gefordertes Dezimationsverhältnis auf der Grundlage einer gewünschten Bandbreite bestimmt werden kann, wenn man annimmt, daß eine Ausführungsform des Dezimationsfilters als Dreieckfenster-Filter wünschenswert ist. Obwohl nach diesem besonderen Ausführungsbeispiel der Erfindung ein Dreieckfilter realisiert ist, läßt sich gleichermaßen ein Rechteckfilter implementieren. Nach Abschluß einer Dreieckfenster-Akkumulation wird zur geeigneten Rücksetzung des Summierers 106 zur Berechnung des nächsten Dreieckfensters ein RESET-Signal (vgl. 10) angewandt. Das UND-Glied 114 liefert eine beispielhafte Ausführung zur Bereitstellung des RESET-Signals für den Summierer 106. Zum Auslesen eines entsprechenden gefilterten Ausgangssignals von den Verriegelungsgliedern 110₁ –110₂ können von einem geeigneten (nicht gezeigten) Mikroprozessor entsprechende Signale ISEL und VSEL geliefert werden.
11 zeigt ein Ausführungsbeispiel für einen Überlaufdetektor 200 mit geeigneten Detektorstufen, z.B. 200₁ und 200₂ , zum Erfassen einer entsprechenden Überlaufbedingung im Akkumulator 100 (4 und 5), wenn eines der extern abgeleiteten Quantisierungssignale mit voller Größe (full scale) auftritt. Jede Detektorstufe enthält ein jeweiliges UND-Glied 201, das ein Signal zur Anzeige des Ursprungs einer betreffenden Überlaufbedingung liefert. In diesem Ausführungsbeispiel verknüpft das UND-Glied 201 in der Detektorstufe 200₁ das Übertragssignal von der letzten Akkumulatorstufe mit dem Signal CHS, während das UND-Glied 201 in der Detektorstufe 200₂ dasselbe Übertragssignal mit dem komplementären Wert des Signals CHS verknüpft. Eine solche Anordnung der UND-Glieder 201 erlaubt in einer Mehrkanal-Architektur die Bestimmung, in welchem speziellen Ka nal des Akkumulators 100 eine entsprechende Überlaufbedingung aufgetreten ist. Durch das Anlegen des Signals CHS und seines komplementären Werts in der gezeigten Weise an das UND-Glied 201 ist die Bestimmung möglich, welches Ausgangssignal des Modulators in einem gegebenen Akkumulationszyklus gerade akkumuliert wird. Jede Detektorstufe enthält weiter geeignete Verriegelungseinheiten, z.B. Flipflops 204₁ und 204₂ , die zur Verriegelung eines jeglichen Signals oder Bits zusammenwirken, das ein Indiz für eine entsprechende Überlaufbedingung darstellt. In jeder Detektorstufe ist ein ODER-Glied 202 vorgesehen, um das Ausgangssignal von einem jeweiligen UND-Glied 201 mit dem Signal zu verknüpfen, das den gegenwärtigen Zustand eines entsprechenden Flipflops 204₁ anzeigt, wobei das jeweilige Flipflop von einem geeigneten und im wesentlichen mit dem oben im Zusammenhang mit 9 beschriebenen Taktsignal für die Verzögerungseinheiten synchronisierten Taktsignal CLK1 getaktet ist. In gleicher Weise wird das Flipflop 204₂ von dem LATCH-Signal (vgl. 10) derart getaktet, daß nach Vollendung eines Dreieckfensters jedes betreffende Flipflop 204₂ für sich einen jeweiligen gegenwärtigen Zustand annehmen kann, der die Signale OVFV bzw. OVFI aktiviert und welcher Zustand ein Anzeichen für eine jeweilige Überlaufbedingung darstellt. Es ist weiterhin ersichtlich, daß das an einen entsprechenden CLEAR-Eingang des Flipflops angelegte RESET-Signal (vgl. 10) ermöglicht, jedes Flipflop 204₁ in geeigneter Weise beim Beginn eines nachfolgenden Dreieckfensters zurückzusetzen. Ein jeweiliges Anzeigesignal für einen Überlauf wird seinerseits auf eine geeignete (nicht dargestellte) Verknüpfungslogik geführt, um eine jegliche Überlaufbedingung zu korrigieren; beispielsweise läßt sich eine ODER-Verknüpfungstechnik anwenden, um jedes Ausgangssignal des Akkumulators auf den Wert eins zu setzen. Auf diese Weise erlaubt der Überlaufdetektor in vorteilhafter Form einen Betrieb des Dezimationsfilters bis zu so kleinen Dezimationsverhältnissen, wie beispielsweise 32, und zwar ohne jegliche Verzerrung bezüglich seines auf die Größe bezogenen Antwortverhaltens.
Eine Dezimationsfilterung mindestens eines Stromes von extern abgeleiteten binären Signalen gemäß der vorliegenden Erfindung läßt sich durch das folgende Verfahren erzielen. Wie in dem Ausführungsbeispiel des in 4 dargestellten programmierbaren Dezimationsfilters beschrieben, wird eine vorbestimmte Folge von normalisierten Koeffizientsignalen als Folge eines Satzes von extern abgeleiteten Auswahlsignalen für das Dezimationsverhältnis beispielsweise in einem Koeffizientgenerator 10 erzeugt. Ein solcher extern abgeleiteter Strom von Binärsignalen wird beispielsweise von einem Delta-Sigma-Modulator empfangen. Beispielsweise kann es sich bei dem extern abgeleiteten Strom um einen Einzelbit-Signalstrom von einem Ein-Bit Sigma-Delta-Modulator handeln. Der so empfangene extern abgeleitete Strom von Binärsignalen wird maskiert oder vervielfacht, z.B. mit einem UND-Glied mit zwei Eingängen und einem Ausgang, wobei die vorbestimmte Folge von normalisierten Koeffizientsignalen und die maskierten Signale dann in geeigneter Weise zur Bereitstellung eines gefilterten Signals akkumuliert werden, z.B. im Mehrbit-Akkumulator 100. Der Verfahrensschritt der Erzeugung der vorbestimmten Folge von normalisierten Koeffizientsignalen kann die folgenden Teilschritte enthalten: Erzeugen von N Zählersignalen, wobei N eine vorbestimmte ganze Zahl ist derart, daß 2^N eine obere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt; und Erzeugen von N + S – 1 normalisierten Signalen mittels vorbestimmter Verschiebung und Null-Auffüllung entsprechender Signale der erzeugten N Zählerausgangssignale (wie im Zusammenhang mit Tabelle 1 und 6 beschrieben), wobei S eine vorbestimmte ganze Zahl kleiner N ist, die der Zahl auswählbarer vom Dezimationsfilter verfügbarer Dezimationsverhältnisse ist, wobei ferner S so gewählt ist, daß 2^N-(S-1) eine untere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt.

Claims

Dezimationsfilter mit einem wählbaren Dezimationsverhältnis zum Filtern von wenigstens einem extern abgeleiteten Strom von quantifizierten elektrischen Signalen mit einer vorbestimmten Rate, mit: einen Koeffizientengenerator, der auf einen Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale anspricht und ein getrenntes in vorbestimmter Weise normalisiertes Koeffizientensignal an jedem entsprechenden von mehreren Ausgangsports liefert, wobei der Koeffizientengenerator enthält: eine Demultiplexereinheit, die auf den Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale anspricht, zur Lieferung eines vorbestimmten Skalierungs-Steuerausgangssignals an einem gewählten von S Ausgangsports des Demultiplexers, wobei S eine vorbestimmte ganze Zahl entsprechend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die von dem Dezimationsfilter lieferbar sind, einen (N + S – 1)-Bit-Zähler, der auf ein vorbestimmtes Zähler-Taktsignal anspricht und zum Empfang des Skalierungs-Steuersignals von der Demultiplexereinheit verbunden ist zur Lieferung eines getrennten Zähler-Ausgangssignals an gewählten Ausgangsports des (N + S – 1)-Bit-Zählers, wobei N eine so gewählte vorbestimmte ganze Zahl ist, daß zwei 2^N bzw. 2^N-(S-1) obere und untere Dezimationsverhältnisgrenzen des Dezimationsfilters bilden, einen Invertierer, der mit der Zählerschaltung verbunden ist zum Empfangen jedes Zähler-Ausgangssignals, wobei der Invertierer auf ein Invertierer-Steuersignal anspricht zum selektiven Invertieren oder Nichtinvertieren jedes empfangenen Zähler-Ausgangssignals, und eine Nullfüllschaltung, die zum Empfangen jedes Ausgangssignals von dem Invertierer verbunden ist und auf das Skalierungs-Steuerausgangssignal von der Demultiplexereinheit anspricht zur Lieferung der getrennten normalisierten Koeffizientensignale an jedem entsprechenden von einem der N + S – 1 Ausgangsports der Nullfüllschaltung, die die mehreren Ausgangsports des Koeffizientengenerators bilden, einen Akkumulator, der mit dem Koeffizientengenerator verbunden ist und jedes darin erzeugte normalisierte Koeffizientensignal empfängt, wobei der Akkumulator weiterhin zum Empfang des wenigstens einen Stroms quantifizierter elektrischer Signale verbunden ist, um so nach dem Maskieren von entsprechenden der empfangenen normalisierten Koeffizientensignale mehrere Akkumulator-Ausgangssignale zu erzeugen, und einen Überflußdetektor, der mit dem Akkumulator verbunden ist und einen Überflußzustand in dem Akkumulator detektiert.
Dezimationsfilter nach Anspruch 1, dadurch gekennzeichnet, daß der Zähler eine Anzahl von N + S – 1 Addierern aufweist.
Dezimationsfilter nach Anspruch 2, dadurch gekennzeichnet, daß jeder N + S – 1 Addierer einen Volladdierer mit zwei Summanden-Eingangsports, einem Carry-In-Eingangsport, einem Summen-Ausgangsport und einem Carry-Out-Ausgangsport aufweist und wobei jeweils zwei aufeinanderfolgende Volladdierer miteinander verbunden sind derart, daß der Carry-Out-Ausgangsport von dem einen mit dem Carry-In-Eingangsport von dem anderen verbunden ist, und jeder Volladdierer einen entsprechenden Rückführungspfad aufweist zum Verbinden von einem seiner zwei Summanden-Eingangsports mit seinem Summen-Ausgangsport, wobei eine Anzahl von S vorbestimmten Addierern getrennt mit einem vorbestimmten der S Demultiplexer-Ausgangsports verbunden ist, um auf entsprechende Weise an seinem anderen Summanden-Eingangsport das Skalierungs-Steuersignal von der Demultiplexereinheit zu empfangen, wobei jeder übrige Volladdierer auf entsprechende Weise zum Empfangen eines vorbestimmten Signals entsprechend einer logischen NULL an seinem anderen Summanden-Eingangsport verbunden ist.
Dezimationsfilter nach Anspruch 2, dadurch gekennzeichnet, daß die Nullfüllschaltung eine erste Schaltungsanordnung aufweist, die mit vorbestimmten Demultiplexer-Ausgangsports verbunden ist, um selektiv das Skalierungs-Steuersignal darin zu empfangen, um in vorbestimmter Weise gewählte Invertierer-Ausgangssignale hinter einem höchstwertigen Bit von einem vorbestimmten Datenfeld entsprechend einem gewünschten Dezimationsverhältnis mit Nullen zu füllen, und daß sie eine zweite Schaltungsanordnung aufweist, die mit vorbestimmten Ausgangsports des Demultiplexers verbunden ist, um selektiv das Skalierungs-Steuersignal darin zu empfangen, um gewählte Ausgangssignale des Invertierers hinter einem niederwertigsten Bit des Datenfeldes entsprechend einem gewünschten Dezimationsverhältnis mit Nullen zu füllen.
Dezimationsfilter nach Anspruch 3, dadurch gekennzeichnet, daß die erste Schaltungsanordnung entsprechende Sätze von so verbundenen UND- und ODER-Gliedern aufweist, um jedes empfangene Skalierungs-Steuersignal als kleine Welle (ripple) durchzulassen.
Dezimationsfilter nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Schaltungsanordnung entsprechende Sätze von so verbundenen UND- und ODER-Gliedern aufweist, um jedes empfangene Skalierungs-Steuersignal als kleine Welle durchzulassen.
Dezimationsfilter nach Anspruch 1, dadurch gekennzeichnet, daß der Akkumulator einen 2N-Bit-Akkumulator aufweist.
Dezimationsfilter nach Anspruch 7, wobei der Akkumlator eine Anzahl 2N Stufen aufweist, die jeweils ein entsprechendes Bit der 2N Akkumulatorbits generieren können.
Dezimationsfilter nach Anspruch 8, dadurch gekennzeichnet, daß jede der 2N Stufen eine entsprechende Vielkanalstufe aufweist.
Dezimationsfilter nach Anspruch 9, dadurch gekennzeichnet, daß jede entsprechende Vielkanalstufe enthält: einen Signalstrommultiplexer, der zwei Eingangsports aufweist und der zum Empfang von dem wenigstens einen entsprechenden Strom von Quantifizierungssignalen an dem einen der zwei Eingangsports und eines zusätzlichen Stroms von Quantifizierungssignalen an dem anderen seiner zwei Eingangsports verbunden ist, ein UND-Glied, das zwei Eingangsports aufweist und das zum Empfang eines Ausgangssignals von dem Signalstrommultiplexer an einem der zwei Eingangsports des Gliedes verbunden ist, wobei das Glied jedes entsprechende normalisierte Koeffizientensignal maskieren kann, das von der Nullfüllschaltung zugeführt wird und an dem anderen Ein gangsport des Gliedes mit jedem entsprechenden des Stroms von Quantifizierungssignalen empfangen wird, um maskierte Signale an seinem Ausgangsport zu liefern, einen Addierer mit zwei Summanden-Eingangsports und einem Summen-Ausgangsport zum Liefern entsprechender kummulativer maskierter Ausgangssignale, wobei der Addierer zum Empfangen maskierter Signale von dem Glied an dem einen der zwei Summanden-Eingangsports verbunden ist, wobei der Addierer einen Carry-In-Eingangsport zum Empfangen eines Carry-In-Signals und einen Carry-Out-Ausgangsport, der mit einer nachfolgenden der 2N Stufen verbunden ist, aufweist zum Durchlassen eines Carry-Out-Signals zur nachfolgenden Stufe, außer der letzten Stufe, bei der der Carry-Out-Ausgangsport mit dem Überflußdetektor verbunden ist, einen Satz von entsprechenden Verzögerungseinheiten, die jeweils den kummulativen Ausgangssignalen aus dem Addierer eine vorbestimmte Verzögerung erteilen, einen zwei-zu-eins Multiplexer, der selektiv vorbestimmte Verzögerungseinheiten in zwei getrennten Rückführungspfaden mit dem anderen der zwei Summanden-Eingangsports verbindet bei einem Pipe-Signal, das dem zwei-zu-eins Multiplexer zugeführt ist, und ein Paar Verriegelungseinheiten, die auf entsprechende Weise mit vorbestimmten Verzögerungseinheiten verbunden sind, um bei einem Verriegelungstaktsignal ein entsprechendes gefiltertes Ausgangssignal zu liefern.
Dezimationsfilter nach Anspruch 10, dadurch gekennzeichnet, daß der Satz Verzögerungseinheiten vier entsprechende Verzögerungseinheiten aufweist, die in Reihe geschaltet sind.
Dezimationsfilter nach Anspruch 11, dadurch gekennzeichnet, daß eine erste Verzögerungseinheit so ge schaltet ist, daß sie das kummulative Ausgangssignal von dem Addierer direkt empfängt, und die vierte Verzögerungseinheit selektiv mit dem anderen der Summanden-Eingangsports über einen entsprechenden der zwei Rückführungspfade immer dann selektiv verbunden ist, wenn das Pipe-Signal einen von zwei vorbestimmten Pegeln erreicht.
Dezimationsfilter nach Anspruch 12, dadurch gekennzeichnet, daß die dritte Verzögerungseinheit mit dem anderen der Summanden-Eingangsports über den anderen der zwei Rückführuhngspfade immer dann selektiv verbunden ist, wenn das Pipe-Signal den anderen der zwei vorbestimmten Pegel erreicht.
Dezimationsfilter nach Anspruch 1, dadurch gekennzeichnet, daß N = 12 und S = 8.
Dezimationsfilter nach Anspruch 10, dadurch gekennzeichnet, daß jeder entsprechende Strom von quantifizierten elektrischen Signalen einen Ein-Bit-Signalstrom von einem entsprechenden Ein-Bit-Sigma-Delta-Modulator aufweist.
Dezimationsfilter nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß ein einzelner monolithischer Chip einer elektronischen integrierten Schaltung wenigstens einen Sigma-Delta-Modulator aufweist, der einen Ein-Bit-Strom binärer elektrischer Signale liefert, wobei der Chip den Koeffizientengenerator aufweist.
Verfahren zur Dezimationsfilterung von wenigstens einem Strom extern abgeleiteter binärer Signale, enthaltend die Schritte: Generieren einer vorbestimmten Sequenz normalisierter Koeffizientensignale als Antwort auf einen Satz extern abgeleiteter Dezimationsraten-Wahlsignale, wobei der Schritt der Generierung der vorbestimmten Sequenz normalisierter Koeffizientensignale enthält: Bereitstellen eines vorbestimmten Skalierungs-Steuersignales an einem gewählten von S Demultiplexer-Ausgangsports, wobei S eine vorbestimmte ganze Zahl entsprechend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die darin geliefert werden, Generieren eines getrennten Zählersignals an gewählten Ausgangsports eines (N + S – 1)-Bit-Zählers, wobei N eine so gewählte ganze Zahl ist, daß 2^N bzw. 2^N-(S-1) obere und untere Dezimationsverhältnisgrenzen bilden, und Generieren von N + S – 1 normalisierten Signalen bei einer vorbestimmten Nullfüllung von entsprechenden der generierten (N + S – 1)-Bit-Zähler-Ausgangssignale, Empfangen des wenigstens einen Stroms extern abgeleiteter binärer Signale, Maskieren des empfangenen Stroms von extern abgeleiteten binären Signalen mit der vorbestimmten Sequenz von normalisierten Koeffizientensignalen und Akkumulieren der maskierten Signale, um ein gefiltertes Signal zu liefern.
Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß jeder Überflußzustand während des Akkumulierungsschrittes detektiert und korrigiert wird.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der wenigstens eine Strom extern abgeleiteter binärer Signale einen Ein-Bit-Signalstrom aus einem Ein-Bit-Sigma-Delta-Modulator aufweist.