DE102015116269B4

DE102015116269B4 - Abtastratenwandler, analog-digital-wandler mit einem abtastratenwandler und verfahren zum umwandeln eines datenstroms von einer datenrate in eine andere datenrate

Info

Publication number: DE102015116269B4
Application number: DE102015116269.5A
Authority: DE
Inventors: Anthony Evan O'Shaughnessy; Colin G. Lyden; Joseph Peter Canning
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2014-09-25
Filing date: 2015-09-25
Publication date: 2018-09-20
Anticipated expiration: 2035-09-26
Also published as: DE102015116269A1; CN105471433B; US20160094240A1; CN105471433A; US9432043B2

Abstract

Abtastratenwandler (180), der dafür ausgebildet ist, digitale Daten mit einer Eingangsabtastrate Fzu empfangen und Daten mit einer Ausgangsdatenrate Fauszugeben, wobei F= F/N ist und N ein Dezimationsfaktor von größer als eins ist, wobei der Abtastratenwandler (180) mindestens Q Kanäle (200-Q) aufweist,wobei jeder Kanal (200-1) ein Filter Q-ter Ordnung aufweist, das dafür ausgebildet ist, Eingangssignale in vorbestimmten Intervallen aus einem Durchlauf von P Eingangsabtastwerten auszuwählen und eine gewichtete Summe der ausgewählten Eingangssignale zu bilden, um einen Ausgangswert zu bilden, undwobei die Durchläufe von P Eingangsabtastwerten eines Kanals (200-1) von den Abtastwerten der anderen Kanäle versetzt sind.

Description

GEBIET
Diese Offenlegung betrifft eine Vorrichtung und ein Verfahren zum Umwandeln eines Datenstroms von einer Abtastrate in eine andere. Diese Offenlegung betrifft ferner einen Analog-Digital-Wandler, wie z. B. einen Sigma-Delta-Wandler, mit einem Datenratenumwandlungsabschnitt.
HINTERGRUND
Es ist bekannt, dass Analog-Digital-Wandler zum Digitalisieren eines Eingangssignals verwendet werden können. Es ist ferner bekannt, Parameter von repetitiven Wellenformen unter Anwendung von Verarbeitungstechniken, wie z. B. einer Fourier-Transformierten-Analyse zu analysieren und zu vergleichen. Bei einigen Formen der Analyse möchten Benutzer eine konstante Anzahl von Abtastpunkten über einen einzelnen Zyklus der repetitiven Wellenform, wie z. B. einer Sinuskurve, zur Verfügung haben, selbst wenn die Grundfrequenz der Wellenform leicht variiert. Eine solche Analyse kann zum Beispiel von Stromverteilungsfirmen durchgeführt werden, um die Leistung der Elektrizitätserzeugungs- und -liefersysteme zu überwachen. Die Elektrizität wird mit einer Nennfrequenz von typischerweise ungefähr 50 Hz oder 60 Hz geliefert. In der Realität kann die Lieferfrequenz jedoch über einen begrenzten, jedoch zulässigen Bereich variieren. Dabei ist es erforderlich, dass die Rate, mit der Datenabtastwerte von einem Analog-Digital-Wandler erzeugt werden, variiert wird, damit in einem einzelnen Zyklus die gleiche Anzahl von Abtastpunkten auftritt.
US 2006/0103555 A1 offenbart einen Abtastratenwandler mit einem Filter mit endlicher Impulsantwort, wobei das Filter mehrere Polyphase-Filterzweige aufweist.
KURZFASSUNG
Gemäß einem ersten Aspekt dieser Offenlegung wird ein Abtastratenwandler zur Verfügung gestellt, der dafür ausgebildet ist, digitale Daten mit einer Datenabtastrate F_s zu empfangen und Daten mit einer Ausgangsdatenrate F_o auszugeben, wobei F_o = F_s/N ist und N der Dezimationsfaktor (decimation factor) größer als 1 ist. Der Abtastratenwandler weist mindestens Q Kanäle auf. Jeder Kanal weist ein Filter auf, das dafür ausgebildet ist, Eingangssignale in vorbestimmten Intervallen aus einem Durchlauf von P Eingangssignalen auszuwählen und eine gewichtete Summe der ausgewählten Eingangssignale zu bilden, um einen Ausgangswert zu erzeugen, und wobei die Durchläufe von P Eingangssignalen des einen Kanals von den Durchläufen von P Signalen der anderen Kanäle versetzt sind. Vorteilhafterweise weist das Filter eine Ordnung von L auf.
Vorteilhafterweise ist der Dezimationsfaktor N benutzerprogrammierbar und kann von einem Zähler ausgezählt werden, der die Anzahl von Datenabtastwerten, die bei der Eingangsabtastrate Fs empfangen werden, zählt.
Jeder Kanal kann eine geeignete Datenverarbeitungseinrichtung aufweisen, um die gewichtete Summe der ausgewählten Eingangssignale zu bilden. Bei einigen Ausführungsformen kann die Datenverarbeitungsschaltung als Multiplizier- und Akkumulierschaltung (multiply and accumulate circuit - MAC) ausgebildet sein. Mit Hinblick auf Geschwindigkeit und Zuverlässigkeit kann die Multiplizier- und Akkumulierschaltung als zweckbestimmte Hardware vorgesehen sein. Softwarebasierte oder Hybridlösungen können jedoch auch verwendet werden.
Der ausgewählte eine der Eingangsabtastwerte kann durch Zählen der Anzahl von Eingangsabtastwerten, die seit einer willkürlichen Referenz angekommen sind, identifiziert werden. Bei einer Ausführungsform des Filters und Abtastratenwandlers ist das Filter ein Filter Q^ter Ordnung (L=Q) und werden mindestens Q+1 Abtastwerte kombiniert, um ein gewichtetes Mittel zu bilden. Wenn Q+1 Abtastwerte kombiniert werden, wird jeder der Q+1 Abtastwerte von einem anderen der Abtastwerte durch S Abtastwerte getrennt, wobei S eine ganze Zahl gleich oder im Wesentlichen gleich N ist. Bei einigen Ausführungsformen ist S eine ganze Zahl, die im Bereich von N-1 kleiner als oder gleich S kleiner als oder gleich N+1 liegt.
Andere Filterordnungen oder -auslegungen können verwendet werden, falls dies erforderlich oder gewünscht ist. Ferner kann die Leistung des Filters modifiziert werden, um den Wert von N in jeder der Stufen zu variieren. Es kann ferner vorteilhaft sein, wenn durch das Auswählen der Filterantwort in vereinfachter Form als jeder Wert von N (oder S) eine Kerbe in die Filterantwort platziert wird und durch das Verwenden unterschiedlicher Werte von N (oder S) von einer Stufe zur nächsten ermöglicht wird, dass die Filterantwort (wie z. B. die Kerbpositionen von jeder Stufe) leicht variiert wird.
Vorteilhafterweise wird jeder der Kanäle abwechselnd gewählt, um einen Ausgang zu liefern. Vorzugsweise sind die Ausgänge der Kanäle relativ zu der Eingangsabtastrate zeitlich gleich beabstandet, wenn bei einer vorgegebenen (sich nicht verändernden) Dezimationsrate gearbeitet wird.
Bei einigen Ausführungsformen kann jeder der Kanäle zwei oder mehr Verarbeitungsschaltungen aufweisen, von denen jede dafür ausgebildet ist, eine gewichtete Summe von ausgewählten Eingangssignalen zu bilden, wobei die Eingangssignale für jede der Verarbeitungsschaltungen in einem vorgegebenen Kanal zeitlich von den anderen Eingangssignalen versetzt sind, die von einer anderen der Verarbeitungsschaltungen in dem vorgegebenen Kanal verwendet werden. Der Versatz ist generell eine niedrige Anzahl von Eingangssignalen. Bei einigen Ausführungsformen ist der Versatz von einer Signalverarbeitungsschaltung innerhalb eines Kanals zu der nächsten Signalverarbeitungsschaltung innerhalb eines Kanals 1 (ein) Eingangssignalabtastwert. Die Verwendung von mehreren Verarbeitungsschaltungen innerhalb eines Kanals ermöglicht es, dass die Ergebnisse aus den Verarbeitungsschaltungen kombiniert werden, um nichtganzzahlige Dezimationsfaktoren zu synthetisieren. Ein Interpolationsfaktor kann berechnet und zu dem Ausgangssignal eines der Kanäle addiert werden, um das Ausgangssignal eines nichtganzzahligen Dezimationsfaktors zu berechnen. Falls erforderlich, können die Ergebnisse extrapoliert statt interpoliert werden.
Die Ausgabe eines Ergebnisses aus einem Kanal kann bewusst verzögert werden, um eine zeitliche Angleichung bei der Bereitstellung von Ausgangssignalen zwischen den Kanälen zu verbessern.
Vorzugsweise kann der Dezimationsfaktor von einem Benutzer zeitgleich aktualisiert werden, ohne dass eine Ausregelzeit auftritt oder ein Fenster entsteht, in dem die Daten unbrauchbar oder unzuverlässig sind. Um dies zu erreichen, wird ermöglicht, dass jeder Kanal, der gerade einen Ausgangsabtastwert berechnet, die Beendigung seiner Berechnungen unter Verwendung eines vorbestehenden Dezimationsfaktors weiterführt. Sobald jedoch ein neuer Dezimationsfaktor angefordert worden ist, wird ein Kanal, der seine Berechnung beendet hat, zum Beginnen von Berechnungen auf der Basis des neuen Dezimationsfaktors verfügbar. Der neue Dezimationsfaktor kann direkt in den Kanal geladen werden. Somit ist es dann, wenn eine Bewegung von einer Dezimationsrate zu einer anderen Dezimationsrate erfolgt, nicht erforderlich, darauf zu warten, dass die Daten in dem Filter entfernt und wiederaufgefüllt werden, bevor der Ausgang des Filters wieder verwendet werden kann.
Gemäß einer weiteren Ausführungsform wird ein Analog-Digital-Wandler mit einem Filter-Abtastratenwandler, wie er mit Bezug auf den ersten Aspekt beschrieben worden ist, zur Verfügung gestellt.
Gemäß einem weiteren Aspekt dieser Offenlegung wird ein Verfahren zum Durchführen einer Abtastratenumwandlung geschaffen, das das Empfangen eines zu dezimierenden Eingangssignals und das Verarbeiten des Signals in mindestens Q Kanälen aufweist, wobei jeder Kanal Q Differenzierer (differentiators) aufweist, die in Reihe angeordnet sind, und wobei jeder Kanal mindestens Q+1 Eingangssignale aus den P Signalen auswählt, um eine gewichtete Summe zu bilden, und die Durchläufe von P Signalen für jeden Kanal voneinander versetzt sind.
Figurenliste
Ausführungsformen von Abtastratenwandlern und Schaltungen, bei denen solche Abtastratenwandler verwendet werden, werden nun nur anhand eines nicht als Einschränkung zu verstehenden Beispiels mit Bezug auf die beiliegenden Zeichnungen beschrieben, in denen:

1 ein Blockschaltbild eines Analog-Digital-Wandlers mit einer Abtastratenumwandlungsstufe ist;
2 ein Schaltbild mit Darstellung der Ausgestaltung einer bekannten Abtastratenumwandlungsstufe ist;
3 ein Beispiel für ein Filter und Abtastratenwandler ist, das eine Ausführungsform dieser Offenlegung bildet und dazu wirksam ist, die Funktionalität der in 2 gezeigten Anordnung zu reproduzieren;
4 ist eine schematische Darstellung einer Signalverarbeitungsschaltung ist, die zum Durchführen der Filter- und Abtastratenumwandlungsoperation gemäß dieser Offenlegung geeignet ist;
5 eine schematische Darstellung eines Filters und Abtastratenwandlers mit einer Vielzahl von Kanälen ist, die sequenziell ausgewählt werden und eine Ausführungsform dieser Offenlegung bilden;
6 ein Schaltbild eines Filters und Abtastratenwandlers ist, wobei eine Vielzahl von Kanälen vorgesehen ist, wobei jeder Kanal jeweils eine erste und eine zweite Verarbeitungsschaltung zusammen mit einem Prozessor zum Kombinieren ihrer Ergebnisse aufweist, um die Verwendung von „nichtganzzahligen“ Bruch-Dezimationsfaktoren zu ermöglichen;
7 ein Zeitdiagramm mit Darstellung der Operation einer Ausführungsform in einem stationären Zustand ist;
8 eine Aktualisierungssequenz zeigt, die verwendet werden kann, um eine Latenz beim Übergang von einer Ausgangsdatenrate zu einer neuen Ausgangsdatenrate zu verringern;
9 eine zweite Aktualisierungssequenz beim Übergang zwischen alten und neuen Datenraten zeigt;
10a und 10b weitere Aktualisierungssequenzen für einen Übergang zwischen Datenraten zeigt; und
11 einen Abtastratenwandler zeigt, der als Teil eines Analog-Digital-Wandlers vorgesehen ist.

DETAILLIERTE OFFENLEGUNG
Wie in der Einleitung dargelegt worden ist, kann es sinnvoll sein, die Leistung eines Systems zu überwachen. Somit müsste dann, wenn ein Elektrizitätsversorgungsunternehmen wünscht, eine Spannungsversorgung mit einer Nennfrequenz von 50 Hz mit einer Auflösung äquivalent zu einem Grad in einem Phasordiagramm zu überwachen, zum Erhalten von 360 Abtastwerten pro Zyklus der Analog-Digital-Wandler eine Abtastung bei 18 kHz durchführen. Die Elektrizitätsversorgungsunternehmen dürfen jedoch typischerweise die Frequenz abdriften lassen, um Veränderungen der Last aufzunehmen. Falls ein Abdriften von 3 % auftreten darf, würde die Anzahl von Abtastwerten, die in einem Zyklus auftreten, von dem oben angegebenen Beispiel von 360 abweichen und kann auf 349,5 abfallen oder auf 371,1 Abtastwerte pro Zyklus steigen.
Zu Analysezwecken kann es zweckdienlich sein, mit einer konstanten Anzahl von Abtastwerten pro Zyklus zu arbeiten, obwohl sich die Eingangsfrequenz verändern kann.
Es wäre generell ungünstig, die Abtastraten weiterhin einzustellen, da der Abtasttakt an andere Systemtakte gebunden sein kann.
Es ist daher vorteilhaft zu ermöglichen, dass die Abtastratenumwandlung so erfolgt, dass eine Reihe von Abtastwerten, die bei einer Eingangsabtastrate auftreten, welche eine Konstante sein kann (jedoch in einigen Systemen nicht zu sein braucht), in eine andere Abtastrate umgewandelt wird. Diese Umwandlung weist das Abtasten des Eingangssignals mit einer Eingangsabtastrate auf, die höher ist als die Ausgangsabtastrate. Die Differenz ist der Dezimationsfaktor N. N braucht keine ganze Zahl zu sein und kann ziemlich groß sein. Generell kann N jeden Wert annehmen, der größer ist als eins. Im Kontext von Stromleitungsüberwachungssystemen kann N im Bereich von mehreren hundert bis eintausend liegen, wobei typische Werte ungefähr 600 bis 700 betragen.
Somit kann es erforderlich sein, dass die Abtastrate viel höher ist, zum Beispiel ungefähr 1 Million Abtastwerte pro Sekundenmarkierung.
Dies ist nicht besonders schwierig, da Sigma-Delta-Wandler mit einer Eingangsdatenrate von 8 MHz und darüber von Analog Devices erhältlich sind.
1 ist ein Blockschaltbild eines Analog-Digital-Wandlers mit einer Einrichtung zum Einstellen einer Ausgangsabtastdatenrate, ohne dass eine Eingangstaktrate eingestellt werden muss. Der Analog-Digital-Wandler, der generell mit 10 bezeichnet ist, weist eine ∑Δ- (Sigma-Delta-) Eingangsstufe 12 auf, die mit einer Abtastrate F_s von einem Abtasttaktgeber 14 getrieben wird. Wie einem Fachmann auf dem Sachgebiet bekannt ist, gibt der Sigma-Delta-Wandler eine oder mehrere Impulsfolgen bei der Taktfrequenz F_s an einen oder mehrere Eingänge eines Integrators 16 aus. Zwecks einer einfacheren schematischen Darstellung ist nur ein einzelner Signalweg zwischen dem Sigma-Delta-Wandler 12 und dem Integrator 16 gezeigt worden, der Signalweg kann jedoch tatsächlich jeweils eine Vielzahl von Datenwegen bei der Taktfrequenz F_s aufweisen. Der Integrator 16 kann eine Kette von Integratoren aufweisen. Es kann erforderlich sein, dass jeder Integrator einen relativ großen positiven oder negativen Wert halten muss, ohne dass ein Überlauf oder Unterlauf auftritt. Wie einem Fachmann auf dem Sachgebiet bekannt ist, kann es jedoch zulässig sein zu ermöglichen, dass der Integrator überläuft und ein Wraparound in einem Sinc-Filter auftritt. Daher kann die Datenbreite der Integratoren in dem Integrationsblock 16 von einem Integrator zum nächsten Integrator zunehmend größer werden. Ein Ausgang des Integrationsblocks 16, der nun ein Multibit-Wort sein kann, wird an einen Dezimierer 20 geliefert. Der Dezimierer 20 weist einen Dezimationsfaktor N auf. Wenn der Dezimationsfaktor N der Einfachheit halber eine ganze Zahl ist, ist es bekannt, jeden Nten Ausgang aus dem Integrator 16 zu zählen und diesem zu ermöglichen, von dem Ausgang des Dezimierers 20 zu dem Eingang eines Differenzierers 22 zu laufen. Der Differenzierer 22 weist eine Vielzahl von kaskadierten Differenzierern auf, wobei die Anzahl von Differenzierern so gewählt ist, dass sie generell mit der der Anzahl von Integratoren übereinstimmt. Die Schaltung (ausschließlich des Sigma-Delta-Wandlers) kann vollständig in einer digitalen Hardware implementiert sein.
1 zeigt ferner in Klammern die Datenrate des Ausgangs jedes der Schaltungselemente. Daher ist die Datenrate am Ausgang des Sigma-Delta-Analog-Digital-Wandlers 12 F_s. Die Datenrate am Ausgang des Integrators 16 ist ebenfalls F_s. Die Datenrate am Ausgang des Dezimierers ist $\frac{F_{s}}{N}$
wie auch die Datenrate am Ausgang des Differenzierers.
2 zeigt schematisch und detaillierter eine Schaltung, die dazu wirksam ist, die Funktionen des Integrators 16, des Dezimierers 20 und des Differenzierers 22 durchzuführen. Diese Komponenten empfangen den Ausgang des Analog-Digital-Wandlers 12.
Bei diesem Beispiel weist der Integrator 16 drei Integrationsstufen erster Ordnung auf, die in einer Sequenz angeordnet sind. Die erste Integrationsstufe 16.1 weist einen ersten Summierer 30 auf, der einem ersten Verzögerungselement 32 zugeordnet ist. Das Verzögerungselement 32 empfängt den Ausgang des Summierers 30 und hält diesen fest, wodurch das Signal einen Taktzyklus später oder genauer gesagt einen Eingangsabtastwert später am Ausgang des Verzögerungselements 32 verfügbar wird. Dies ist einem Fachmann auf dem Sachgebiet bekannt und wird unter Verwendung der Standardbezeichnung Z^-1 angezeigt. Ein Ausgang des ersten Integrators 16.1 wird an einen ersten Eingang eines Summierers 40 des zweiten Integrators 16.2 geliefert. Ein Ausgang des Summierers 40 wird an ein Verzögerungselement 42 geliefert, das zum Festhalten des Ausgangs des Summierers 40 dient und dann diesen Wert einen Taktzyklus später ausgibt, wodurch dieser an einen zweiten Eingang des Summierers 40 zurückgeführt wird. Auf im Wesentlichen gleiche Weise weist ein dritter Integrator 16.3 einen Summierer 50 und ein Verzögerungselement 52 auf. Ein Ausgang des Summierers 40 wird an einen ersten Eingang des Summierers 50 geliefert. Ein Ausgang des Summierers 50 wird an einen Eingang des Verzögerungselements 52 geliefert, und der Ausgang des Verzögerungselements 52 wird an einen zweiten Eingang des Summierers 50 geliefert. Jeder der Summierer 30, 40 und 50 kann digital als Multibit-Summierer implementiert werden, und jedes der Verzögerungselemente 32, 42 und 52 kann von einem Multibit-Haltespeicher, wie z. B. einem Multibit-D-Haltespeicher, digital implementiert werden. Somit steht ein integriertes Signal am Ausgangsknotenpunkt 60 des Integrators 16 zur Verfügung.
Bei Betrieb führt der Wert am Ausgang des Integrators 16 eine Aktualisierung mit der Taktrate F_s durch. Dieses sich relativ schnell verändernde Signal wird an einen Eingang eines Dezimierers 20 geliefert, der dafür ausgebildet sein kann, die Ankunft jedes Ausgangssignals aus dem Integrator 16 zu zählen und jedes Nte für eine weitere Übertragung an den Differenzierer 22 auszuwählen. Der Differenzierer 22 weist eine Vielzahl von Differenzierungsstufen auf, und zwar eine für jede der Integrationsstufen, wie einem Fachmann auf dem Sachgebiet bekannt ist. Die erste Differenzierungsstufe 22.1 weist ein Verzögerungselement 72 auf, das eine Z^-1-Verzögerung (die nun der Ausgangsrate des Dezimierers entspricht) einträgt, und einen Subtrahierer 74. Das Eingangssignal in die erste Differenzierungsstufe 22.1 wird sowohl an den Eingang des Verzögerungselements 72 als auch an einen nichtinvertierenden Eingang des Subtrahierers 74 geliefert. Ein Ausgangssignal des Verzögerungselements 72 wird dem invertierenden (subtrahierenden) Eingang des Subtrahierers 74 zugeführt, der eine Differenz zwischen seinen zwei Eingängen bildet und das Ergebnis an einen zweiten Differenzierer 22.2 ausgibt. Der zweite Differenzierer 22.2 weist einen Subtrahierer 84 und ein Verzögerungselement 82 auf, das so ausgebildet ist, wie mit Bezug auf die erste Stufe beschrieben worden ist. Der Ausgang aus der zweiten Stufe wird an einen dritten Differenzierer 22.3 geliefert, der ein Verzögerungselement 92 und einen Subtrahierer 94 aufweist, die auf die gleiche Weise ausgebildet sind, wie mit Bezug auf die erste Stufe 70 beschrieben worden ist. Bei einer digitalen Implementierung, bei der das Vorzeichen einer Zahl von einem "Vorzeichen "bit dargestellt ist, kann der Subtrahierer in einer Stufe durch einen Summierer ersetzt werden und kann das Vorzeichenbit durch einen Inverter geleitet werden.
Diese Schaltungsanordnung ist als Hogenauer-Schaltung bekannt. Die Übertragungsfunktion, wie sie einem Fachmann auf dem Sachgebiet bekannt ist, ist: ${(\frac{1}{N} \times \frac{1 - Z^{- N}}{1 - Z^{- 1}})}^{Q}$
wobei Q die Ordnung der Schaltung ist.
Für das Sinc-Filter dritter Ordnung, das in 2 gezeigt ist, kann dies geschrieben werden als: ${(\frac{1}{1 - Z^{- 1}})}^{3} \times {(1 - Z^{- N})}^{3} \times \frac{1}{N^{3}}$
Der erste Term in Gleichung 2 stellt den Integrationsterm dar, der zweite Term in Gleichung 2 stellt die Differenzierung dar, und der dritte Term stellt einen Skalierungsfaktor dar.
Die Erfinder haben erkannt, dass die in 2 gezeigte Schaltungsauslegung modifiziert werden kann, um ein Aktualisieren des Differenzierers 22 zu vereinfachen, schematisch dargestellt wie in 3 gezeigt ist. Die in 3 gezeigte Schaltung ist dafür ausgebildet, eine Differenziererfunktion dritter Ordnung zu schaffen, und weist drei Verzögerungsstufen 100, 102 und 104 auf, die in Reihe geschaltet sind, wobei jede Stufe eine Verzögerung von N Taktzyklen des Abtastratentakts aufweist. Die Schaltung weist ferner vier digitale Multiplizierer 110, 112, 114 und 116 auf, von denen jeder dafür ausgebildet ist, das ihm bereitgestellte Eingangssignal jeweils mit einem festen Koeffizienten C0 bis C3 zu multiplizieren. Ein Eingangssignal an dem Knotenpunkt 60, das dem Ausgangssignal des Integrators 16 in 2 entspricht, wird an einen Eingang des ersten Verzögerungselements 100 und ferner an einen Eingang des ersten Multiplizierers 110 geliefert. Ein Ausgang des ersten Verzögerungselements 100 wird an einen Eingang des zweiten Verzögerungselements 102 und ferner an einen Eingang des zweiten Koeffizientenmultiplizierers 112 geliefert. Ein Ausgang des zweiten Verzögerungselements 102 wird an einen Eingang des dritten Verzögerungselements 104 und ferner an den dritten Koeffizientenmultiplizierer 114 geliefert. Ein Ausgang des Verzögerungselements 104 wird an einen Eingang des vierten Koeffizientenmultiplizierers 116 geliefert. Die Ausgänge der Koeffizientenmultiplizierer 110, 112, 114 und 116 werden als Eingänge an einen Summierer 120 geliefert, der diese summiert und einen Wert ausgibt, welcher einen Ausgang des Differenzierers darstellt.
Eine Erweiterung des Terms für die Differenzierungsstufe gibt den Koeffizienten an, der in jedem der Koeffizientenmultiplizierer verwendet wird. ${(1 - Z^{- N})}^{3} = 1 - 3 Z^{- N} + 3 Z^{- 2 N} - Z^{- 3 N}$
Es zeigt sich daher, dass der erste Multiplizierer 110 mit einem Koeffizienten eines Einswerts (coefficient of unity) multipliziert, der zweite Multiplizierer 112 mit -3 multipliziert, der dritte Multiplizierer 114 mit +3 multipliziert und der vierte Multiplizierer 116 mit -1 multipliziert. Somit kann hinsichtlich der Hardware der erste Multiplizierer 110 entfallen und kann das Datensignal direkt zu dem Summierer 120 geführt werden. Auf im Wesentlichen gleiche Weise kann bei einer vorzeichenbehafteten binären Arithmetik der dritte Multiplizierer 116 ebenfalls entfallen und kann das Vorzeichenbit-Ausgangsignal (sign bit output) aus dem Integrator 104 invertiert werden. Daher kann eine praktische Implementierung der Schaltung drei Verzögerungsstufen, zwei Multiplizierer und einen Summierer aufweisen. Es folgt ferner, dass die Negationsoperationen an dem Summierer durchgeführt werden können.
Der Ausgang des Summierers 120 wird mit einer Abtastrate Fs gebildet und kann bei jeder Nten Summierung durch den Dezimierer 20 über ein Gatter mit dem Ausgang verknüpft werden. Die in 2 und zum Teil auch in 3 gezeigte Schaltung funktioniert gut, während der Dezimationsfaktor auf einem festen Wert gehalten wird. Unter bestimmten Umständen ist es jedoch wünschenswert, eine Anordnung vorzusehen, bei der der Dezimationsfaktor N variiert werden kann, während die Schaltung in Betrieb ist. Eine Veränderung des Dezimationsfaktors in der Schaltung von 2 macht es generell erforderlich, dass der Zähler des Dezimierers eine vollständige Zählung von 3N Eingangsabtastwerten auszählt, bevor der Schaltungsausgang als zuverlässig angesehen werden kann. Somit müssen Daten, die sich bereits in den Dezimierern befinden, bei jeder Dezimierungsratenveränderung entfernt werden. Eine „zeitgleiche“ Veränderung des Dezimationsfaktors ist bei der in 3 gezeigten Anordnung möglich, jedoch mit dem Nachteil, dass der Ausgang aus der Schaltung unzuverlässig wird, bis jeder der drei kaskadierten Differenzierer seine Daten entfernt hat und sich auf einen neuen Betriebsmodus eingestellt hat. Generell kann dies zu einem beträchtlichen Einstellfenster von ungefähr 3N Eingangsabtastwerten führen, bevor der Ausgang wieder zuverlässig wird.
Die Erfinder haben ferner erkannt, dass die Schaltungsanordnung von 3 unter Verwendung einer Multiplizier- und Akkumulierschaltung 130 zum Aufnehmen des Integratorausgangs und Durchführen der Dezimierungs- und Differenzierungsfunktionen auf effiziente Weise implementiert werden kann. Eine solche Anordnung ist in 4 gezeigt. Die in 4 gezeigte Numerische-Verarbeitung-Schaltung 130 weist einen Zwei-Eingänge-Digitaladdierer 140 in Kombination mit einem Multibit-Register 142 und einem digital gesteuerten Multiplizierer 144 auf. Somit führt sie eine Multiplizier- und Akkumulier- (MAC-) Funktion durch.
Ein Eingangssignal wird an den Eingangsknotenpunkt 60 angelegt, der wie zuvor mit dem Ausgang des Integrators 16 verbunden ist.
Ein Kontroller 150, der einen programmierbaren Ringzähler aufweisen kann, ist dafür ausgebildet, ein Taktsignal CLK zu empfangen. Das Taktsignal und der Ausgang aus dem Integrator weisen die gleiche Datenrate auf. Das Zählen des Takts durch einen programmierbaren Dezimationsfaktor N, der dem Ringzähler zugeführt wird, ermöglicht es dem Kontroller 150, jedes Nte Wort aus dem Multibit-Eingang als für die Akkumulation ausgewählt auszuwählen.
Der Kontroller 150 steuert ferner den Multiplizierer 144 so, dass dieser seinen Multiplizierkoeffizienten nach dem Nten Taktsignal verändert. Der Multiplizierer kann asynchron und kontinuierlich in Betrieb sein, so dass er ein Produkt für jedes Eingangswort, das er empfängt, berechnet. Da jedoch N-1 aus sämtlichen N Eingangswörtern verworfen werden, kann der Multiplizierer 144 so getaktet und/oder betrieben werden, dass er nur bei jedem Nten Wort arbeitet. Dadurch wird der Energieverbrauch verringert.
Bei Betrieb zählt der Kontroller die ankommenden Wörter und steuert den Multiplizierer so, dass ein Anfangswort, das zweckdienlicherweise als Wort 0 bezeichnet werden kann, mit einem Koeffizienten C'0 multipliziert wird. Die nächsten N-1 Wörter können verworfen werden, oder es kann zu dieser Zeit die Operation des Multiplizierers neu konfiguriert werden, so dass das Nte Wort mit einem Koeffizienten C'1 multipliziert wird. Die nächsten N-1 Wörter können verworfen werden, oder es kann die Zeit genutzt werden, um den Multiplizierer neu zu konfigurieren, so dass das nächste Nte Wort (das 2Nte Wort) mit einem Koeffizienten C'2 multipliziert wird, und dann wird der Multiplizierer neu konfiguriert, so dass das nächste Nte Wort (das 3Nte Wort) mit einem Koeffizienten C'3 multipliziert wird.
Die Wörter, die in der Multiplizier- und Akkumulierschaltung 130 einer Verzögerung unterzogen worden sind, müssen zeitlich früher an ihrem Eingang angekommen sein, und somit synthetisiert die Schaltung 130 die Funktion: $Ausgang = - {1Z}^{- 300} + {3Z}^{- 200} - {3Z}^{- 100} + {1Z}^{- 0}$
Unter Verwendung eines Beispiels, bei dem der Dezimationsfaktor N 100 ist (der Einfachheit halber) müssen wir auf effektive Weise zurückzählen, wenn sich die Multiplizier- und Akkumulierschaltung füllt. Ein gültiges Ergebnis steht erst nach 300 Eingangsabtastwerten (bei diesem Beispiel) zur Verfügung, und somit wird das Eingangswort 300 mit eins multipliziert, da es das „aktuelle“ Wort ist. Das Eingangswort 200 ist um 100 Zeiteinheiten verzögert worden, d. h. Z^-100 ist an dieses angelegt worden, somit musste es mit -3 multipliziert werden. Das Eingangswort 100 ist um Z^-200 verzögert worden zu der Zeit, zu der das Eingangswort 300 zur Verfügung steht, und somit musst es mit +3 multipliziert werden, während das erste Wort, Wort 0, um 300 Zeiteinheiten (Z^-300) verzögert worden ist und somit mit -1 multipliziert werden musste.
Bei dem gezeigten Beispiel eines Filters dritter Ordnung sehen wir, dass die folgende Tabelle erstellt werden kann.

Wort Nr. Koeffizient Wert

0 C'0 -1

N C'1 +3

2N C'2 -3

3N C'3 +1
Gemäß 3 zeigt sich hinsichtlich seiner Operation, dass sich die Eingangswörter kontinuierlich die Verzögerungslinie hinab bewegen. Folglich wird ein kontinuierlicher Block von Wörtern verwendet, so dass zum Beispiel Wort 600 mit Wörtern 500, 400 und 300 kombiniert wird, um einen gültigen Ausgang zu bilden. Der nächste gültige Ausgang weist Wörter 700, 600, 500 und 400 auf. Der nächste gültige Ausgang weist Wörter 800, 700, 600 und 500 auf, und der nächste gültige Ausgang weist Wörter 900, 800, 700 und 600 auf. Bei diesem Beispiel wurde bei dem ersten und dem letzten Beispiel ein Durchlauf von vier gültigen Ausgangswörtern 600 verwendet, jedoch mit Koeffizienten von -1 bzw. +1.
Um diese Funktion in der Schaltung von 4 zu reproduzieren (ohne dass 2Q Kanäle vorgesehen sein müssen), sollte jedes 3Nte Wort zweimal verwendet werden, einmal zum Bilden des letzten Worts eines komplettierenden Filterausgangs und einmal zum Bilden des ersten Eingangs des nächsten Filterausgangs. Da die Größe der Koeffizienten C0 und C3 die gleiche ist, jedoch das Vorzeichen unterschiedlich ist, ist dies rechnerisch nicht schwierig, da nur ein Vorzeichenbit verändert werden muss. Um die zeitlichen Einschränkungen in der Schaltung zu verringern, können diese „wiederverwendeten“ Wörter, d. h. jedes QNte Wort, in einem temporären Speicher (wie z. B. einem weiteren Register - nicht gezeigt) gespeichert werden, während die Daten aus dem Register 142 ausgelesen werden, und dann kann das Register 142 zurückgesetzt werden, um die MAC-Schaltung 120 zur Wiederverwendung zu räumen, und dann kann der Wert, der in dem weiteren Register gespeichert ist, jedoch mit dem invertierten Vorzeichen, in das Register 142 geladen werden. Dies ergibt ein Fenster von mehr als einem Taktzyklus zum Auslesen, Räumen und Verarbeiten des ersten Eingangs der nächsten Filterausgangsberechnung, falls eine solche Zeit erforderlich ist. Alternativ kann der Kontroller 150 den Multiplizierer 140, das Signal an das UND-Gatter 152 und das Register 142 steuern, um zu bewirken, dass ein Ausgangssignal gebildet wird, zu einer nachfolgenden Schaltung geleitet wird und dann die MAC 120 zurückgesetzt wird, und dann das 3Nte Signal zur zweimaligen Verwendung verarbeitet wird, und zwar alles in einem Takt- (oder wahrscheinlicher einem halben Takt-) Zyklus.
Generell werden für ein Filter der Qten Ordnung Wörter aus einem Eingangsstrom ausgewählt, in dem Wörter unter Verwendung einer Wortzählung P gezählt werden.
Wörter P, (P+(Q)N), (P+(2Q)N), (P+(3Q)N) verwenden Koeffizienten C''3.
Wörter P+N, (P+(Q+1)N), (P+(2Q+1)N), (P+(3Q+1)N) verwenden Koeffizienten C”2.
Wörter P+2N, (P+(Q+2)N), (P+(2Q+2)N), (P+(3Q+2)N) verwenden Koeffizienten C”1 und so weiter.
Wörter P+3N, (P+(Q+3)N), (P+(2Q+3)N) verwenden Koeffizienten C”0.
Das Produkt des Eingangsworts und des Koeffizienten wird an den ersten Eingang des Addierers 140 geleitet. Der Addierer 140 kann so ausgebildet sein, dass er kontinuierlich in Betrieb ist und jedes Mal dann, wenn sich der erste Eingang verändert, eine neue Summe berechnet. Da jedoch nur jedes Nte Wort tatsächlich verarbeitet wird, kann der Addierer selektiv außer Betrieb genommen werden und mit einer ausreichenden Zeit wieder aktiviert werden, damit er sich stabilisieren kann, so dass er jedes Nte Wort verarbeitet, um eine Summe des Werts an seinen ersten Eingang 140.1 mit dem Wert, der an seinem zweiten Eingang 140.2 präsentiert wird, zu bilden.
Der Ausgang des Addierers wird bei jedem Nten Eingangswort, das von dem Kontroller 150 gezählt und von einem UND-Gatter 152 mit dem Takt CLK über ein Gatter verknüpft wird, in dem Register 142 festgehalten. Der Ausgang aus dem Register, das ein Multibit-Register ist, wird an einen Ausgangsknotenpunkt 160 und ferner an den zweiten Eingang des Addierers 140 geliefert. Das Register 142 und der Addierer 140 wirken zusammen, um einen Akkumulator zu bilden.
Das Register 142 wird zurückgesetzt, nachdem das Ausgangswort, das der letzten Akkumulation in der Filterantwort folgt, gebildet und ausgegeben worden ist, so dass eine nächste Reihe von 3N Wörtern (Q = 3) verarbeitet werden kann. Das Rücksetzen kann von dem Kontroller 150 durchgeführt werden, der ein Reset- (oder Clear-) Befehl an das Register 142 ausgibt.
Während die in 4 gezeigte Schaltung flexibel ist, werden volle QN Zyklen zum Erzeugen eines gültigen Ergebnisses benötigt, wohingegen die Schaltung von 3 ein gültiges Ergebnis alle N Taktzyklen erzeugen kann.
Um sich damit zu befassen, müssen mehrere Akkumulatoren parallel vorgesehen sein. Generell müssen Q Akkumulatoren parallel vorgesehen sein. Der Einfachheit halber kann dies als Vorsehen von Q Kanälen für die Datenverarbeitung angesehen werden. Mehr als Q Kanäle (oder mehr als Q MACs) können vorgesehen sein, um die Wiederverwendung jedes QNten Worts zu vereinfachen, da die Ausgänge zum Beispiel aus einer Sequenz von 2Q MACs ausgewählt werden können.
5 zeigt eine solche Anordnung eines mehrkanaligen Abtastratenwandlers 180, bei dem der Multiplizierer-Akkumulator (MAC) 120 von 4, der jetzt mit 200-1 bezeichnet ist, mehrmals wiederholt wird, 200-2, 200-3 und so weiter bis 200-Q. Somit sind für ein Filter dritter Ordnung nur Kanäle 200-1, 200-2 und 200-3 erforderlich. Jeder Multiplizierer-Akkumulator-Kanal ist mit einem jeweiligen Eingang eines Multiplexers 210 verbunden, der auf den Kontroller 150 anspricht.
Der Kontroller 150 staffelt die Operation der Kanäle so, dass sie um N Taktzyklen von einem Kanal zum nächsten versetzt sind. Somit können die drei Kanäle die Funktionalität der Schaltung von 3 bieten.
Bei einer weiteren Variation kann eine zweite Multiplizier-Akkumulier-Schaltung parallel zu jeder der in 5 gezeigten Multiplizier- und Akkumulier-Schaltung platziert sein. Eine solche Anordnung ist in 6 gezeigt. Bei dieser Anordnung ist der erste Kanal 200-1 von 5 jetzt als zwei MACs 200-la und 200-1b implementiert, die als Teilkanäle innerhalb eines Kanals angesehen werden können. Jede MAC 200-la und 200-1b wird mit Bezug auf 4 beschrieben. Jetzt ist jede MAC jedoch mit einer Kombinierschaltung, wie z. B. einem Interpolator 222-1, verbunden, die die Ausgänge des ersten Kanals und zweiter MACs 200-la und 200-1b auf gewichtete Weise kombinieren kann. Die Gewichtung ist in Reaktion auf den Kontroller einstellbar.
Eine solche Anordnung ermöglicht das Synthetisieren von Bruch-Dezimationswerten.
Es sei zum Beispiel angenommen, dass der Integrator 16 Wörter mit einer Rate Fs ausgibt und dass jedes Wort von einem Index P identifiziert wird. Der Dezimierer kann eine Anweisung erhalten, mit der Dezimierung um N zu beginnen, wenn er diesen Prozess bei Empfang eines Worts P_E beginnt, wobei E eine ganze Zahl ist, die der Einfachheit halber 1 (oder 0) sein kann, wenn wir keinen verallgemeinerten Fall betrachten.
N kann eine nichtganze Zahl sein, die in einen ganzzahligen Teil S und einen Bruch- oder Dezimalteil R geteilt werden kann. Falls zum Beispiel N = 640,375 ist, dann sind S = 640 und R = 0,375.
Der Kontroller lädt den Wert S als Dezimationsfaktor in die erste MAC 200-la in dem ersten Kanal 200-1. Auf im Wesentlichen gleiche Weise lädt er den gleichen Dezimationsfaktor S in die zweite MAC 200-1b des ersten Kanals. Der Kontroller 150 steuert jedoch die MACs 200-la und 200-1b so, dass diese mit Abtastwerten arbeiten, die temporär voneinander versetzt sind. Folglich beginnt dann, wenn die erste MAC 200-1a bei Empfang von Wort P_E mit der Verarbeitung beginnt, die zweite MAC 200-1b in dem ersten Kanal bei Empfang des Worts P_E+1 mit der Verarbeitung.
Das Laden des gleichen Dezimationsfaktors S in die Kanäle bedeutet, dass die Kanäle den Synchronismus, d. h. den Versatz eines Worts unabhängig davon, wie viele Ausgangswörter sie liefern, aufrechterhalten. Dies steht im Gegensatz zum Laden von S, z. B. 640, in einen Kanal und Laden von S+1, d. h. 641, in den anderen Kanal, wobei nach zehn vollständigen Ausgangswörtern die Kanäle QN wären, z. B. 30 Eingangswörter aus einer Datenangleichung.
Die Ausgänge der zwei Kanäle 200-la und 200-1b werden an dem Interpolator 222-1 auf gewichtete Weise kombiniert.
Der Interpolator kann eine Vielzahl von Vorgehensweisen zum Interpolieren der Ausgänge jeder MAC anwenden. Bei einer Vorgehensweise kann er eine gewichtete Summe des Ausgangs M1 der ersten MAC bilden, und zwar mit einem Ausgang M2 der zweiten MAC gemäß $Ausgang = M1 (1 - R) + M2 (R)$
wobei nichtganzzahlige Multiplikationen an M1 und M2 durchgeführt werden müssen, oder er kann folgendes bilden $Ausgang = M1 + (M2 - M1) R$
Diese letztere Vorgehensweise macht nur eine nichtganzzahlige Multiplikation erforderlich, so dass es leichter ist, diese in der Hardware durchzuführen. Andere Interpolations-Vorgehensweisen können gegebenenfalls angewendet werden.
Ein Problem bei der Interpolation besteht darin, dass sie eine kontinuierliche Korrektur zum akkuraten Synchronisieren der nichtganzzahligen Dezimierung erforderlich macht.
Es sei angenommen, dass ein synthetisierter Dezimationsfaktor von 600,3 erforderlich ist. Wenn wir einfach jedes 600te Wort zählen und die Schaltung von 6 zum Interpolieren des 0,3-Teils verwenden, können wir Ausgänge berechnen entsprechend den Abtastpositionen von
0; 600,3; (2×600)+0,3 = 1200,3; (3×600)+0,3 = 1800,3; 2400,3; 3000,3; 3600,3 etc.
Die wahren Werte sollten jedoch Mehrfache des nichtganzzahligen Dezimationsfaktors sein, z. B.
0, 600,3, 1200,6, 1800,9, 2401,2, 3001,5, 3601,8
Es existiert ein Fehler von 0, 0, 0,3, 0,6, 0,9, 1,2, 1,5, 1,8 und so weiter.
Diese Fehler können durch dynamisches Aktualisieren der Werte von S und R, die in jedem Kanal verwendet werden, eliminiert werden, wodurch das korrekte Ergebnis für eine Nicht-Bruchzahl N synthetisiert wird.
Der Fehler kann abgebildet werden, um S und R wie folgt zu aktualisieren:

Fehler 0,3 0,6 0,9 1,2 1,5 1,8 2,1

R 0,3 0,6 0,9 0,2 0,5 +0,8 0,1

S +0 +0 +0 +1 +0 +0 +1
Anders ausgedrückt kann ein durchlaufender Interpolationsfaktor RIF berechnet werden als ${RIF}_{N} = {RIF}_{0} + R$
wobei RIF_N ein neuer Interpolationsfaktor ist und RIF₀ der aktuelle Interpolationsfaktor ist. Ferner wird dann, wenn sich MOD(RIF_N) von MOD(RIF₀) unterscheidet, wobei MOD eine Modulfunktion ist, die die ganze Zahl und nur einen Teil einer nichtganzzahligen Zahl bewertet, RIF_N dekrementiert und wird S inkrementiert.
Es folgt ferner, dass ein nichtganzzahliger Interpolationsfaktor durch Aufnehmen des nächsthöchsten ganzzahligen Werts berechnet werden kann und die Interpolationsschaltung zum Berechnen eines negativen nichtganzzahligen Teils entweder durch Interpolation oder Extrapolation verwendet wird.
Somit kann N = 640,375 aus S = 641 und R = -0,625 gebildet werden.
Das Konzept des durchlaufenden Interpolationsfaktors kann dann modifiziert werden, um dies zu berücksichtigen, wobei S gelegentlich jedes Mal dann dekrementiert wird, wenn sich MOD(RIF_N) von MOD(RIF₀) unterscheidet.
Unter bestimmten Umständen kann es wünschenswert sein, zwischen diesen Konzepten umzuschalten, so dass der Wert von S so eingeschränkt ist, dass er in einem vorgegebenen Bereich der Werte von N liegt. Dies hilft bei der Vermeidung von Zählerüberlaufproblemen innerhalb des Kontrollers.
7 ist ein Zeitdiagramm für die Schaltung von 5 bei Betrieb in einem stationären Zustand, so dass N von einem Ausgang zum nächsten konstant ist. Dieses Zeitdiagramm gilt ferner für die in 6 gezeigte Schaltung, wobei N konstant ist (und somit S konstant ist).
Der Einfachheit halber ist ein Dezimationsfaktor N = 100 gewählt worden. Die Filter sind eine Weile gelaufen, so dass ein Ausgang an dem dritten Kanal 200-3, der in Fig. 7 bei CH3 dargestellt ist, in Reaktion auf den Empfang von Wort P auftritt. Der dritte Kanal setzt dann das Wort P zurück und lädt es als erstes Eingangswort in einen neuen Durchlauf von 300 Wörtern. Der dritte Kanal führt eine Aktualisierung bei Wort P+100 und P+200 durch und beendet eine Berechnung und gibt einen neuen Ausgangswert in Reaktion auf das Wort P+300 aus. Dieser Zyklus wiederholt sich, so dass der nächste Ausgang aus dem dritten Kanal in Reaktion auf das Wort P+600 auftritt.
In der Zwischenzeit arbeiten der erste und der zweite Kanal auf im Wesentlichen gleiche Weise, jedoch um N Eingangswörter von jedem anderen Kanal versetzt. Daher gibt bei diesem Beispiel der erste Kanal 200-1, der hier als CH1 dargestellt ist, gültige Ergebnisse in Reaktion auf die Eingangswörter P+100, P+400, P+700 und so weiter aus. Der zweite Kanal 200-2, der hier als CH2 dargestellt ist, gibt gültige Ergebnisse bei P+200, P+500, P+800 und so weiter aus.
Es ist wichtig, dass der Dezimationsfaktor zeitgleich von einem alten Wert OLD_N oder N1 in einen neuen Wert NEW_N oder N2 verändert werden kann. Es ist jedoch auch vorteilhaft, dass die Kanäle ihre gleichen Versatzwerte beibehalten. Somit arbeitet bei einem Filter dritter Ordnung, das bei einem ersten Dezimationswert „OLD_N“ arbeitet, das Filter bei 3 × OLD_N-Werten pro Ausgang. Wenn das Filter aktualisiert wird, um bei einem Dezimationsfaktor „NEW_N“ zu arbeiten, dann arbeiten schließlich es und seine sämtlichen Kanäle bei 3 × NEW_N-Werten pro Ausgang.
Jeder Kanal sollte eine Berechnung auf der Basis von OLD_N beenden, bevor zu NEW_N umgeschaltet wird, um eine korrekte zeitliche und Datenangleichung aufrechtzuerhalten und das Erzeugen von falschen Ergebnissen zu vermeiden.
Der Übergang kann jedoch auf sorgfältige Weise so erfolgen, dass ein Datenfehlabgleich verringert oder vermieden wird.
8 zeigt ein Zeitdiagramm, bei dem der erste bis dritte Kanal bei einem Dezimationsfaktor OLD_N arbeiten, so dass jeder Kanal 3 × OLD_N übernimmt, um eine Sinc-Funktion dritter Ordnung durchzuführen. Der Dezimationsfaktor wird zu einem Zeitpunkt Tu auf NEW_N aktualisiert. Bei diesem Beispiel ist der erste Kanal, der seine Berechnung beendet, CH1 zu einem Zeitpunkt T₁, der nach Tu kommt. Der Kanal kann unter Verwendung des neuen Dezimationsfaktors NEW_N (NEW_N <OLD_N) unverzüglich zu arbeiten beginnen. Obwohl jedoch das Ergebnis bei diesem Beispiel nach drei NEW_N-Zyklen zur Verfügung steht, wird es erst ausgegeben (oder verwendet), wenn (2 × OLD_N) + NEW_N-Eingangswörter/Taktzyklen beendet worden sind.
Der zweite Kanal ist der nächste Kanal, bei dem eine Beendigung erfolgt, und NEW_N wird in diesen geladen, sein Ausgang wird jedoch erst ausgegeben (oder genutzt), wenn OLD_N + (2 × NEW_N)-Taktzyklen durchlaufen worden sind.
Schließlich braucht bei dem dritten Kanal der Ausgang nicht verzögert zu werden.
8 zeigte die Aktualisierungssequenz für ein Filter dritter Ordnung, bei der der Dezimationsfaktor OLD_N größer war als der Dezimationsfaktor NEW_N. 9 zeigt ein Beispiel für eine Übergangssequenz, bei der OLD_N kleiner ist als NEW_N. Wie zuvor ist eine Dezimationsfaktoraktualisierung zu einem Zeitpunkt Tu erforderlich. Bei diesem Beispiel ist der dritte Kanal CH3 der erste Kanal, der seine Berechnung zu einem Zeit T₃ beendet. Ein neuer Dezimationsfaktor wird unverzüglich in diesen geladen, so dass seine neue Sinc-Filter-Berechnung zu einem Zeitpunkt T₄ zur Verfügung steht. Der nächste Kanal, der seine Berechnung nach der Zeit Tu beendet, ist der Kanal CH1 zum Zeitpunkt T₁. Bei diesem Beispiel wird er unverzüglich auf die Verwendung des neuen Dezimationsfaktors NEW_N umgeschaltet, sein Ausgang wird jedoch verzögert oder nicht genutzt bis zu einer Periode (oder Anzahl von Eingangsdatenzyklen), die 3NEW_N + Diff entspricht, wobei Diff = NEW_N -OLD_N ist. Folglich wird der Ausgang des ersten Kanals zu einem Zeitpunkt T₅ verfügbar. Der nächste Kanal, der seine Berechnung nach der Aktualisierung Tu beendet, ist der Kanal CH2, der seine Berechnung zum Zeitpunkt T₂ beendet. Es wird der neue Dezimationsfaktor NEW_N in diesen geladen, sein Ausgang wird jedoch erst aktiviert oder genutzt, wenn eine weitere Zeitperiode, die 3NEW_N + 2 Diff entspricht, abgelaufen ist. Somit wird der Ausgang zu einem Zeitpunkt T₆ verfügbar. Die Verwendung der Sequenz bedeutet, dass es nur eine Übergangsperiode gibt, die sich zwischen den Zeitpunkten T₂ und T₄ erstreckt, wobei die Ausgänge aus dem System als Ganzes nicht gleichmäßig beabstandet sind. Somit sind die Ausgänge bis zum Zeitpunkt T₂ gleichmäßig beabstandet und sind die Ausgänge nach dem Zeitpunkt T₄ gleichmäßig beabstandet.
Die vorliegende Offenlegung ist nicht auf die Verwendung mit Filtern dritter Ordnung beschränkt, und 10a und 10b zeigen äquivalente Übergangs-Konzepte. 10a zeigt die Situation des Übergangs von OLD_N zu NEW_N, wobei OLD_N größer ist als NEW_N. 10b zeigt die entsprechende Situation des Übergangs zu NEW_N, wobei OLD_N kleiner ist als NEW_N.
Dies kann verallgemeinert werden wie bei der Veränderung von N1 zu N2 (wo, wie oben dargelegt worden ist, N1 der alte N-Wert ist und N2 der neue N-Wert ist), so dass dann, wenn N1 größer ist als N2, jeder Kanalausgang während der Übergangszählung für diesen Kanal um eine Verzögerung verzögert wird, die aus AN1 + BN2 ausgewählt ist, wobei A+B=Q ist; und bei der Veränderung von N1 zu N2, wobei N1 kleiner ist als N2, die Kanalverzögerungen während des Übergangs aus QN2 bis QN2+A’(N2-N1) ausgewählt ist, wobei A’ eine ganze Zahl zwischen 1 und Q-1 ist.
Der Abtastratenwandler, der den Integrator 16 und die Kombination aus Dezimierer und Sinc-Filter 180 aufweist, kann als Einzelkomponente oder innerhalb eines einzelnen integrierten Schaltungspakets vorgesehen sein. Der Abtastratenwandler kann als Teil eines Analog-Digital-Wandlers (analog to digital converter - ADC), wie in 9 gezeigt ist, oder einer anderen Signalverarbeitungskomponente vorgesehen sein. In 9 kann ein Differenzausgang einem Gain in einem programmierbaren Gainverstärker 260 unterzogen werden und dann zu Eingängen eines Sigma-Delta-Wandlers 12 geliefert werden. Der Ausgang des Wandlers 12 kann von einem Sinc-Filter 262, das den Integrator 16 bilden kann, gefiltert werden.
Im Kontext des Überwachens einer Stromleitung wird der Ausgang des ADC von einer Schaltung 300 einer laufenden schnellen Fourier-Transformation (fast Fourier Transform - FFT) unterzogen, und diese wird von einer Schaltung 305 genutzt, um die Grundfrequenz des AC-Signals zu identifizieren. Dieses wird an einen Datenprozessor 310 geliefert, der den erforderlichen Dezimationsfaktor zum Aufrechterhalten der Anzahl von Abtastwerten pro Zyklus auf einem gewünschten Wert berechnet.
Bei dem bislang betrachteten Beispiel eines Filters dritter Ordnung gibt es effektiv drei „N“-Werte, von denen jeder eine Kerbe in der Filterantwort bei F = Fs/N erzeugt. Bei dem oben dargelegten Beispiel sind alle drei Werte von N gleich. Dies schafft eine tiefe Kerbe bei einer Frequenz.
Die Werte von N zwischen aneinander angrenzenden „Abgriffen“ in der Filterantwort müssen jedoch nicht gleichmäßig beabstandet sein. Somit wird ermöglicht, dass andere Filterantworten, wie z. B. Filter mit mehreren Kerben, vorgesehen werden. Dadurch wird es erforderlich, dass die Anzahl von Summierungen und Multiplikationen zum Erzeugen eines gültigen Ausgangs variiert.
Um ein Filter mit einem Ausgang vorzusehen, der angegeben ist durch Ausgang = -1Z^-250+Z^-200+2Z^-150-2Z^-100-Z^-50 +1Z^-0 ist das Kombinieren von sechs Termen erforderlich. Bei diesem Beispiel sind sämtliche Terme gleichmäßig um 50 Eingangswörter beabstandet. Dies kann durch Laden geeigneter Zählwerte, d. h. Werte von N, in den Kontroller erreicht werden. Es sei darauf hingewiesen, dass es bei der hier offengelegten Vorrichtung nicht erforderlich ist, dass die Abtastwerte immer gleichmäßig beabstandet sind. Zum Beispiel kann ein Filter 3. Ordnung unter Verwendung von N-Werten zwischen aneinander angrenzenden Filterabgriffen von 100, 70 und 60 geschaffen werden, das was zu einer Übertragungscharakteristik führt: $F (Z) = - Z^{- 230} + Z^{- 170} + Z^{- 160} + Z^{- 130} - Z^{- 100} - Z^{- 70} - Z - 2^{- 60} + Z^{- 0}$
Somit kann der Filterkonstrukteur komplexe Filterauslegungen in einer relativ kompakten Hardware-Einheit frei implementieren.
Es ist somit möglich, einen verbesserten Abtastratenwandler zur Verfügung zu stellen. Der Abtastratenwandler kann mit verfügbaren und kompakten Hardware-Verarbeitungsblöcken implementiert werden und ist flexibel und robust beim Betrieb und ermöglicht, dass Ausgänge kontinuierlich zur Verfügung stehen, d. h. es gehen keine Ausgänge verloren aufgrund eines Erfordernisses zum Eliminieren von Daten aus den Datenelementen, bevor ein neuer Dezimationsfaktor implementiert werden kann.

Claims

Abtastratenwandler (180), der dafür ausgebildet ist, digitale Daten mit einer Eingangsabtastrate F_s zu empfangen und Daten mit einer Ausgangsdatenrate F_o auszugeben, wobei F_o = F_s/N ist und N ein Dezimationsfaktor von größer als eins ist, wobei der Abtastratenwandler (180) mindestens Q Kanäle (200-Q) aufweist, wobei jeder Kanal (200-1) ein Filter Q-ter Ordnung aufweist, das dafür ausgebildet ist, Eingangssignale in vorbestimmten Intervallen aus einem Durchlauf von P Eingangsabtastwerten auszuwählen und eine gewichtete Summe der ausgewählten Eingangssignale zu bilden, um einen Ausgangswert zu bilden, und wobei die Durchläufe von P Eingangsabtastwerten eines Kanals (200-1) von den Abtastwerten der anderen Kanäle versetzt sind.
Abtastratenwandler (180) nach Anspruch 1, wobei in einem stationären Zustand, bei dem N sich zwischen einer Vielzahl von Durchläufen von P Eingangssignalen nicht verändert, P = Q·N ist.
Abtastratenwandler (180) nach Anspruch 1 oder 2, bei dem das Filter ein Filter Q-ter Ordnung ist und jedes Filter eine Summe aus mindestens Q+1 Eingangsabtastwerten bildet.
Abtastratenwandler (180) nach Anspruch 3, bei dem die ausgewählten Eingangssignale jedes N-te Eingangssignal sind.
Abtastratenwandler (180) nach einem der vorhergehenden Ansprüche, bei dem die gewichtete Summe durch eine Multiplizier- und Akkumulieroperation gebildet wird und der Akkumulator (120) zu Beginn jedes Durchlaufs von Abtastwerten auf einen Anfangswert zurückgesetzt wird.
Abtastratenwandler (180) nach einem der vorhergehenden Ansprüche, bei dem der Dezimationsfaktor von einem ersten Wert N1 auf einen zweiten Wert N2 verändert werden kann, während der Abtastratenwandler in Betrieb ist, und jeder Kanal (200-Q) die Verarbeitung einer in Bearbeitung befindlichen gewichteten Summe unter Verwendung des Dezimationsfaktors N1 beenden kann, bevor er angewiesen wird, eine Verarbeitung unter Verwendung eines neuen Dezimationsfaktors N2 durchzuführen.
Abtastratenwandler (180) nach Anspruch 6, bei dem für ein dreistufiges Filter drei Kanäle vorgesehen sind und im Anschluss an das Empfangen einer Anweisung zum Verändern des Dezimationsfaktors von N1 auf N2 der erste Kanal (200-1), der das Bilden seiner gewichteten Summe beendet, 2N1+N2 Abtastwerte bei einer nachfolgenden Verarbeitungsoperation auszählt, bevor er sein Ergebnis ausgibt, der zweite Kanal (200-2), der das Bilden seiner gewichteten Summe beendet, N1+2N2 Abtastwerte bei einer nachfolgenden Verarbeitungsoperation auszählt, bevor er sein Ergebnis ausgibt, und der dritte Kanal (200-3), der das Bilden seiner gewichteten Summe beendet, sein nächstes Ergebnis nach 3N2 Abtastwerten ausgibt.
Abtastratenwandler (180) nach Anspruch 6, der Q Kanäle (200-Q) aufweist, von denen jeder ein Q-Stufen-Filter ist, wobei dann, wenn eine Veränderung von N1 zu N2 durchgeführt wird, wobei N1 größer als N2 ist, jedes Kanalausgangssignal bei einer Übergangszählung für diesen Kanal um eine Verzögerung verzögert wird, die aus AN1 + BN2 ausgewählt ist, wobei A+B=Q ist; und wenn eine Veränderung von N1 zu N2 durchgeführt wird, wobei N1 kleiner als N2 ist, die Kanalverzögerungen während des Übergangs aus QN2 bis QN2+A’(N2-N1) ausgewählt werden, wobei A’ eine ganze Zahl zwischen 1 und Q-l ist.
Abtastratenwandler (180) nach einem der vorhergehenden Ansprüche, bei dem jeder Kanal (200-1) eine erste und eine zweite Verarbeitungsschaltung (200-1 a, 200-1b) aufweist, die dafür ausgebildet sind, jeweils eine erste und eine zweite Summe aus jeweiligen Durchläufen von P Eingangsabtastwerten zu bilden, und wobei die Durchläufe von P Eingangsabtastwerten voneinander versetzt sind.
Abtastratenwandler (180) nach Anspruch 9, bei dem die Ausgänge der ersten und der zweiten Verarbeitungsschaltung (200-1a, 200-1b) innerhalb eines Kanals (200-1) kombiniert werden, um einen nichtganzzahligen Dezimationsfaktor zu synthetisieren.
Abtastratenwandler (180) nach Anspruch 9, bei dem der Dezimationsfaktor N aus einem ganzzahligen Teil S und einem nichtganzzahligen Teil R gebildet ist und die Kombinierschaltung (222-1) die Ausgänge der ersten und der zweiten Verarbeitungsschaltung (200-1 a, 200-1b) auf der Basis des Werts von R kombiniert.
Abtastratenwandler (180) nach Anspruch 11, der ferner eine Verarbeitungsvorrichtung (150) aufweist oder auf diese anspricht, die dafür ausgebildet ist, Modifikationen der Werte von S und R zu berechnen.
Abtastratenwandler (180) nach einem der vorhergehenden Ansprüche, der ferner einen Integrierer (16) Q-ter Ordnung aufweist, welcher den Kanälen vorangeht.
Analog-Digital-Wandler (10), der einen Sigma-Delta-Modulator in Kombination mit einem Abtastratenwandler (180) nach Anspruch 1 aufweist.
Integrierte Schaltung, die einen Abtastratenwandler (180) nach Anspruch 1 aufweist.
Verfahren zum Durchführen einer Abtastratenumwandlung, das das Empfangen eines zu dezimierenden Signals und das Verarbeiten des Signals in mindestens Q Kanälen (200-Q) aufweist, wobei jeder Kanal (200-1) mindestens Q in Reihe geschaltete Differenzierer (22) enthält und wobei jeder Kanal mindestens Q+1 integrierte Eingangssignale aus dem Durchlauf von P Signalen auswählt, um eine gewichtete Summe zu bilden, und die Durchläufe von P Signalen in den Kanälen voneinander versetzt sind.
Verfahren nach Anspruch 16, bei dem die Kanäle um S Abtastwerte voneinander versetzt sind, wobei S ein ganzzahliger Teil eines Dezimationsfaktors N ist.
Verfahren nach Anspruch 17, bei dem jeder Kanal (200-1) mindestens zwei Teilkanäle (200-la, 200-lb) aufweist, die bei jeweiligen Durchläufen von P Signalen arbeiten, wobei die Durchläufe um eine ganzzahlige Anzahl von Eingangssignalen voneinander versetzt sind und wobei die Ausgangssignale der Teilkanäle kombiniert werden, um ein Ausgangssignal zu schätzen, das einem nichtganzzahligen Dezimationsfaktor entspricht.
Verfahren nach Anspruch 18, bei dem eine Korrektur für S und ferner für ein Kombinationsverhältnis R berechnet wird, um eine Vielzahl von korrekt berechneten Ausgangssignalen für einen nichtganzzahligen Dezimationsfaktor zu synthetisieren.
Gegenständliches Medium zum Speichern von Anweisungen zum Bewirken, dass ein Datenprozessor eine Abtastratenumwandlung nach Anspruch 16 durchführt.