DE102007054951A1

DE102007054951A1 - Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals

Info

Publication number: DE102007054951A1
Application number: DE200710054951
Authority: DE
Inventors: Peter MÜHLENBROCK
Original assignee: Conti Temic Microelectronic GmbH
Current assignee: Conti Temic Microelectronic GmbH
Priority date: 2007-11-17
Filing date: 2007-11-17
Publication date: 2009-05-20
Also published as: DE112008002236A5; WO2009062494A1

Abstract

Die Erfindung betrifft einen Sigma-Delta-Wandler (1) und ein Verfahren zur Digitalisierung eines analogen Signals (U_MESS), wobei der Sigma-Delta-Wandler (1) mindestens einen Integrator (3), einen 1-Bit-Digital-Analog-Wandler (2) und einen Komparator (4) umfasst, wobei das analoge Signal (U_MESS) und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) summiert dem Integrator (3) zuführbar oder im Integrator (3) summierbar sind, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar dem Komparator (4) zuführbar und im Komparator (4) mit einer Referenzspannung (VREF) vergleichbar ist, wobei ein drittes Ausgangssignal (DATA_OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten Flipflop (5) zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zuführbar ist, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, wobei der Integrator (3) als ein RC-Glied ausgebildet ist und/oder wobei der 1-Bit-Digital-Analog-Wandler (2) als ein Ligikgatter ausgebildet ist.

Description

Die Erfindung betrifft einen Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals, umfassend mindestens einen Integrator, einen 1-Bit-Digital-Analog-Wandler und einen Komparator, wobei das analoge Signal und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers summiert dem Integrator zuführbar sind, wobei ein zweites Ausgangssignal des Integrators mittelbar oder unmittelbar im Komparator mit einer Referenzspannung vergleichbar ist, wobei ein drittes Ausgangssignal des Komparators einem mit einer Abtastfrequenz beaufschlagten Flipflop zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler als getaktetes Signal zuführbar ist, wobei das dritte Ausgangssignal eine digitale Repräsentation des analogen Signals in Form eines Binärdatenstroms bildet.
Sigma-Delta-Wandler (auch Delta-Sigma-Wandler genannt) dienen der Wandlung analoger Eingangssignale in digitale Ausgangssignale bzw. umgekehrt, gelegentlich auch der Analog-Analog- oder Digital-Digital-Wandlung. Das Prinzip der Delta-Sigma-Wandlung beruht auf einer zunächst groben Messung des analogen Signals. Der dabei entstehende Messfehler wird in einem Integrator integriert und über eine Gegenkopplung fortwährend kompensiert. In der Gegenkopplung ist ein 1-Bit-Digital-Analog-Wandler angeordnet, der einem "1"-Bit den größtmöglichen und einem "0"-Bit den kleinstmöglichen Eingangswert zuordnet – ob dies nun Spannungen (Analogeingang) oder PCM-Daten (Digitaleingang) sind. Je nachdem, ob eine Analog-Digital-Wandlung (ADC), eine Digital-Analog-Wandlung (DAC), eine Analog-Anlog-Wandlung (bei der SACD) oder eine Digital-Digital-Wandlung (denkbar zur Abtastratenkonvertierung) vorgenommen werden soll, sind die einzelnen Blöcke des Delta-Sigma-Modulators digital oder analog ausgeführt.
Vorteilhaft gegenüber anderen AD-Wandlungsprinzipien ist die hohe Abtastrate des Analogsignals im Vergleich zur Bandbreite des Nutzsignals. Durch diese Überabtastung benötigt ein analoger Bandbegrenzungsfilter, welcher zum Einhalten des Nyquist-Shannon-Abtasttheorems erforderlich ist, nur eine geringe Flankensteilheit und kann entsprechend einfach aufgebaut sein. Der Integrator ist üblicherweise als Operationsverstärker realisiert. Nachteilig ist, dass ein Operationsverstärker nur dann sauber integriert, wenn er mit relativ langsamen Signalen angesteuert wird. Bei Sigma-Delta-Wandlern ist jedoch eine sehr hohe Abtastfrequenz gewünscht.
Es ist eine Aufgabe der Erfindung, einen verbesserten Sigma-Delta-Wandler und ein verbessertes Verfahren zur Digitalisierung eines analogen Signals anzugeben.
Die Aufgabe wird erfindungsgemäß gelöst durch einen Sigma-Delta-Wandler mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zur Digitalisierung eines analogen Signals mit den Merkmalen des Anspruchs 8.
Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.
Ein erfindungsgemäßer Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals umfasst mindestens einen Integrator, einen 1-Bit-Digital-Analog-Wandler und einen Komparator. Das analoge Signal und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers werden summiert dem Integrator zugeführt bzw. im Integrator summiert. Ein zweites Ausgangssignal des Integrators wird mittelbar oder unmittelbar dem Komparator zugeführt und dort mit einer Referenzspannung verglichen. Ein drittes Ausgangssignal des Komparators wird einem mit einer Abtastfrequenz beaufschlagten Flipflop zugeführt, der insbesondere als ein D-Flipflop ausgebildet sein kann. So getaktet wird das dritte Ausgangssignal dem 1-Bit-Digital-Analog-Wandler als getaktetes Signal zugeführt.
Das dritte Ausgangssignal ist eine digitale Repräsentation des analogen Signals in Form eines Binärdatenstroms. Der Integrator ist als ein RC-Glied und/oder der 1-Bit-Digital-Analog-Wandler ist als ein Logikgatter ausgebildet. Verglichen mit einem Operationsverstärker stellt das RC-Glied einen nahezu idealen Integrator dar, wenn es mit sehr kleinen Spannungshüben am Kondensator betrieben wird. Ein handelsübliches Logikgatter, insbesondere in CMOS-Technologie, wie z. B. ein so genannter 74ACT04-Baustein oder ein so genannter 74HCT04-Baustein ist eine sehr schnelle und kostengünstige Lösung, die am Ausgang entweder 0 V oder eine Versorgungsspannung liefert, die üblicherweise 3,3 V oder 5 V beträgt.
Der als RC-Glied ausgebildete Integrator umfasst vorzugsweise einen Kondensator und zwei mit dem Kondensator verbundene Widerstände. Der erste Widerstand ist mit dem analogen Signal und der zweite Widerstand mit dem 1-Bit-Digital-Analog-Wandler verbunden. Auf diese Weise findet die Summation im Integrator statt.
Vorzugsweise weisen beide Widerstände den gleichen Widerstandswert auf. Damit wird eine maximale Genauigkeit des RC-Gliedes erreicht.
Bevorzugt ist dem dritten Ausgangssignal des Komparators ein Digitalfilter nachgeschaltet. Auf diese Weise wird der 1-Bit-Binärdatenstrom in ein Datenwort umgewandelt.
Das RC-Glied ist bevorzugt so dimensioniert, dass in Abhängigkeit von der Abtastfrequenz ein Wechselspannungsanteil des zweiten Ausgangssignals des Integrators minimiert, jedoch so groß ist, dass der Komparator sicher umschaltet. Üblicherweise führt ein Wechselspannungsanteil von einigen mV zu einem guten Ergebnis. Der Wert soll möglichst klein sein, da das RC-Glied dann als nahezu idealer Integrator arbeitet.
In einer weiteren Ausführungsform können mindestens zwei Integratoren zur Bildung eines Sigma-Delta-Wandlers höherer Ordnung kaskadiert angeordnet sein. Je höher die Ordnung ist, desto stärker wird die Verschiebung des Rauschens und desto höhere Frequenzen können genutzt werden. Je höher die Überabtastung und je größer die Ordnung ist, um so größer ist der Dynamikumfang des Sigma-Delta-Wandlers.
Im Folgenden wird ein Ausführungsbeispiel der Erfindung anhand einer Zeichnung näher erläutert.
Darin zeigt:
1 ein Schaltbild eines Sigma-Delta-Wandlers zur Digitalisierung eines analogen Signals mit einem 1-Bit-Digital-Analog-Wandler, einem Integrator und einem Komparator.
In 1 ist ein Schaltbild eines Sigma-Delta-Wandlers 1 zur Digitalisierung eines analogen Signals U_MESS mit einem 1-Bit-Digital-Analog-Wandler 2, einem Integrator 3 und einem Komparator 4 gezeigt. Ein bistabiles Kippglied 5 tastet ein drittes Ausgangssignal DATA_OUT des Komparators 4 mit einer Abtastfrequenz CLOCK ab. Ein so getaktetes Signal/DATA_IN wird dem 1-Bit-Digital-Analog-Wandler 2 am Eingang zugeführt. Der 1-Bit-Digital-Analog-Wandler 2 ist als ein Logikgatter, hier ein Gatter eines so genannten 74HC00-Bausteins ausgebildet. Das bistabile Kippglied 5 ist als ein D-Flipflop, beispielsweise eines so genannten 74HC74-Bausteins ausgebildet. Der 1-Bit-Digital-Analog-Wandler 2 generiert aus dem getakteten Signal/DATA_IN eine Spannung mit dem Wert 0 oder VCC, die dem Integrator 3 mit dem analogen Signal U_MESS zugeführt und dort summiert wird. Der Integrator 3 ist als ein RC-Glied mit einem Kondensator C1, einem ersten Widerstand R1 und einem zweiten Widerstand R2 ausgebildet. Ein zweites Ausgangssignal U+ des Integrators stellt sich durch die gezeigte Gegenkopplung auf eine mittlere Spannung von VREF = VCC/2 ein, da diese Spannung über die beiden weiteren Widerstände R3 und R4 an einem invertierenden Eingang IN- des Komparators 4 anliegt, an dessen nichtinvertierendem Eingang IN+ das zweite Ausgangssignal U+ anliegt. Das dritte Ausgangssignal DATA_OUT des Komparators 4 ist dann eine digitale Repräsentation des analogen Signals U_MESS in der Folge eines Binärdatenstroms mit den Werten 0 und 1.
Die Widerstandswerte der Widerstände R1 und R2 sind vorzugsweise gleich groß.
Dem dritten Ausgangssignal DATA_OUT des Komparators 4 kann ein Digitalfilter nachgeschaltet sein, um den 1-Bit-Binärdatenstrom in ein Datenwort umzuwandeln.
Der als RC-Glied ausgebildete Integrator 3 ist bevorzugt so dimensioniert, dass in Abhängigkeit von der Abtastfrequenz CLOCK ein Wechselspannungsanteil des zweiten Ausgangssignals U+ des Integrators 3 minimiert, jedoch so groß ist, dass der Komparator 4 sicher umschaltet.
Es können alternativ mindestens zwei Integratoren zur Bildung eines Sigma-Delta-Wandlers höherer Ordnung kaskadiert angeordnet sein.
Die in der Figur gezeigten Werte der Bauelemente sind exemplarisch gewählt. Ebenso können andere als die gezeigten Bauelemente als 1-Bit-Digital-Analog-Wandler 2, Komparator 4 und Kippglied 5 verwendet werden.

1: Sigma-Delta-Wandler
2: 1-Bit-Digital-Analog-Wandler
3: Integrator
4: Komparator
5: Flipflop
C1: Kondensator
CLOCK: Abtastfrequenz
DATA_IN: getaktetes Signal
DATA_OUT: drittes Ausgangssignal
IN+: nichtinvertierender Eingang
IN–: invertierender Eingang
R1: Erster Widerstand
R2: Zweiter Widerstand
R3, R4: weitere Widerstände
U_MESS: analoges Signal
U+: zweites Ausgangssignal
VCC: Versorgungsspannung
VREF: Referenzspannung

Claims

Sigma-Delta-Wandler (1) zur Digitalisierung eines analogen Signals (U_MESS), umfassend mindestens einen Integrator (3), einen 1-Bit-Digital-Analog-Wandler (2) und einen Komparator (4), wobei das analoge Signal (U_MESS) und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) summiert dem Integrator (3) zuführbar oder im Integrator (3) summierbar sind, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar dem Komparator (4) zuführbar und im Komparator (4) mit einer Referenzspannung (VREF) vergleichbar ist, wobei ein drittes Ausgangssignal (DATA_OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten bistabilen Kippglied (5) zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zuführbar ist, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, dadurch gekennzeichnet, dass der Integrator (3) als ein RC-Glied ausgebildet ist und/oder dass der 1-Bit-Digital-Analog-Wandler (2) als ein Logikgatter ausgebildet ist.
Sigma-Delta-Wandler (1) nach Anspruch 1, dadurch gekennzeichnet, dass das Logikgatter als ein CMOS-Bauelement ausgebildet ist.
Sigma-Delta-Wandler (1) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das RC-Glied einen Kondensator (C1) und zwei mit dem Kondensator (C1) verbundene Widerstände (R1, R2) umfasst, wobei der erste Widerstand (R1) mit dem analogen Signal (U_MESS) und der zweite Widerstand (R2) mit dem 1-Bit-Digital-Analog-Wandler (2) verbunden ist.
Sigma-Delta-Wandler (1) nach Anspruch 3, dadurch gekennzeichnet, dass beide Widerstände (R1, R2) den gleichen Widerstandswert aufweisen.
Sigma-Delta-Wandler (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass dem dritten Ausgangssignal (DATA_OUT) des Komparators (4) ein Digitalfilter nachgeschaltet ist.
Sigma-Delta-Wandler (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das RC-Glied so dimensioniert ist, dass in Abhängigkeit von der Abtastfrequenz (CLOCK) ein Wechselspannungsanteil des zweiten Ausgangssignals (U+) des Integrators (3) minimiert, jedoch so groß ist, dass der Komparator (4) sicher umschaltet.
Sigma-Delta-Wandler (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens zwei Integratoren (3) zur Bildung eines Sigma-Delta-Wandlers (1) höherer Ordnung kaskadiert angeordnet sind.
Verfahren zur Digitalisierung eines analogen Signals (U_MESS), bei dem das analoge Signal (U_MESS) und ein erstes Ausgangssignal eines 1-Bit-Digital-Analog-Wandlers (2) summiert einem Integrator (3) zugeführt oder im Integrator (3) summiert werden, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar einem Komparator (4) zugeführt und mit einer Referenzspannung (VREF) verglichen wird, wobei ein drittes Ausgangssignal (DATA_OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten bistabilen Kippglied (5) zugeführt und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zugeführt wird, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, dadurch gekennzeichnet, dass als 1-Bit-Digital-Analog-Wandler (2) ein Logikgatter verwendet wird und/oder dass als Integrator (3) ein RC-Glied mit einem Kondensator (C1) und zwei damit verbundenen Widerständen (R1, R2) verwendet wird, wobei dem ersten Widerstand (R1) das analoge Signal (U_MESS) und dem zweiten Widerstand (R2) das erste Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) zugeführt wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass Widerstände (R1, R2) mit gleichem Widerstandswert verwendet werden.
Verfahren nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass das dritte Ausgangssignal (DATA_OUT) einem Digitalfilter zugeführt wird.
Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass das zweite Ausgangssignal (U+) dem Komparator (4) über mindestens einen weiteren Integrator zugeführt wird, der ebenfalls mit dem ersten Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) beaufschlagt wird.