DE60319515T2

DE60319515T2 - Delta-sigma-modulator

Info

Publication number: DE60319515T2
Application number: DE60319515T
Authority: DE
Inventors: Sandeep K. Aliso Viejo GUPTA
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2002-03-22
Filing date: 2003-03-24
Publication date: 2009-04-02
Anticipated expiration: 2023-03-25
Also published as: WO2003084073A1; EP1495546A4; US20050057385A1; EP1495546B1; US6809672B2; US7190296B2; US6954162B2; US20060109153A1; EP1495546A1; DE60319515D1; US20030179121A1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Delta-Sigma-Modulatorstufe hoher Ordnung mit geringer Leistungsaufnahme und hohem Signal-Rausch-Abstand (SNR), die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen in Pipeline-Architektur aufweist.
Allgemeiner Stand der Technik
Die Kommerzialisierung des Internet hat sich als treibende Kraft für Anreize erwiesen, um Netzwerktechnologien zu verbessern. Bei Entwicklungsprogrammen wurden verschiedene Ansätze verfolgt; hierzu gehören Strategien, um die Verwendung des vorhandenen, leitungsvermittelten öffentlichen Telefonnetzes zu nutzen, und Plane, um die Nutzung von Drahtlos-Technologien für Netzwerkanwendungen zu erweitern. Diese beiden Ansätze (und weitere) bringen die Umwandlung von Daten zwischen Analog- und Digitalformaten mit sich. Daher wird erwartet, dass Analog/Digital-Wandler (ADWs) und Digital/Analog-Wandler (DAWs) weiterhin Funktionen von zentraler Bedeutung in vielen Netzwerkanwendungen durchführen werden.
1 zeigt einen Prozess zum Umsetzen eines Analogsignals "x[n]" 102 in ein Digitalsignal "z[n]" 104 unter Verwendung eines beispielhaften ADW 106. Der ADW 106 empfängt ein Analogsignal x[n] 102 und erzeugt ein Digitalsignal z[n] 104. Das Analogsignal x[n] 102 umfasst Änderungen eines Parameters (zum Beispiel der Spannung) im Laufe der Zeit. Die Änderungen des Parameters des Analogsignals x[n] 102 werden in einem Bereich zwischen einem niedrigeren Wert "LOW" 108 und einem höheren Wert "HIGH" 110 gehalten. Dieser wird als Amplitude des Analogsignals x[n] 102 bezeichnet. In der Regel ist das Analogsignal x[n] 102 durch eine Trägerfrequenz gekennzeichnet. Das Digitalsignal z[n] 104 umfasst eine Folge von diskreten, quantisierten Werten, die, im Laufe der Zeit, die Parameteränderungen des Analogsignals x[n] 102 verfolgen. In der Regel werden die quantisierten Werte des Digitalsignals z[n] 104 durch binäre Zahlen dargestellt. Ein Maximalwert "MAX" 112 ist durch die Anzahl von unterschiedlichen quantisierten Werten definiert, die von dem ADW 106 erzeugt werden können.
2 ist ein Blockdiagramm des ADW 106. Der ADW 106 umfasst eine funktionelle Abtastkomponente 202 und eine funktionelle Quantisierungskomponente 204. Die funktionelle Abtastkomponente 202 zeichnet bei einer Abtastfrequenz diskrete Werte des Analogsignals x[n] 102 auf. In der Regel ist die Abtastfrequenz größer oder gleich der Nyquist-Frequenz, die das Doppelte der Trägerfrequenz des Analogsignals x[n] 102 beträgt. Die funktionelle Quantisierungskomponente 204 nimmt eine Zuweisung eines quantisierten Werts vor, um jeden diskreten Abtastwert darzustellen, wodurch das Digitalsignal z[n] 104 erzeugt wird.
Die Differenz zwischen dem Digitalsignal z[n] 104 und dem Analogsignal x[n] 102 wird als Quantisierungsfehler e[n] bezeichnet. Im Idealfall besteht eine direkte Beziehung zwischen den Werten des Analogsignals x[n] 102 und des Digitalsignals z[n] 104 zu einander entsprechenden Zeitpunkten. In der Realität führt die Verwendung einer begrenzten Anzahl von quantisierten Werten für das Digitalsignal z[n] 104 in einigen Fällen zwangsläufig dazu, dass Werte des Analogsignals x[n] 102 approximiert werden müssen. Es ist wünschenswert, den Quantisierungsfehler e[n] zu minimieren, bei dem es sich um ein unerwünschtes Nebenprodukt des Quantisierungsprozesses handelt.
3 veranschaulicht den Prozess innerhalb der funktionellen Quantisierungskomponente 204. Der Bereich der Parameteränderungen des Analogsignals x[n] 102 wird in eine Anzahl von gleich großen Teilbereichen unterteilt. Die Anzahl von gleich großen Teilbereichen wird durch den Wert von MAX 112 definiert. Wenn zum Beispiel MAX 112 gleich vier ist, wird der Bereich der Parameteränderungen des Analogsignals x[n] 102 in vier Teilbereiche unterteilt, wobei jeder ein Viertel des Bereichs zwischen LOW 108 und HIGH 110 ausmacht. Ein Teilbereich "A" 302 erstreckt sich von LOW 108 bis zu einem Wert an einem Punkt "Q1" 304. Ein Teilbereich "B" 306 erstreckt sich von Q1 304 bis zu einem Wert an einem Punkt "Q2" 308. Ein Teilbereich "C" 310 erstreckt sich von Q2 308 bis zu einem Wert an einem Punkt "Q3" 312. Ein Teilbereich "D" 314 erstreckt sich von Q3 312 bis zu HIGH 110.
Sowohl bei dem Analogsignal x[n] 102 als auch bei dem Digitalsignal z[n] 104 entsteht in der Regel durch spezifische Werte ein systematischer Fehler, der die zugrunde liegende Beziehung zwischen den beiden Signalen verbirgt. Diese Beziehung lässt sich leichter erklären, wenn das Analogsignal x[n] 102 so verstanden wird, dass es an einem Punkt zentriert ist, der sich auf der Hälfte des Bereichs zwischen LOW 108 und HIGH 110 befindet. In dem vorliegenden Beispiel ist dies der Punkt Q2 308. Durch Umsetzen des tatsächlichen Wertes von Q2 308 auf null und entsprechendes Umsetzen der verbleibenden Werte in dem Analogsignal x[n] 102 wird der systematische Fehler aus dem Analogsignal x[n] 102 entfernt. Daher entsprechen aus diesem umgesetzten Analogsignal x[n] 102 abgeleitete, quantisierte Werte dem Digitalsignal z[n] 104, bei dem der Wert für den systematischen Fehler entfernt wurde.
Um den Quantisierungsfehler e[n] zu minimieren, befindet sich in jedem Teilbereich an einem Punkt, der sich auf der Hälfte des Teilbereichs befindet, ein quantisierter Wert. Jeder quantisierte Wert kann durch eine Binärzahl dargestellt werden. Zum Beispiel befindet sich eine erster quantisierter Wert "a" 316, der durch die Binärzahl null dargestellt wird, an dem Mittelpunkt des Teilbereichs A 302. Ein zweiter quantisierter Wert "b" 318, der durch die Binärzahl eins dargestellt wird, befindet sich an dem Mittelpunkt des Teilbereichs B 306. Ein dritter quantisierter Wert "c" 320, der durch die Binärzahl zwei dargestellt wird, befindet sich an dem Mittelpunkt des Teilbereichs C 310. Ein vierter quantisierter Wert "d" 318, der durch die Binärzahl drei dargestellt wird, befindet sich an dem Mittelpunkt des Teilbereichs D 314.
Die Anzahl von Teilbereichen bestimmt den Auflösungsgrad des ADW 106. Der Auflösungsgrad wird in der Regel durch die Anzahl der Binärstellen (das heißt Bits) in den quantisierten Werten ausgedrückt, die von dem ADW 106 erzeugt werden können. Der ADW 106 ist durch seine Abtastfrequenz und seinen Auflösungsgrad gekennzeichnet. Die Fähigkeit des ADW 106, das Analogsignal x[n] 102 getreu zu digitalisieren, ist eine direkte Funktion von diesen beiden Faktoren. Sowie die Abtastfrequenz erhöht wird, wird das Analogsignal x[n] 102 zu mehr Zeitpunkten abgetastet. Sowie der Auflösungsgrad verfeinert wird, werden die Differenzen zwischen dem Digitalsignal z[n] 104 und dem Analogsignal x[n] 102 minimiert.
4 ist ein Graph 400 von Werten ohne systematischen Fehler des Digitalsignals z[n] 104 als Funktion von Werten ohne systematischen Fehler des Analogsignals x[n] 102. Eine Strichlinie 402 stellt die ideale direkte Beziehung zwischen den Werten des Analogsignals x[n] 102 und des Digitalsignals z[n] 104 dar. Die Steigung der Strichlinie 402 entspricht der Verstärkung des ADW 106. Ein schraffierter Bereich 404 zwischen dem Graphen 400 und der Strichlinie 402 entspricht dem Quantisierungsfehler e[n]. Für jeden Teilbereich gilt dasselbe Fehlermuster. Das Maß jedes Teilbereichs wird als Maß für ein niedrigstwertiges Bit (LSB) bezeichnet.
Es werden oft statistische Verfahren verwendet, um den Quantisierungsfehler e[n] zu analysieren. 5 ist ein Graph 500 einer Wahrscheinlichkeitsdichte "P(p)" 502 eines Teilbereichs des Digitalsignals z[n] 104 als Funktion des Parameters "p" 504 des Analogsignals x[n] 102. Die Wahrscheinlichkeitsdichte P(p) 502 ist an dem Mittelpunkt des Teilbereichs zentriert (das heißt bei a 316, b 318, c 320 oder d 322). Die Wahrscheinlichkeitsdichte P(p) 502 entspricht dem Quantisierungsfehler e[n]. Die Wahrscheinlichkeitsdichte P(p) 502 zeigt, dass das Digitalsignal z[n] 104 innerhalb des Teilbereichs durchgängig denselben Wert aufweist, wobei sich der Teilbereich auf beiden Seiten des Mittelpunkts um ein Maß erstreckt, das gleich der Hälfte des LSB ist. Der konstante Wert des Digitalsignals z[n] 104 innerhalb jedes Teilbereichs und seine Beziehung zu dem Quantisierungsfehler e[n] sind ebenfalls durch den Graphen 400 gezeigt.
Eine weitere Analyse des Quantisierungsfehlers e[n] wird oft in der Frequenzdomäne durchgeführt. 6 ist ein Graph 600 einer Wahrscheinlichkeitsdichte P(p) 502 in der Frequenzdomäne. Der Graph 600 zeigt einen "absoluten Wert p" 602 als Funktion der Frequenz "freq" 604. In der Frequenzdomäne ist der Quantisierungsfehler e[n] als Quantisierungsrauschen n[n] umgestaltet. Das Quantisierungsrauschen n[n] weist für alle Frequenzen einen konstanten Wert auf. Dieser wird als "weißes Rauschen" bezeichnet. Das weiße Rauschen des ADW 106 ist direkt proportional zu dem Maß des LSB und umgekehrt proportional zu der Quadratwurzel der Abtastfrequenz. Somit können das Quantisierungsrauschen n[n] (und, durch Transformation, der Quantisierungsfehler e[n]) durch Erhöhen der Abtastfrequenz oder durch Verringern des Maßes für das LSB minimiert werden. Das Maß für das LSB kann verringert werden, indem die Anzahl der Teilbereiche, in die das Analogsignal x[n] 102 unterteilt wird, erhöht wird (das heißt, indem die Anzahl von Bits erhöht wird, die von dem ADW 106 erzeugt werden können).
Da ADWs in einer großen Vielzahl von Anwendungen Verwendung finden, hat sich die Konstruktion dieser Schaltungen entlang vieler Wege entwickelt, so dass mehrere unterschiedliche Architekturen entstanden sind, die "Flash", "Pipeline", "sukzessive Approximation" und "Delta-Sigma" umfassen. Diese Konstruktionen sind den Fachleuten auf diesem Gebiet allgemein bekannt, und ihre funktionellen Komponenten weichen in einiger Hinsicht von denen des beispielhaften ADW 106 ab. Jede Architektur hat ihre Vor- und Nachteile. Von größter Wichtigkeit ist hierbei der Kompro miss zwischen Bandbreite und Auflösungsgrad. 7 ist ein Graph 700, der den Kompromiss zwischen Bandbreite und Auflösungsgrad für die verschiedenen ADW-Architekturen zeigt. Graph 700 umfasst eine Achse für den Auflösungsgrad 702 und eine Bandbreitenachse 704. Die relative Position der verschiedenen ADW-Architekturen ist unter Bezugnahme auf die Achsen 702, 704 eingetragen: ein Bereich für die "Flash-Architektur" 706, ein Bereich für die "Pipeline-Architektur" 708, ein Bereich für die "Architektur der sukzessiven Approximation" 710 und ein Bereich für die "Delta-Sigma-Architektur" 712.
Bei der Konzeption von Netzwerktechnologien hat sich die Datenumwandlung oft als Engpass erwiesen, der die Geschwindigkeit, mit der Informationen übertragen werden, beeinträchtigt. Herkömmlicherweise wurden für Netzwerkanwendungen diejenigen ADW-Architekturen bevorzugt, die große Bandbreiten für schnelle Datentransfers unterstützen. Da ein großer Teil der Schaltungen einer Delta-Sigma-Architektur für einen ADW analog ist, ist seine Bandbreite durch die Verarbeitungsgeschwindigkeit seiner Analogschaltungen begrenzt.
Neu aufkommende Anwendungen, wie beispielsweise Full-Motion-Video und Sprachübertragung über das Internet, benötigen jedoch eine Datenumwandlung mit hoher Auflösung. Glücklicherweise haben Verbesserungen bei den Herstellungsverfahren für integrierte elektronische Schaltungen nicht nur die Verarbeitungsgeschwindigkeit und die Anzahl von Vorrichtungen erhöht, sondern auch die Vielfalt von Vorrichtungen (wie beispielsweise lineare Kondensatoren), die auf einer bestimmten Fläche Substratmaterial hergestellt werden können. Delta-Sigma-ADWs haben von diesen Entwicklungen profitiert, welche die Verwendung von Delta-Sigma-ADWs in Netzwerkanwendungen erleichtert haben.
8 ist ein Blockdiagramm eines einstufigen Ein-Bit-Delta-Sigma-ADW 800 erster Ordnung. Der ADW 800 umfasst einen einstufigen Ein-Bit-Delta-Sigma-Modulator 802 erster Ordnung sowie einen digitalen Dezimator 804, der entlang eines Signalwegs 808 mit einem Knoten "N₀" 806 verbunden ist. Der Modulator 802 umfasst einen Summierknoten "Σ₀" 810, einen Integrator 812, einen Einzelbit-Quantisierer 814 und einen DAW 816. Der Summierknoten Σ₀ 810, der Integrator 812 und der Quantisierer 814 sind entlang eines Signalwegs 808 jeweils in Reihe geschaltet. Der Integrator 812 weist eine Verstärkung "a₁" auf. Die Verstärkung a₁ wird empirisch bestimmt und auf einen solchen Wert gesetzt, dass der Modulator 802 stabil funktio niert, um das Analogsignal x[n] 102 zu verarbeiten. In der Regel weist die Verstärkung a₁ einen Wert zwischen null und eins auf. Der DAW 816 ist zwischen dem Knoten N₀ 806 und dem Summierknoten Σ₀ 810 mit dem Signalweg 808 parallel geschaltet. Der Dezimator 804 umfasst ein digitales Tiefpassfilter 818 und einen Downsampler 820, die entlang des Signalwegs 808 jeweils in Reihe geschaltet sind. Das Analogsignal x[n] 102 wird von dem ADW 800 an dem Eingang 822 empfangen und in das Digitalsignal z[n] 104 umgewandelt, das an einem Ausgang 824 erzeugt wird.
Anfänglich verläuft das Analogsignal x[n] 102 durch den Summierknoten Σ₀ 810 und wird von dem Integrator 812 abgetastet. Der Integrator 812 integriert das Analogsignal x[n] 102 während eines bestimmten Zeitraums, um ein integriertes Signal "v[n]" 826 zu erzeugen. Das integrierte Signal v[n] 826 wird an den Einzelbit-Quantisierer 814 übertragen. Der Einzelbit-Quantisierer 814 rundet das integrierte Signal v[n] 826 auf die nächste von zwei voreingestellten Stufen (das heißt ein einzelnes Bit), um ein quantisiertes Signal "y[n]" 828 zu erzeugen. Um die Differenz zwischen dem quantisierten Signal y[n] 828 und dem Analogsignal x[n] 102 zu minimieren, wird das quantisierte Signal y[n] 828 an den DAW 816 übertragen und umgewandelt, um ein analoges Rückkopplungssignal "fbk[n]" 830 zu erzeugen, das in den Summierknoten Σ₀ 810 zurückgespeist wird. Der Quantisierer 814 und der DAW 816 weisen eine kombinierte Verstärkung "k₁" auf, die wie in Gleichung (1) gezeigt definiert ist: k1 = fbk[n]/v[n] Gleichung (1),wobei es sich sowohl bei dem analogen Rückkopplungssignal fbk[n] 830 als auch bei dem integrierten Signal v[n] 826 um Analogsignale handelt.
An dem Summierknoten Σ₀ 810 wird das analoge Rückkopplungssignal fbk[n] 830 von dem Analogsignal x[n] 102 subtrahiert, um ein analoges Differenzsignal "u[n]" 832 zu erzeugen. Das analoge Differenzsignal u[n] 832 gelangt in den Integrator 812, um den oben beschriebenen Prozess zu wiederholen. Im Wesentlichen integriert der Integrator 812 die Differenz zwischen dem quantisierten Signal y[n] 828 und dem Analogsignal x[n] 102. Über eine große Anzahl von Abtastungen erzwingt der Integrator 812 eine Annäherung dieser Differenz an null. Somit wird das Analogsignal x[n] 102 von dem Modulator 802 an dem Eingang 822 empfangen und in das quantisierte Signal y[n] 828 umgewandelt, das an dem Knoten N₀ 806 erzeugt wird. Bei dem Eingang 822 handelt es sich um einen Eingang des Modulators 802, und bei dem Knoten N₀ 806 um einen Ausgang des Modulators 802.
9 ist ein Graph 900 von Werten ohne systematischen Fehler des von dem Einzelbit-Quantisierer 814 als Funktion von Werten ohne systematischen Fehler des Analogsignals x[n] 102 erzeugten quantisierten Signals y[n] 828. Das Analogsignal x[n] 102 ist an einem Punkt zentriert, der sich auf der Hälfte des Bereichs zwischen LOW 108 und HIGH 110 befindet (zum Beispiel Punkt Q2 308 aus dem oben genannten Beispiel), und der Quantisierer 814 teilt das Analogsignal x[n] 102 in zwei Teilbereiche auf. Der Quantisierer 814 weist denjenigen Werten des Analogsignals x[n] 102, die geringer sind als der Mittelpunkt (zum Beispiel Q2 308) einen unteren Wert "LOWER" 902 zu, und denjenigen Werten des Analogsignals x[n] 102, die größer sind als der Mittelpunkt (zum Beispiel Q2 308) einen höheren Wert "HIGHER" 904. In der Regel ist LOWER 902 der niedrigste quantisierte Wert, und HIGHER 904 ist der höchste quantisierte Wert, der jeweils von dem Quantisierer 814 erzeugt werden kann.
Da der Einzelbit-Quantisierer 814 keine quantisierten Werte erzeugt, die zwischen LOWER 902 und HIGHER 904 (seinem höchsten und seinem niedrigsten quantisierten Wert) liegen, ist die Verstärkung k₁ im Wesentlichen unbestimmt. Zu Zwecken der Analyse ist es jedoch wünschenswert, eine Gesamtverstärkung des Modulators 802, also das Produkt aus Verstärkung a₁ und Verstärkung k₁, gleich eins zu setzen.
Unter nochmaliger Bezugnahme auf 8 umfasst das quantisierte Signal y[n] 828 von dem Modulator 802 einen Strom von quantisierten Werten. Bei jedem quantisierten Wert handelt es sich entweder um LOWER 902 oder um HIGHER 904 (das heißt, es liegt eine Einzelbit-Auflösung vor). In der Regel wird dieser Strom bei einer Modulatorfrequenz erzeugt, die um ein Mehrfaches größer ist als die Trägerfrequenz des Analogsignals x[n] 102. Das Verhältnis der Modulatorfrequenz zu der Nyquist-Frequenz wird als Überabtastrate (OSR) bezeichnet.
Der Dezimator 804 fungiert als Tiefpassfilter und zur Unterabtastung des quantisierten Signals y[n] 828. Das quantisierte Signal y[n] 828 wird an das digitale Tiefpassfilter 818 übertragen, das eine komplexe Form von Mittelwertbildung für den Datenstrom durchführt, um ein Signal mit hoher Auflösung "w[n]" 834 zu erzeugen.
Ein Maximalwert "MAXIMUM" ist durch die Anzahl von unterschiedlichen quantisierten Werten definiert, die von dem Filter 818 generiert werden können. Das Signal mit hoher Auflösung w[n] 834 umfasst außerdem einen Strom quantisierter Werte. Bei jedem quantisierten Wert kann es sich jedoch um einen beliebigen der unterschiedlichen quantisierten Werte handeln (das heißt mehrere Auflösungs-Bits), die von dem Filter 818 erzeugt werden können.
Das Signal mit hoher Auflösung w[n] 834 tritt aus dem Filter 818 mit einer Frequenz aus, die für die nachfolgende digitale Signalverarbeitung zu hoch ist. Das Signal mit hoher Auflösung w[n] 834 wird an den Downsampler 820 übertragen, der das Signal mit hoher Auflösung w[n] 834 erneut abtastet, um das Digitalsignal z[n] 104 zu erzeugen. Das Digitalsignal z[n] 104 zeichnet sich durch dieselbe hohe Auflösung aus wie das Signal mit hoher Auflösung w[n] 834, aber bei einer für die digitale Verarbeitung geeigneten Frequenz. In der Regel ist die für die digitale Verarbeitung geeignete Frequenz größer als die Nyquist-Frequenz oder gleich dieser. Somit wird das quantisierte Signal y[n] 828 von dem Dezimator 804 an dem Knoten N₀ 806 empfangen und in das Digitalsignal z[n] 104 umgewandelt, das an dem Ausgang 824 erzeugt wird. Bei dem Knoten N₀ 806 handelt es sich um einen Eingang des Dezimators 804 und bei dem Ausgang 824 um einen Ausgang des Dezimators 804.
Die Nützlichkeit der hohen Auflösung des ADW 800 hängt von dessen Fähigkeit ab, das Quantisierungsrauschen n zu minimieren, bei dem es sich um ein unerwünschtes Nebenprodukt des Quantisierungsprozesses handelt. Glücklicherweise ist es ein Merkmal des Modulators 802, dass er als Hochpassfilter für das Quantisierungsrauschen n fungiert, von dem viel durch das digitale Tiefpassfilter 818 entfernt werden kann. Diese Fähigkeit lässt sich noch besser erläutern, indem man den Modulator 802 in der diskreten Zeitdomäne untersucht.
10 ist ein Blockdiagramm eines einstufigen Ein-Bit-Delta-Sigma-Modulators 800 erster Ordnung, der als diskretes Zeitdomänenmodell 1000 umgestaltet ist. Das Modell 1000 umfasst ein Abtast- und Integrationsverzögerungselement 1002, einen Summierknoten Σ₀ 810, einen zeitdiskreten Integrator 1004, ein Verstärkungselement 1006, einen zweiten Summierknoten "Σ₁" 1008 und ein Rückkopplungs-Verzögerungselement 1010. Das Abtast- und Integrationsverzögerungselement 1002, der Summierknoten Σ₀ 810, der zeitdiskrete Integrator 1004, das Verstärkungselement 1006 und der zweite Summierknoten Σ₁ 1008 sind entlang des Signalwegs 808 jeweils in Reihe geschaltet. Das Abtast- und Integrationsverzögerungselement 1002 weist eine Übertragungsfunktion "z^–1" auf. Der zeitdiskrete Integrator 1004 weist eine Übertragungsfunktion "(z^–1/(1 – z^–1)" und die Verstärkung a₁ auf. Das Verstärkungselement 1006 weist die Verstärkung k₁ auf. Das Rückkopplungs-Verzögerungselement 1010 ist zwischen dem Knoten N₀ 806 und dem Summierknoten Σ₀ 810 mit dem Signalweg 808 parallel geschaltet. Das Rückkopplungs-Verzögerungselement 1010 weist die Übertragungsfunktion z^–1 auf.
Bei dem Modell 1000 wird an dem zweiten Summierknoten Σ₁ 1008 Quantisierungsrauschen n[n] 1012 addiert. Unter Berücksichtigung, dass die Verstärkung a₁ gleich dem Kehrwert von Verstärkung k₁ eingestellt ist, kann das quantisierte Signal y[n] 828 so ausgedrückt werden, wie in Gleichung (2) gezeigt: y[n] = x[n]z–1 + n[n](1 – z–1) Gleichung (2).
Gleichung (2) zeigt, wie der Modulator 802 als Hochpassfilter für das Quantisierungsrauschen n[n] 1012 fungiert. Dieses Merkmal wird auch als Rauschformung bezeichnet.
Das Koppeln des Modulators 802 mit dem digitalen Tiefpassfilter 818 des Dezimators 804 erlaubt es dem ADW 800, im Vergleich mit anderen ADW-Architekturen einen relativ hohen Signal-Rausch-Abstand (SNR) zu erreichen. Als Faustregel gilt, dass sich der Signal-Rausch-Abstand für den ADW 800 bei jeder Verdopplung seiner Überabtastrate um 9 dB verbessert.
Der Signal-Rausch-Abstand ist eine wichtige Kenngröße für die Leistung des ADW. Verbesserungen bei den Herstellungsverfahren für integrierte elektronische Schaltungen haben zu einer Verringerung der Größe von elektronischen Vorrichtungen geführt. Dadurch konnte der ADW 800 so konstruiert werden, dass er weniger Strom verbraucht. Der geringere Stromverbrauch wurde jedoch oft teilweise dadurch realisiert, dass geringere Versorgungsspannungen verwendet werden. Der Integrator 812 ist unter Verwendung eines Operationsverstärkers implementiert. Da ein Teil des Bereichs zwischen den Versorgungsspannungen für einen Operationsverstärker verbraucht werden muss, um zu unterstützen, dass aktive Ladevorrichtungen und Stromquellen gesättigt gehalten werden, steht nur der verbleibende Teil dieses Bereichs für die Ausgangsamplitude des Operationsverstärkers zur Verfügung. Dieser verbleibende Bereich wird als dynamischer Bereich des Operationsverstärkers bezeichnet. Damit der ADW 800 nicht unter nicht idealen Bedingungen zu leiden hat, die durch den Operationsverstärker verursacht werden, der den Integrator 812 implementiert, ist es wichtig, dass die Amplitude des integrierten Signals v[n] 826 innerhalb des dynamischen Bereichs des Operationsverstärkers bleibt.
Bei dem einstufigen Ein-Bit-Delta-Sigma-Modulator 802 erster Ordnung handelt es sich um eine grundlegendes Konstruktion für einen Sigma-Delta-Modulator. Es wurden Varianten dieser grundlegenden Konstruktion eingeführt, um verschiedene Kenngrößen zu verbessern.
In dem US-Patent Nr. 6111531 wird ein Bandpass-Sigma-Delta-Modulator offenbart, der einen ersten Tiefpass-Sigma-Delta-Modulator einer vorbestimmten Ordnung und einen zweiten Tiefpass-Sigma-Delta-Modulator umfasst, der im Wesentlichen ähnlich dem ersten Sigma-Delta-Modulator ist. Über Kreuz gekoppelte Verbindungen zwischen dem ersten und dem zweiten Modulator sind dahingehend betriebsfähig, dass sie die jeweiligen Übertragungscharakteristiken dergestalt ändern, dass die Ausgänge des ersten und des zweiten Tiefpassmodulators zusammenwirken, um die Bandpass-Übertragungsfunktion auszubilden und den dynamischen Bereich über denjenigen hinaus erweitern, der mit den einzelnen Modulatoren verbunden ist.
11 ist ein Blockdiagramm eines einstufigen Ein-Bit-Delta-Sigma-Modulators 1100 zweiter Ordnung. Der Modulator 1100 umfasst einen ersten Summierknoten Σ₀ 810, einen ersten Integrator 812, einen zweiten Summierknoten "Σ₂" 1102, einen zweiten Integrator 1104, einen Einzelbit-Quantisierer 814 und einen DAW 816. Der erste Summierknoten Σ₀ 810, der erste Integrator 812, der zweite Summierknoten Σ₂ 1102, der zweite Integrator 1104 und der Quantisierer 814 sind entlang des Signalwegs 808 jeweils in Reihe geschaltet. Der erste Integrator 812 weist eine Verstärkung "a₃" auf. Der zweite Integrator 1104 weist eine Verstärkung "a₄" auf. Die Verstärkungen a₃ und a₄ werden empirisch bestimmt und auf solche Werte gesetzt, dass der Modulator 1100 stabil funktioniert, um das Analogsignal x[n] 218 zu verarbeiten. In der Regel weisen die Verstärkungen a₃ und a₄ Werte zwischen null und eins auf. Der DAW 816 ist zwischen dem Knoten N₀ 806 und den Summierknoten Σ₀ 810 und Σ₂ 1102 mit dem Signalweg 808 parallel geschaltet. Der Quantisierter 814 und der DAW 816 weisen einen kombinierte Verstärkung k₁ auf. Für Analysezwecke ist k₁ = 1/a₃a₄. Ein Kompensationsverstärkungselement höherer Ordnung "2a₃" 1106 ist zwischen dem DAW 816 und dem zweiten Summierknoten Σ₂ 1102 angeschlossen. Das Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 weist eine Verstärkung "2a₃" auf. Das Analogsignal x[n] 218 wird von dem Modulator 1100 an dem Eingang 224 empfangen und in das quantisierte Signal y[n] 828 umgewandelt, das an dem Knoten N₀ 806 erzeugt wird. Bei dem Eingang 224 handelt es sich um einen Eingang des Modulators 1100, und bei dem Knoten N₀ 806 um einen Ausgang des Modulators 1100.
Bei einer diskreten Zeitimplementierung (siehe 15A) fungiert der zweite Integrator 1104 als zweites Hochpassfilter für das Quantisierungsrauschen n[n] 1012. Das Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 ermöglicht es, dass das quantisierte Signal y[n] 828 streng als Funktion zweiter Ordnung ausgedrückt werden kann, wie in Gleichung (3) gezeigt: y[n] = x[n]z–2 + n[n](1 – z–1)2 Gleichung (3).
Somit zeichnet sich ein Delta-Sigma-ADW, der den Modulator 1100 umfasst, durch einen besseren Signal-Rausch-Abstand als der ADW 800 aus. Ms Faustregel gilt, dass sich der Signal-Rausch-Abstand für einen Delta-Sigma-ADW, der den Modulator 1100 umfasst, bei jeder Verdopplung seiner Überabtastrate um 15 dB verbessert. Eine ähnliche Analyse kann verwendet werden, um Delta-Sigma-Modulatoren höherer Ordnung zu beurteilen. Empirische Untersuchungen haben jedoch ergeben, dass, während Delta-Sigma-ADWs, die Modulatoren höherer Ordnung umfassen, relativ unempfindlich gegen nicht ideale Bedingungen in ihren Funktionskomponenten sind, die Stabilität dieser Schaltungen jenseits der zweiten Ordnung rapide abnimmt.
Wie oben bereits erwähnt, umfasst der beispielhafte ADW 106 eine funktionelle Abtastkomponente 202 und eine funktionelle Quantisierungskomponente 204. Oft ist die funktionelle Abtastkomponente 202 als Abtastnetzwerk mit Schaltkondensatoren ausgeführt.
Hochleistungsabtastnetzwerke mit Schaltkondensatoren werden in der Regel als Differenzialschaltungen konfiguriert. Im Vergleich zu Konstruktionen mit unsymmetrischen Schaltungen zeichnet sich ein Ausführungsbeispiel mit Differenzialschaltung durch verbesserte Rauschunterdrückung der Spannungsversorgung, verdoppel ten Leistungsbereich und Unterdrückung von Verzerrungskomponenten gerader Ordnung aus.
12A ist ein Schaltbild eines typischen Differenzial-Abtastnetzwerks mit Schaltkondensatoren 1200, wie es als Eingangsschaltung mit dem Modulator 802 verwendet werden könnte. Das Netzwerk 1200 umfasst zehn Schalter: "S₁" 1202, "S₂" 1204, "S₃" 1206, "S₄" 1208, "S₅" 1210, "S₆" 1212, "S₇" 1214, "S₈" 1216, "S₉" 1218 und "S₁₀" 1220. Gemeinsam werden S₁ 1202, S₂ 1204, S₃ 1206, S₄ 1208, S₅ 1210 und S₆ 1212 als Signalleitungsschalter bezeichnet, und S₇ 1214, S₈ 1216, S₉ 1218, and S₁₀ 1220 als Summierknotenschalter.
12B veranschaulicht einen zweiphasigen, nicht überlappenden Taktgeber 1222, der durch vier Taktgeber-Wellenformen definiert ist: "φ₁" 1224, "φ_1D" 1226, "φ₂" 1228 und "φ_2D" 1230. Die Stellung jedes Schalters zu jedem gegebenen Zeitpunkt wird durch ihre entsprechende Taktgeber-Wellenform bestimmt. In einem repräsentativen Ausführungsbeispiel ist ein Schalter offen, wenn seine entsprechende Taktgeber-Wellenform "aus" ist, und er ist geschlossen, wenn seine entsprechende Taktgeber-Wellenform "ein" ist. Ein Fachmann auf diesem Gebiet würde erkennen, dass das Netzwerk 1200 mit anderen Beziehungen zwischen dem Zustand der Schalter und ihren entsprechenden Taktgeber-Wellenformen konfiguriert werden könnte.
Der Taktgeber 1222 ist so konfiguriert, dass φ₁ 1224 und φ_1D 1226 "ein" sind, wenn φ₂ 1228 und φ_2D 1230 "aus" sind. Die Taktgeber-Wellenformen φ_1D 1226 und φ_2D 1230 sind den Taktgeber-Wellenformen φ₁ 1224 bzw. φ₂ 1228 ähnlich. Die fallenden Flanken von φ_1D 1226 und φ_2D 1230 werden allerdings erst eingeleitet, nachdem φ₁ 1224 und φ₂ 1228 in den Zustand "aus" zurückgekehrt sind. Zusammen definieren die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 eine Abtastphase des Taktgebers 1222, während die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 eine Integrationsphase definieren.
Das Netzwerk 1200 umfasst ferner einen Positivspannungs-Abtastkondensator "C₁ ⁺" 1232, einen Negativspannungs-Abtastkondensator "C₁ ^–" 1234 und einen Integrator 812. Der Integrator 812 umfasst einen Operationsverstärker 1236 mit einem invertierenden Anschluss "T^–" 1238 und mit einem nicht invertierenden Anschluss "T⁺" 1240. T^– 1238 und T⁺ 1240 umfassen zusammen den Summierknoten Σ₀ 810. Der Integrator 812 generiert das integrierte Signal v[n] 826, das ein Ausgangssignal mit positiver Spannung "V₀ ⁺" 1242 und ein Ausgangssignal mit negativer Spannung "V₀ ^–" 1244 umfasst. Ein Positivspannungs-Integrator-Rückkopplungskondensator "C₂ ⁺" 1246 ist zwischen T^– 1238 und V₀ ⁺ 1242 mit dem Operationsverstärker 1236 parallel geschaltet. Ein Negativspannungs-Integrator-Rückkopplungskondensator "C₂ ^–" 1248 ist zwischen T⁺ 1240 und V₀ ⁺ 1244 mit dem Operationsverstärker 1236 parallel geschaltet. Das Analogsignal x[n] 102, das ein Eingangssignal mit positiver Spannung "V_i ⁺" 1250 und ein Eingangssignal mit negativer Spannung "V_i ^–" 1252 umfasst, wird von dem Netzwerk 1200 empfangen.
Bei einem bevorzugten Ausführungsbeispiel ist der Wert von C₁ ⁺ 1232 gleich dem Wert von C₁ ^– 1234, und der Wert von C₂ ⁺ 1246 ist gleich dem Wert von C₂ ^–. 1248. Für jeden der positiven und negativen Teile des Netzwerks 1200 bestimmen die Abtast- und Integrator-Rückkopplungskondensatoren die Verstärkung (zum Beispiel a₃) des entsprechenden Integrators (zum Beispiel des ersten Integrators 812), wie in Gleichung (4) gezeigt ist: Verstärkung = Cs/Cf Gleichung (4),wobei "C_s" für den positiven Teil des Netzwerks 1200 C₁ ⁺ 1232 ist und für den negativen Teil des Netzwerks 1200 C₁ ^– 1234, und wobei C_f für den positiven Teil des Netzwerks 1200 C₂ ⁺ 1246 ist und für den negativen Teil des Netzwerks 1200 C₂ ^– 1248.
Sowohl für den positiven als auch für den negativen Teil des Netzwerks 1200 bestimmen die Abtast- und Integrator-Rückkopplungskondensatoren außerdem einen Rückkopplungsfaktor, wie in Gleichung (5) gezeigt: Rückkopplungsfaktor = Cf/[Cf + Cs] Gleichung (5).
Der Rückkopplungsfaktor beeinflusst direkt die Bandbreite des zum Implementieren des Integrators 812 verwendeten Operationsverstärkers. Eine größere Bandbreite entspricht einer schnelleren Ansprechzeit (bzw. Ausregelzeit) des Operationsverstärkers. Die Ausregelzeit ist proportional zu dem Produkt aus dem Rückkopplungsfaktor und der Leistung, die durch den zum Implementieren des Integrators 812 verwendeten Operationsverstärker verbraucht wird.
In dem Netzwerk 1200 ist der Schalter S₁ 1202 zwischen einem negativen Referenzsignal "ref^–" 1254 und C₁ ⁺ 1232 angeordnet. Der Schalter S₂ 1204 ist zwischen einem positiven Referenzsignal "ref⁺" 1256 und C₁ ⁺ 1232 angeordnet. Der Schalter S₃ 1206 ist zwischen V_i ⁺ 1250 und C₁ ⁺ 1232 angeordnet. Somit sind die Schalter S₁ 1202, S₂ 1204 und S₃ 1206 an einem Knoten "N₁" 1258 oberhalb von C₁ ⁺ 1232 parallel zueinander geschaltet. Auf gleiche Weise ist der Schalter S₄ 1208 zwischen ref⁺ 1256 und C₁ ^– 1234 angeordnet. Der Schalter S₅ 1210 ist zwischen ref^– 1254 und C₁ ^– 1234 angeordnet. Der Schalter S₆ 1212 ist zwischen V_i ^– 1252 und C₁ ^– 1234 angeordnet. Somit sind die Schalter S₄ 1208, S₅ 1210 und S₆ 1212 an einem Knoten "N₂" 1260 oberhalb von C₁ ^– 1234 parallel zueinander geschaltet.
Der Schalter S₇ 1214 ist zwischen einem Knoten "N₃" 1262 unterhalb von C₁ ⁺ 1232 und T^– 1238 angeordnet. Der Schalter S₈ 1216 ist zwischen dem Knoten N₃ 1262 und einer Netzwerk-Gleichtaktspannung "V_CM" 1264 angeordnet. Auf gleiche Weise ist der Schalter S₉ 1218 zwischen einem Knoten "N₄" 1266 unterhalb von C₁ ^– 1234 und T⁺ 1240 angeordnet. Der Schalter S₁₀ 1220 ist zwischen dem Knoten N₄ 1266 und V_CM 1264 angeordnet.
Der Betrieb des Netzwerks 1200 lässt sich durch Verfolgen der Stromkreise erläutern, die als Reaktion auf das Ein- und Ausschalten der Taktgeber-Wellenformen des Taktgebers 1222 geschlossen werden.
Zu einem Zeitpunkt "t₀" schalten die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 in den Zustand "ein", während die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 in dem Zustand "aus" bleiben. Als Reaktion auf den Zustand "ein" von φ₁ 1224 schließen die Schalter S₈ 1216 und S₁₀ 1220. Ms Reaktion auf den Zustand "ein" von φ_1D 1226 schließen die Schalter S₃ 1206 und S₆ 1212. Dadurch, dass S₃ 1206 und S₈ 1216 geschlossen sind, wird ein Stromkreis zwischen V_i ⁺ 1250 und V_CM 1264 durch C₁ ⁺ 1232 geschlossen. Dieser Stromkreis erlaubt es, dass V_i ⁺ 1250 als Ladung auf C₁ ⁺ 1232 abgetastet wird. Auf gleiche Weise wird dadurch, dass S₆ 1212 und S₁₀ 1220 geschlossen sind, ein Stromkreis zwischen V_i ^– 1252 und V_CM 1264 durch C₁ ^– 1234 geschlossen. Dieser Stromkreis erlaubt es, dass V_i ^– 1252 als Ladung auf C₁ ^– 1234 abgetastet wird.
Zu einem Zeitpunkt "t₁" schaltet die Taktgeber-Wellenform φ₁ 1224 in den Zustand "aus", während φ_1D 1226 in dem Zustand "ein" bleibt. Die Taktgeber-Wellen formen φ₂ 1228 und φ_2D 1230 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ₁ 1224 öffnen die Schalter S₈ 1216 und S₁₀ 1220. Durch das Öffnen des Schalters S₈ 1216 wird der Stromkreis zwischen V_i ⁺ 1250 und V_CM 1264 unterbrochen. Dies isoliert die in C₁ ⁺ 1232 gespeicherte Ladung, wodurch V_i ⁺ 1250 wirkungsvoll abgetastet wird. Auf gleiche Weise wird durch das Öffnen des Schalters S₁₀ 1220 der Stromkreis zwischen V_i ^– 1252 und V_CM 1264 unterbrochen. Dies isoliert die in C₁ ^– 1234 gespeicherte Ladung, wodurch V_i ^– 1252 wirkungsvoll abgetastet wird.
Zu einem Zeitpunkt "t₂" schaltet die Taktgeber-Wellenform φ_1D 1226 in den Zustand "aus". Die Taktgeber-Wellenformen φ₁ 1224, φ₂ 1228 und φ_2D 1230 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ_1D 1226 öffnen die Schalter S₃ 1206 und S₆ 1212. Indem das Öffnen der Schalter S₃ 1206 und S₆ 1212 verzögert wird, bis die Schalter S₈ 1216 und S₁₀ 1220 geöffnet wurden, und somit die auf C₁ ⁺ 1232 und C₁ ^– 1234 gespeicherten Ladungen isoliert werden, werden die abgetasteten Signale nicht von den Ladungsinjektionen beeinflusst, die nach dem Öffnen der Schalter S₈ 1216 und S₁ 1220 auftreten. Insbesondere werden die abtasteten Signale nicht von irgendwelchen Ladungsinjektionen verzerrt, die durch das Öffnen der Schalter S₃ 1206 und S₆ 1212 verursacht werden.
Zu einem Zeitpunkt "t₃" schalten die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 in den Zustand "ein", während die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 in dem Zustand "aus" bleiben. Als Reaktion auf den Zustand "ein" von φ₂ 1228 schließen die Schalter S₇ 1214 und S₉ 1218. Als Reaktion auf den Zustand "ein" von φ_2D 1230 schließen entweder der Schalter S₁ 1202 oder S₂ 1204 und entweder der Schalter S₄ 1208 oder S₅ 1210. (Bei einem Sigma-Delta-Modulator bestimmt die Polarität der Daten in der Rückkopplungsschleife, welcher der Schalter S₁ 1202 und S₂ 1204 und welcher der Schalter S₄ 1208 und S₅ 1210 schließt.)
Dadurch, dass die Schalter S₇ 1214 und S₁ 1202 geschlossen sind, wird ein Stromkreis zwischen ref^– 1254 und dem invertierenden Anschluss T^– 1238 durch C₁ ⁺ 1232 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung von C₁ ⁺ 1232 auf C₂ ⁺ 1246 übertragen wird. Die übertragene Ladung "Q⁺" an dem invertierenden Anschluss T^– 1238 wird durch Gleichung (6) definiert: Q+ = C1 +(Vi + – ref–) Gleichung (6).
Auf ähnliche Weise wird dadurch, dass die Schalter S₉ 1218 und S₄ 1208 geschlossen sind, ein Stromkreis zwischen ref⁺ 1256 und dem nicht invertierenden Anschluss T⁺ 1240 durch C₁ ^– 1234 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung von C₁ ^– 1234 auf C₂ ^– 1248 übertragen wird. Die übertragene Ladung "Q^–" an dem nicht invertierenden Anschluss T⁺ 1240 wird durch Gleichung (7) definiert: Q– = C1 –(Vi – – ref+) Gleichung (7).
Alternativ wird dadurch, dass die Schalter S₇ 1214 und S₂ 1204 geschlossen sind, ein Stromkreis zwischen ref⁺ 1256 und dem invertierenden Anschluss T^– 1238 durch C₁ ⁺ 1232 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung von C₁ ⁺ 1232 auf C₂ ⁺ 1246 übertragen wird. Die übertragene Ladung "Q⁺" an dem invertierenden Anschluss T^– 1238 wird durch Gleichung (8) definiert: Q+ = C1 +(Vi + – ref+) Gleichung (8).
Auf ähnliche Weise wird dadurch, dass die Schalter S₉ 1218 und S₅ 1210 geschlossen sind, ein Stromkreis zwischen ref^– 1254 und dem nicht invertierenden Anschluss T⁺ 1240 durch C₁ ^– 1234 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung von C₁ ^– 1234 auf C₂ ^– 1248 übertragen wird.
Die übertragene Ladung Q^– an dem nicht invertierenden Anschluss T⁺ 1240 wird durch Gleichung (9) definiert: Q– = C1 –(Vi – – ref–) Gleichung (9).
Zu einem Zeitpunkt "t₄" schaltet die Taktgeber-Wellenform φ₂ 1228 in den Zustand "aus", während φ_2D 1230 in dem Zustand "ein" bleibt. Die Taktgeber-Wellenformen φ₁ 1224 und φ₂ 1228 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ₂ 1228 öffnen die Schalter S₇ 1214 und S₉ 1218. Durch das Öffnen des Schalters S₇ 1214 wird der Stromkreis zwischen dem invertierenden Anschluss T^– 1238 und entweder ref^– 1254 oder ref⁺ 1256 unterbrochen. Dadurch wird die auf C₂ ⁺ 1246 übertragene Ladung isoliert. Auf gleiche Weise wird durch das Öffnen des Schalters S₉ 1218 der Stromkreis zwischen dem nicht invertierenden Anschluss T⁺ 1240 und entweder ref⁺ 1256 oder ref^– 1254 unterbrochen. Dadurch wird die auf C₂ ^– 1248 übertragene Ladung isoliert.
Zu einem Zeitpunkt "t₅" schaltet die Taktgeber-Wellenform φ_2D 1230 in den Zustand "aus". Die Taktgeber-Wellenformen φ₁ 1224, φ_1D 1226 und φ₂ 1228 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "ein" von φ_2D 1230 öffnen entweder der Schalter S₁ 1202 oder S₂ 1204, und entweder der Schalter S₄ 1208 oder S₅ 1210. Indem das Öffnen entweder des Schalters S₁ 1202 oder S₂ 1204 und entweder des Schalters S₄ 1208 oder S₅ 1210 verzögert wird, bis die Schalter S₇ 1214 und S₉ 1218 geöffnet wurden, sind die übertragenen Signale von der Ladungsinjektion nicht betroffen, die erfolgt, nachdem die Schalter S₇ 1214 und S₉ 1218 geöffnet wurden. Insbesondere werden die übertragenen Signale nicht durch irgendeine Ladungsinjektion verzerrt, die durch das Öffnen des Schalters S₁ 1202 oder S₂ 1204 und entweder des Schalter S₄ 1208 oder S₅ 1210 verursacht wird.
Zu einem Zeitpunkt "t₆" schalten die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 in den Zustand "ein", während die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 in dem Zustand "aus" bleiben. Die Reaktion des Netzwerks 1200 auf den Zustand "ein" von φ₁ 1224 und φ_1D 1226 ist identisch mit der Reaktion auf den Zustand "ein" zu dem Zeitpunkt t₀, wie oben erläutert. Auf gleiche Weise funktioniert das Netzwerk 1200 zu Zeitpunkten nach t₆ auf die oben erläuterte Weise. Somit definiert die Zeit zwischen t₀ und t₆ die Periode des Taktgebers 1222.
Bei einem typischeren Ausführungsbeispiel sind die Schalter von 12A mit Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) implementiert. 13 ist ein Schaltbild eines typischen Differenzial-Abtastnetzwerks mit Schaltkondensatoren 1300, das mit MOSFET-Schaltern implementiert ist. Diese Schaltung ist in dem folgenden Dokument beschrieben: Stephen R. Norsworthy et al., Delta-Sigma Data Converters: Theory, Design, and Simulation, The Institute of Electrical and Electronics Engineers, Inc. 1997. Obwohl das Netzwerk 1300 anders konfiguriert ist als das Netzwerk 1200, sind die Prinzipien zum Implementieren von Schaltern mit MOSFETs für die beiden Netzwerke 1200 und 1300 gleich. Bei jedem MOSFET-Schalter von 13 befindet sich der Signalweg zwischen seinem Source- und seinem Drain-Anschluss. Der Zustand des MOSFET-Schalters wird durch eine Taktgeber-Wellenform gesteuert, die an seinen Gate-Anschluss angelegt wird. In der Regel weist die Taktgeber-Wellenform eine Spannung auf, die gleich einer der Versorgungsspannungen ist.
Wenn ein Schalter in einem Differenzial-Abtastnetzwerk mit Schaltkondensatoren als MOSFET implementiert ist, ist der Widerstand "R" des Schalters durch Gleichung (10) definiert: R = 1/[kW/L(VGS – VT – VDS)] Gleichung (10),wobei es sich bei "k" um eine Konstante handelt, bei "W" um die Breite des Kanalbereichs des MOSFET, bei "L" um die Länge des Kanalbereichs des MOSFET, bei "V_GS" um das Spannungspotenzial zwischen dem Gate- und dem Source-Anschluss, bei "V_T" um die Schwellenspannung und bei "V_DS" um das Spannungspotenzial zwischen dem Drain- und dem Source-Anschluss des MOSFET. Diese Parameter sind nach dem Stand der Technik allgemein bekannt.
Während eine Verzögerung des Öffnen der Signalleitungsschalter (zum Beispiel S₁ 1202, S₂ 1204, S₃ 1206, S₄ 1208, S₅ 1210 und S₆ 1212) bis nach der Öffnung der Summierknotenschalter (zum Beispiel S₇ 1214, S₈ 1216, S₉ 1218 und S₁₀ 1220) das abgetastete Signal vor Verzerrungen isoliert, die durch Ladungsinjektionen von den Signalleitungsschaltern bewirkt werden, schützt der Taktgeber 1222 das abgetastete Signal nicht vor Verzerrungen, die durch Ladungsinjektionen von den Summierknotenschaltern bewirkt werden.
Außerdem verursacht der Taktgeber 1222 Ladungsinjektionen von den Signalleitungsschaltern (zum Beispiel S₁ 1202, S₂ 1204, S₃ 1206, S₄ 1208, S₅ 1210 und S₆ 1212) in ref^– 1254 und ref⁺ 1256 hinein. In der Regel werden ref^– 1254 und ref⁺ 1256 durch Konstantspannungspuffer erzeugt. Damit ein Modulator, der das Netzwerk 1200 nutzt, einen gewünschten Grad linearer Leistung erreicht, müssen die Schaltungen, die ref^– 1254 und ref⁺ 1256 erzeugen, so konstruiert sein, dass sie einige Anforderungen hinsichtlich der Ausregelung erfüllen. Ladungsinjektionen in ref^– 1254 und ref⁺ 1256 hinein können diese Konstruktionen so verkomplizieren, dass die Schaltungen, die ref^– 1254 und ref⁺ 1256 erzeugen, einen beträchtliche Stromverbrauch aufweisen.
Wie oben erwähnt, umfasst der Integrator 812 den Operationsverstärker 1236. Es kann gezeigt werden, dass das Gleichtakt-Eingangssignal "V_ic" des Operationsverstärkers 1236 wie in Gleichung (11) gezeigt ausgedrückt werden kann: Vic = [(Vi + – Vi –)/2 – (ref+ + ref–)/2 + VCM] Gleichung (11).
Bei herkömmlichen Implementierungen werden (V_i ⁺ + V_i ^–)/2, (ref⁺ + ref^–)/2 und V_CM bei Werten gehalten, die auf der Hälfte zwischen den beiden Versorgungsspannungen liegen, um leichter eine maximale Signalamplitude zu erhalten. Leider bewirkt, wenn die Summierknotenschalter (zum Beispiel S₇ 1214, S₈ 1216, S₉ 1218 und S₁₀ 1220) als MOSFETs implementiert sind, das Beibehalten von (V_i ⁺ + V_i ^–)/2, (ref⁺ + ref^–)/2 und V_CM bei Werten auf der Hälfte zwischen den beiden Versorgungsspannungen, dass der V_GS-Wert dieser Schalter relativ gering ist. Durch Anwendung von Gleichung (10) bewirkt dies, dass die Summierknotenschalter relativ hohe Widerstände aufweisen, die in der Regel mit relativ großen Schaltern verbunden sind. Große Schalter können dementsprechend große Ladungsinjektionen verursachen.
Es wird ein Mechanismus benötigt, der Verzerrungen auf Grund von Ladungsinjektionen verringert. Bevorzugt sollte ein solcher Mechanismus auch den Stromverbrauch eines Delta-Sigma-Modulators reduzieren.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Bei einer Delta-Sigma-Modulatorstufe hoher Ordnung, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen in Pipeline-Architektur aufweist, wird die Verarbeitungsverzögerung zwischen einem Upstream-Integrator und einem Downstream-Integrator von einem vollen Takt eines zum Steuern der Delta-Sigma-Modulatorstufe hoher Ordnung verwendeten Taktgebers auf einen halben Takt des Taktgebers verringert, während die Verarbeitungsverzögerung zwischen einem Quantisierer und einem Teil eines Digital/Analog-Wandlers, der dem Upstream-Integrator eine Rückkopplung bereitstellt, um einen halben Taktzyklus erhöht wird. Diese Konfiguration (1) eliminiert Pole aus der Übertragungsfunktion, welche die Verarbeitung eines Signals durch die Delta-Sigma-Modulatorstufe hoher Ordnung definiert, (2) verringert den von der Delta-Sigma-Modulatorstufe hoher Ordnung verbrauchten Strom bei einer gegebenen Anforderung hinsichtlich der Ausregelzeit, (3) erleichtert das Verringern der Größe der Summierknotenschalter in der Delta-Sigma-Modulatorstufe hoher Ordnung, um Verzerrungen auf Grund von Ladungsinjektionen zu verringern, und (4) erlaubt es, eine mit einem Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren in den Integratoren gekoppelte Referenzsignalspannung gleich einer von zwei Versorgungsspannungen für die Delta-Sigma-Modulator stufe hoher Ordnung einzustellen, wodurch der Stromverbrauch des Delta-Sigma-Modulators weiter verringert wird.
Bei einem Ausführungsbeispiel umfasst die vorliegende Erfindung einen Delta-Sigma-Modulator mit einem ersten Integrator, einem zweiten Integrator, einem Quantisierer und einem Puffer zur Verzögerung um eine halbe Periode. Der erste Integrator weist ein erstes Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren mit einem Eingang auf, der in der Lage ist, ein Analogsignal zu empfangen. Der zweite Integrator ist mit dem ersten Integrator gekoppelt und weist ein zweites Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren auf. Bevorzugt sind das erste und das zweite Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren als Differenzialschaltungen konfiguriert. Das erste und das zweite Netzwerk mit über Kreuz gekoppelten Schaltkondensatoren können eine Referenzspannung aufweisen, die geringer ist als ein Mittelwert zweier Versorgungsspannungen für den Delta-Sigma-Modulator. Der Quantisierer ist mit dem zweiten Integrator gekoppelt und weist einen ersten Ausgang auf, der in der Lage ist, ein moduliertes Signal zu erzeugen. Der Puffer zur Verzögerung um eine halbe Periode ist zwischen dem Quantisierer und dem ersten Integrator gekoppelt. Der erste Integrator führt während einer ersten Phase eines Taktgebers einen Abtastvorgang durch und führt während einer zweiten Phase des Taktgebers sowohl einen Abtast- als auch einen Integrationsvorgang durch, und der zweite Integrator führt während der ersten Phase des Taktgebers sowohl einen Abtast- als auch einen Integrationsvorgang durch und führt während der zweiten Phase des Taktgebers einen Abtastvorgang durch. In der Regel ist während der ersten Phase des Taktgebers ein Satz von Schaltern in dem ersten Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren geschlossen, während gleichzeitig ein entsprechender Satz von Schaltern in dem zweiten Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren geöffnet ist.
Bei einem Ausführungsbeispiel umfassen das erste und das zweite Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren jeweils einen Abtastkondensator, einen ersten Summierknotenschalter, einen Operationsverstärker und einen zweiten Summierknotenschalter. Der Abtastkondensator weist einen ersten Anschluss und einen zweiten Anschluss auf. Der erste Anschluss ist mit einem Eingang eines entsprechenden Abtastnetzwerks mit über Kreuz gekoppelten Schaltkondensatoren gekoppelt. Der erste Summierknotenschalter weist einen dritten Anschluss und einen vierten Anschluss auf. Der dritte Anschluss ist mit dem zweiten Anschluss gekoppelt. Der Operationsverstärker weist einen fünften Anschluss auf, der mit dem vierten Anschluss gekoppelt ist. Der zweite Summierknotenschalter weist einen sechsten Anschluss und einen siebten Anschluss auf Der sechste Anschluss ist mit dem zweiten Anschluss des Schaltkondensators gekoppelt. Der siebte Anschluss ist mit einer Referenzspannung gekoppelt. Die Referenzspannung ist geringer als ein Mittelwert zweier Versorgungsspannungen für den Delta-Sigma-Modulator. Bevorzugt handelt es sich bei dem ersten und dem zweiten Summierknotenschalter um Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs). Bei einem bestimmten Widerstand des zweiten MOSFET-Summierknotenschalters ist eine Größe des zweiten MOSFET-Summierknotenschalters eine Funktion der Referenzspannung.
Das erste Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren kann einen Digital/Analog-Wandler umfassen. Bevorzugt ist der Digital/Analog-Wandler als Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren konfiguriert. Das Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren kann mit einer Referenzsignalspannung gekoppelt sein. Die Referenzsignalspannung kann gleich einer von zwei Versorgungsspannungen für den Delta-Sigma-Modulator sein. Der Puffer zur Verzögerung um eine halbe Periode kann einen zweiten Ausgang aufweisen, der in der Lage ist, ein verzögertes moduliertes Signal zu erzeugen, und einen dritten Ausgang, der in der Lage ist, ein verzögertes gegenmoduliertes Signal zu erzeugen. Die Schalter in dem Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren können ferner durch das verzögerte modulierte Signal und das verzögerte gegenmodulierte Signal angesteuert werden.
Das zweite Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren umfasst einen Digital/Analog-Wandler. Bevorzugt ist der Digital/Analog-Wandler als Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren konfiguriert. Das Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren kann mit einer Referenzsignalspannung gekoppelt sein. Die Referenzsignalspannung kann gleich einer von zwei Versorgungsspannungen für den Delta-Sigma-Modulator sein. Der Quantisierer kann einen zweiten Ausgang aufweisen, der in der Lage ist, ein gegenmoduliertes Signal zu erzeugen. Die Schalter in dem Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren können ferner durch das modulierte Signal und das gegenmodulierte Signal angesteuert werden.
Bei einem weiteren Ausführungsbeispiel umfasst die vorliegende Erfindung einen Delta-Sigma-Modulator mit einem ersten Integrator, einem zweiten Integrator und einem Quantisierer. Der erste Integrator weist ein erstes Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren mit einem Eingang auf, der in der Lage ist, ein Analogsignal zu empfangen. Der zweite Integrator ist mit dem ersten Integrator gekoppelt und weist ein zweites Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren auf. Der Quantisierer ist mit dem zweiten Integrator gekoppelt und weist einen Ausgang auf, der in der Lage ist, ein moduliertes Signal zu erzeugen. Bevorzugt beträgt eine erste Verarbeitungsverzögerung zwischen dem ersten und dem zweiten Integrator die Hälfte eines Takts eines Taktgebers, und eine zweite Verarbeitungsverzögerung zwischen dem ersten Integrator und dem Quantisierer beträgt das Anderthalbfache des Takts des Taktgebers.
Bei noch einem weiteren Ausführungsbeispiel umfasst die vorliegende Erfindung einen Delta-Sigma-Modulator mit einem ersten Integrator, einem zweiten Integrator, einem Quantisierer und einem Puffer zur Verzögerung um eine halbe Periode. Der erste Integrator weist ein erstes Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren mit einem Eingang auf, der in der Lage ist, ein Analogsignal zu empfangen. Der zweite Integrator ist mit dem ersten Integrator gekoppelt. Der Quantisierer ist mit dem zweiten Integrator gekoppelt und weist einen Ausgang auf, der in der Lage ist, ein moduliertes Signal zu erzeugen. Der Puffer zur Verzögerung um eine halbe Periode ist zwischen dem Quantisierer und dem ersten Integrator gekoppelt.
Bei noch einem weiteren Ausführungsbeispiel umfasst die vorliegende Erfindung einen Delta-Sigma-Modulator mit einem ersten Integrator, einem zweiten Integrator und einem Quantisierer. Der erste Integrator weist einen Eingang auf, der in der Lage ist, ein Analogsignal zu empfangen. Der zweite Integrator ist mit dem ersten Integrator gekoppelt. Der Quantisierer ist mit dem zweiten Integrator gekoppelt und weist einen Ausgang auf, der in der Lage ist, ein moduliertes Signal zu erzeugen. Der erste Integrator führt während einer ersten Phase eines Taktgebers einen Abtastvorgang durch und führt während einer zweiten Phase des Taktgebers sowohl einen Abtast- als auch einen Integrationsvorgang durch, und der zweite Integrator führt während der ersten Phase des Taktgebers sowohl einen Abtast- als auch einen Integrationsvorgang durch und führt während der zweiten Phase des Taktgebers einen Abtastvorgang durch.
Die vorliegende Erfindung umfasst außerdem ein Verfahren zum Verringern von Verzerrungen, die durch Ladungsinjektionen in einer Delta-Sigma-Modulatorstufe hoher Ordnung mit über Kreuz gekoppelten Eingangsschaltungen verursacht werden. Ein erster Integrator der Integratoren wird veranlasst, während einer ersten Phase eines Taktgebers einen Abtastvorgang durchzuführen und während einer zweiten Phase des Taktgebers einen Abtast- und einen Integrationsvorgang durchzuführen. Ein zweiter Integrator der Integratoren wird veranlasst, während der ersten Phase einen Abtast- und einen Integrationsvorgang durchzuführen und während der zweiten Phase einen Abtastvorgang durchzuführen. Eine Referenzspannung, die mit einem Summierknotenschalter eines Transistors in den Integratoren gekoppelt ist, wird geringer eingestellt als ein Mittelwert zweier Versorgungsspannungen für die Delta-Sigma-Modulatorstufe hoher Ordnung.
Die vorliegende Erfindung umfasst außerdem ein Verfahren zum Verringern des Stromverbrauchs in einer Delta-Sigma-Modulatorstufe hoher Ordnung mit über Kreuz gekoppelten Eingangsschaltungen. Ein erster Integrator der Integratoren wird veranlasst, während einer ersten Phase eines Taktgebers einen Abtastvorgang durchzuführen und während einer zweiten Phase des Taktgebers einen Abtast- und einen Integrationsvorgang durchzuführen. Ein zweiter Integrator der Integratoren wird veranlasst, während der ersten Phase einen Abtast- und einen Integrationsvorgang durchzuführen und während der zweiten Phase einen Abtastvorgang durchzuführen. Eine Referenzsignalspannung, die mit einem Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren der Integratoren gekoppelt ist, wird gleich einer von zwei Versorgungsspannungen für die Delta-Sigma-Modulatorstufe hoher Ordnung eingestellt.
Die vorliegende Erfindung umfasst außerdem ein Verfahren zum Eliminieren von Polen aus einer Rausch-Übertragungsfunktion einer Delta-Sigma-Modulatorstufe hoher Ordnung mit über Kreuz gekoppelten Eingangsschaltungen. Eine erste Verarbeitungsverzögerung zwischen einem Upstream-Integrator der Integratoren und einem Downstream-Integrator der Integratoren wird von einem vollen Takt eines Taktgebers auf einen halben Takt des Taktgebers verringert. Eine zweite Verarbeitungsverzögerung zwischen einem Quantisierer der Delta-Sigma-Modulatorstufe hoher Ordnung und einem Teil eines Digital/Analog-Wandlers der Delta-Sigma-Modulatorstufe hoher Ordnung, der dem Upstream-Integrator eine Rückkopplung bereitstellt, wird um den halben Zyklus bzw. Takt des Taktgebers erhöht.
KURZE BESCHREIBUNG DER FIGUREN
Die beigefügten Zeichnungen, die in dieses Dokument aufgenommen wurden und einen Bestandteil der Anmeldung bilden, veranschaulichen die vorliegende Erfindung und dienen ferner zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern und es einem Fachmann auf dem betreffenden Gebiet zu ermöglichen, die Erfindung auszuführen und zu verwenden.
1 zeigt einen Prozess zum Umsetzen eines Analogsignals "x[n]" 102 in ein Digitalsignal "z[n]" 104 unter Verwendung eines beispielhaften ADW 106.
2 ist ein Blockdiagramm des ADW 106. Der ADW 106 umfasst eine funktionelle Abtastkomponente 202 und eine funktionelle Quantisierungskomponente 204.
3 veranschaulicht den Prozess innerhalb der funktionellen Quantisierungskomponente 204.
4 ist ein Graph 400 von Werten ohne systematischen Fehler des Digitalsignals z[n] 104 als Funktion von Werten ohne systematischen Fehler des Analogsignals x[n] 102.
5 ist ein Graph 500 einer Wahrscheinlichkeitsdichte "P(p)" 502 eines Teilbereichs des Digitalsignals z[n] 104 als Funktion von Parameter "p" 504 des Analogsignals x[n] 102.
6 ist ein Graph 600 einer Wahrscheinlichkeitsdichte P(p) 502 in der Frequenzdomäne.
7 ist ein Graph 700, der den Kompromiss zwischen Bandbreite und Auflösungsgrad für die verschiedenen ADW-Architekturen zeigt.
8 ist ein Blockdiagramm eines einstufigen Ein-Bit-Delta-Sigma-ADW 800 erster Ordnung.
9 ist ein Graph 900 von Werten ohne systematischen Fehler des von dem Einzelbit-Quantisierer 814 als Funktion von Werten ohne systematischen Fehler des Analogsignals x[n] 102 erzeugten quantisierten Signals y[n] 828.
10 ist ein Blockdiagramm eines einstufigen Ein-Bit-Delta-Sigma-ADW 800 erster Ordnung, der als diskretes Zeitdomänenmodell 1000 umgestaltet ist.
11 ist ein Blockdiagramm eines einstufigen Ein-Bit-Delta-Sigma-Modulators 1100 zweiter Ordnung.
12A ist ein Schaltbild eines typischen Differenzial-Abtastnetzwerks mit Schaltkondensatoren 1200, wie es mit dem Modulator 802 verwendet werden könnte.
12B veranschaulicht einen zweiphasigen, nicht überlappenden Taktgeber 1222, der durch vier Taktgeber-Wellenformen definiert ist: "φ₁" 1224, "φ_1D" 1226, "φ₂" 1228 und "φ_2D" 1230.
13 ist ein Schaltbild eines typischen Differenzial-Abtastnetzwerks mit Schaltkondensatoren 1300, das mit MOSFET-Schaltern implementiert ist.
14 ist ein Schaltbild eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung 1400 mit Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402 gemäß der vorliegenden Erfindung.
15A ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500A des Modulators 1100.
15B ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500B eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung, bei dem die funktionelle Abtastkomponente 202 des Upstream-Integrators 812 als Upstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 ausgeführt ist.
15C ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500C eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung mit Integratoren 812 und 1104 mit Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402.
15D ist ein Schaltbild eines diskreten Zeitdomänenmodells 1500D eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung in Pipeline-Architektur mit Integratoren 812 und 1104 mit Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402.
15E ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500E des Modulators 1400.
16A ist ein Graph 1600A des integrierten Signals v_ub[n] 1518 über einen Zeitraum "t” 1602.
16B ist ein Graph 1600B des integrierten Signals v_db[n] 1520 über den Zeitraum t 1602.
16C ist ein Graph 1600C des integrierten Signals v_dc[n] 1528 über den Zeitraum t 1602.
16D ist ein Graph 1600D des integrierten Signals v_dd[n] 1532 über den Zeitraum t 1602.
17 ist ein Ablaufdiagramm eines Verfahrens 1700 zum Verringern von Verzerrungen, die durch Ladungsinjektionen in einer Delta-Sigma-Modulatorstufe hoher Ordnung verursacht werden, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen aufweist.
18 ist ein Ablaufdiagramm eines Verfahrens 1800 zum Verringern des Stromverbrauchs einer Delta-Sigma-Modulatorstufe hoher Ordnung, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen aufweist.
19 ist ein Ablaufdiagramm eines Verfahrens 1900 zum Eliminieren von Polen aus einer Rausch-Übertragungsfunktion einer Delta-Sigma-Modulatorstufe hoher Ordnung, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen aufweist.
Die bevorzugten Ausführungsbeispiele gemäß der Erfindung werden unter Bezugnahme auf die Figuren beschrieben, wobei gleiche Bezugszeichen identische oder funktional ähnliche Elemente angeben. Außerdem identifiziert bzw. identifizieren in den Figuren die ganz links befindliche(n) Ziffer(n) die Figur, in der das Bezugszeichen zum ersten Mal verwendet wird.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Delta-Sigma-Modulatorstufe hoher Ordnung mit geringer Leistungsaufnahme und hohem Signal-Rausch-Abstand (SNR), die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen in Pipeline-Architektur aufweist. Ein einstufiger Delta-Sigma-Modulator erster Ordnung mit einer über Kreuz gekoppelten Eingangsschaltung wird von D. Kasha et al., "A 16 mW, 120 dB Linear Switched Capacitor Delta-Sigma Modulator With Dynamic Biasing," IEEE Journal of Solid State Circuits 34: 921–926 (Juli 1999) gelehrt. Das Einbinden von zusätzlichen über Kreuz gekoppelten Eingangsschaltungen in einen einstufigen Delta-Sigma-Modulator hoher Ordnung kann jedoch die Qualität der Rauschformungscharakteristik des Modulators verschlechtern, was seinen Signal-Rausch-Abstand verringern kann. Die vorliegende Erfindung überwindet die Hindernisse, die das Einbinden von zusätzlichen über Kreuz gekoppelten Eingangsschaltungen in einen einstufigen Delta-Sigma-Modulators hoher Ordnung darstellt, indem sie die Verarbeitungsverzögerung zwischen einem Upstream-Integrator und einem Downstream-Integrator verringert, und indem sie die Verarbeitungsverzögerung zwischen einem Quantisierer und einem Teil eines Digital/Analog-Wandlers erhöht, der eine Rückkopplung an den Upstream-Integrator bereitstellt.
14 ist ein Schaltbild eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung 1400 mit Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402 gemäß der vorliegenden Erfindung. Der Modulator 1400 umfasst einen ersten Summierknoten Σ₀ 810, einen ersten Integrator (das heißt Upstream-Integrator) 812, einen zweiten Summierknoten Σ₂ 1102, einen zweiten Integrator (das heißt Downstream-Integrator) 1104, einen Einzelbit-Quantisierer 814, einen DAW 816, ein Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 (das proportional zu dem Verhältnis von C₆ zu C₄ ist), und einen Puffer zur Verzögerung um eine halbe Periode 1403. Der Modulator 1400 ist auf dieselbe Weise konfi guriert wie der Modulator 1100, abgesehen davon, dass der Puffer zur Verzögerung um eine halbe Periode 1403 zwischen N₀ 806 (nicht gezeigt) und dem Teil des DAW 816 angeschlossen ist, der dem Upstream-Integrator 812 an dem ersten Summierknoten Σ₀ 810 eine Rückkopplung bereitstellt.
Das Upstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 umfasst achtzehn Schalter: S₃ 1206, S₆ 1212, S₇ 1214, S₈ 1216, S₉ 1218, S₁₀ 1220, "S₁₁" 1404, "S₁₂" 1405, "S₁₃" 1406, "S₁₄" 1407, "S₁₅" 1408, "S₁₆" 1409, "S₁₇" 1410, "S₁₈" 1411, "S₁₉" 1412, "S₂₀" 1413, "S₂₁" 141 und "S₂₂" 1415. Das Netzwerk 1401 umfasst ferner den ersten Positivspannungs-Abtastkondensator C₁ ⁺ 1232, einen zweiten Positivspannungs-Abtastkondensator "C₅ ⁺" 1416, einen Negativspannungs-Abtastkondensator C₁ ^– 1234 und einen zweiten Negativspannungs-Abtastkondensator "C₅ ^–" 1417.
Gemeinsam werden S₃ 1206, S₄ 1208, S₅ 1210, S₆ 1212, S₁₁ 1404, S₁₂ 1405, S₁₃ 1406, S₁₄ 1407, S₁₅ 1408 und S₁₆ 1409 als Signalleitungsschalter bezeichnet und S₇ 1214, S₈ 1216, S₉ 1218, S₁₀ 1220, S₁₇ 1410, S₁₈ 1411, S₁₉ 1412, S₂₀ 1413, S₂₁ 1414 und S₂₂ 1415 als Summierknotenschalter.
Der Upstream-Integrator 812 umfasst den Operationsverstärker 1236 mit dem invertierenden Anschluss T^– 1238 und dem nicht invertierenden Anschluss T^– 1240, den Positivspannungs-Integrator-Rückkopplungskondensator C₂ ⁺ 1246 und den Negativspannungs-Integrator-Rückkopplungskondensator C₂ ^– 1248. T^– 1238 und T⁺ 1240 umfassen zusammen den ersten Summierknoten Σ₀ 810. Der Positivspannungs-Integrator-Rückkopplungskondensator C₂ ⁺ 1246 ist zwischen T^– 1238 und V₀ ⁺ 1242 mit dem Operationsverstärker 1236 parallel geschaltet. Der Negativspannungs-Integrator-Rückkopplungskondensator C₂ ^– 1248 ist zwischen T⁺ 1240 und V₀ ^– 1244 mit dem Operationsverstärker 1236 parallel geschaltet.
Der Schalter S₃ 1206 ist zwischen V_i ⁺ 1250 und dem Knoten N₁ 1258 angeordnet, und der Schalter S₆ 1212 ist zwischen V_i ^– 1252 und dem Knoten N₂ 1260 angeordnet. Auf gleiche Weise ist der Schalter S₁₁ 1408 zwischen V_i ^– 1252 und dem Knoten N₁ 1258 angeordnet, und der Schalter S₁₂ 1410 ist zwischen V_i ⁺ 1250 und dem Knoten N₂ 1260 angeordnet.
Auf ähnliche Weise ist der Schalter S₁₃ 1406 zwischen einem Referenzsignal "ref" 1418 und einem Knoten "N₅" 1419 oberhalb von C₅ ⁺ 1416 angeordnet, und der Schalter S₁₄ 1407 ist zwischen einem Referenz-Massesignal "refgnd" 1420 und einem Knoten "N₆" 1421 oberhalb von C₅ ^– 1417 angeordnet. Auf gleiche Weise ist der Schalter S₁₅ 1416 zwischen refgnd 1420 und dem Knoten N₅ 1419 angeordnet, und der Schalter S₁₆ 1409 ist zwischen ref 1418 und dem Knoten N₆ 1421 angeordnet.
Der Schalter S₇ 1214 ist zwischen dem Knoten N₃ 1262 und T^– 1238 angeordnet, und der Schalter S₈ 1216 ist zwischen dem Knoten N₃ 1262 und einer speziellen Referenzspannung "V_ref" 1422 angeordnet. Auf gleiche Weise ist der Schalter S₉ 1218 zwischen dem Knoten N₄ 1266 und T⁺ 1240 angeordnet, und der Schalter S₁₀ 1220 ist zwischen dem Knoten N₄ 1266 und V_ref 1422 angeordnet.
Auf ähnliche Weise ist der Schalter S₁₇ 1410 zwischen einem Knoten "N₇" 1423 unterhalb von C₅ ⁺ 1416 und T^– 1238 angeordnet, und der Schalter S₁₈ 1411 ist zwischen dem Knoten N₇ 1423 und V_ref 1422 angeordnet. Auf gleiche Weise ist der Schalter S₁₉ 1412 zwischen einem Knoten "N₈" 1424 unterhalb von C₅ ^– 1417 und T⁺ 1240 angeordnet, und der Schalter S₂₀ 1413 ist zwischen dem Knoten N₈ 1424 und V_ref 1422 angeordnet. Zusätzlich ist jedoch der Schalter S₂₁ 1414 zwischen dem Knoten N₈ 1424 und T^– 1238 angeordnet, und der Schalter S₂₂ 1415 ist zwischen dem Knoten N₇ 1423 und T⁺ 1240 angeordnet.
Bei einem bevorzugten Ausführungsbeispiel ist der Wert von C₁ ⁺ 1232 gleich dem Wert von C₁ ^– 1234, der Wert von C₂ ⁺ 1246 ist gleich dem Wert von C₂ 1248, und der Wert von C₅ ⁺ 1416 ist gleich dem Wert von C₅ ^– 1417.
Auf ähnliche Weise umfasst das Downstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1402 achtzehn Schalter: "S₂₃" 1425, "S₂₄" 1426, "S₂₅" 1427, "S₂₆" 1428, "S₂₇" 1429, "S₂₈" 1430, "S₂₉" 1431, "S₃₀" 1432, "S₃₁" 1433, "S₃₂" 1434, "S₃₃" 1435, "S₃₄" 1436, "S₃₅" 1437, "S₃₆" 1438, "S₃₇" 1439, "S₃₈" 1440, "S₃₉" 1441 und "S₄₀" 1442. Das Netzwerk 1402 umfasst ferner einen dritten Positivspannungs-Abtastkondensator "C₃ ⁺" 1443, einen vierten Positivspannungs-Abtastkondensator "C₆ ⁺" 1444, einen dritten Negativspannungs-Abtastkondensator "C₃ ^–" 1445 und einen vierten Negativspannungs-Abtastkondensator "C₆ ^–" 1446.
Gemeinsam werden S₂₃ 1425, S₂₄ 1426, S₂₅ 1427, S₂₆ 1428, S₂₇ 1429, S₂₈ 1430, S₂₉ 1431 und S₃₀ 1432 als Signalleitungsschalter bezeichnet und S₃₁ 1433, S₃₂ 1434, S₃₃ 1435, S₃₄ 1436, S₃₅ 1437, S₃₆ 1438, S₃₇ 1439, S₃₈ 1440, S₃₉ 1441 und S₄₀ 1442 als Summierknotenschalter.
Der Downstream-Integrator 1104 umfasst einen zweiten Operationsverstärker 1447 mit einem zweiten invertierenden Anschluss "T₂ ^–" 1448 und einen zweiten nicht invertierenden Anschluss "T₂ ⁺" 1449, einen zweiten Positivspannungs-Integrator-Rückkopplungskondensator "C₄ ⁺" 1450 und einen zweiten Negativspannungs-Integrator-Rückkopplungskondensator "C₄ ^–" 1452. T₂ ^– 1448 und T₂ ⁺ 1449 umfassen zusammen den zweiten Summierknoten Σ₂ 1102. Der zweite Positivspannungs-Integrator-Rückkopplungskondensator "C₄ ⁺" 1450 ist zwischen T₂ ^– 1448 und einem zweiten Positivspannungs-Ausgangssignal "V₂ ⁺" 1451 mit dem zweiten Operationsverstärker 1447 parallel geschaltet. Der zweite Negativspannungs-Integrator-Rückkopplungskondensator "C₄ ^–" 1452 ist zwischen T₂ ⁺ 1449 und einem zweiten Negativspannungs-Ausgangssignal "V₂ ^–" 1453 mit dem zweiten Operationsverstärker 1447 parallel geschaltet.
Der Schalter S₂₃ 1425 ist zwischen V₀ ⁺ 1242 und einem Knoten "N₉" 1454 oberhalb von C₃ ⁺ 1443 angeordnet, und der Schalter S₂₄ 1426 ist zwischen V₀ ^– 1244 und einem Knoten "N₁₀" 1455 oberhalb von C₃ ^– 1445 angeordnet. Auf gleiche Weise ist der Schalter S₂₅ 1427 zwischen V₀ ^– 1244 und dem Knoten N₉ 1454 angeordnet, und der Schalter S₂₆ 1428 ist zwischen V₀ ⁺ 1242 und dem Knoten N₁₀ 1455 angeordnet.
Auf ähnliche Weise ist der Schalter S₂₇ 1429 zwischen ref 1418 und einem Knoten "N₁₃" 1456 oberhalb von C₆ ⁺ 1444 angeordnet, und der Schalter S₂₈ 1430 ist zwischen refgnd 1420 und einem Knoten "N₁₄" 1457 oberhalb von C₆ ^– 1446 angeordnet. Auf gleiche Weise ist der Schalter S₂₉ 1431 zwischen refgnd 1420 und dem Knoten N₁₃ 1456 angeordnet, und der Schalter S₃₀ 1432 ist zwischen ref 1418 und dem Knoten N₁₄ 1457 angeordnet.
Der Schalter S₃₁ 1433 ist zwischen einem Knoten "N₁₁" 1458 unterhalb von C₃ ⁺ 1443 und T₂ ^– 1448 angeordnet, und der Schalter S₃₂ 1434 ist zwischen dem Knoten N₁₁ 1458 und V_ref 1422 angeordnet. Auf gleiche Weise ist der Schalter S₃₃ 1435 zwischen einem Knoten "N₁₂" 1459 und T₂ ⁺ 1449 angeordnet, und der Schalter S₃₄ 1436 ist zwischen dem Knoten N₁₂ 1459 und V_ref 1422 angeordnet.
Auf ähnliche Weise ist der Schalter S₃₅ 1437 zwischen einem Knoten "N₁₅" 1460 unterhalb von C₆ ⁺ 1444 und T₂ ^– 1448 angeordnet, und der Schalter S₃₆ 1438 ist zwischen dem Knoten N₁₅ 1460 und V_ref 1422 angeordnet. Auf gleiche Weise ist der Schalter S₃₇ 1439 zwischen einem Knoten "N₁₆" 1461 unterhalb von C₆ ^– 1446 und T₂ ⁺ 1449 angeordnet, und der Schalter S₃₈ 1440 ist zwischen dem Knoten N₁₆ 1461 und V_ref 1422 angeordnet. Zusätzlich ist jedoch der Schalter S₃₉ 1441 zwischen dem Knoten N₁₆ 1461 und T₂ ^– 1448 angeordnet, und der Schalter S₄₀ 1442 ist zwischen dem Knoten N₁₅ 1460 und T₂ ⁺ 1449 angeordnet.
Bei einem bevorzugten Ausführungsbeispiel ist der Wert von C₃ ⁺ 1443 gleich dem Wert von C₃ ^– 1445, der Wert von C₄ ⁺ 1450 ist gleich dem Wert von C₄ ^– 1452, und der Wert von C₆ ⁺ 1444 ist gleich dem Wert von C₆ ^– 1446.
In dem Modulator 1400 erzeugt der Quantisierer 814, zusätzlich zu dem quantisierten Signal y[n] 828, ein invertiertes quantisiertes Signal "y[n].bar" 1462. Wenn das quantisierte Signal y[n] 828 einen Wert LOWER 902 aufweist, weist das invertierte quantisierte Signal y[n].bar 1462 einen Wert HIGHER 904 auf und umgekehrt. Sowohl das quantisierte Signal y[n] 828 als auch das invertierte quantisierte Signal y[n].bar 1462 werden von dem Puffer zur Verzögerung um eine halbe Periode 1403 empfangen, der ein verzögertes quantisiertes Signal "dely[n]" 1463 und ein verzögertes invertiertes quantisiertes Signal "dely[n].bar" 1464 erzeugt. Gemeinsam werden das quantisierte Signal y[n] 828, das invertierte quantisierte Signal y[n].bar 1462, das verzögerte quantisierte Signal dely[n] 1463 und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 als quantisierte Signale bezeichnet.
Das quantisierte Signal y[n] 828, das invertierte quantisierte Signal y[n].bar 1462, das verzögerte quantisierte Signal dely[n] 1463 und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 werden mit den Taktgeber-Wellenformen φ₁ 1224 und φ₂ 1228 verwendet, um das Ein- und Ausschalten von S₁₇ 1410, S₁₉ 1412, S₂₁ 1414, S₂₂ 1415, S₃₅ 1437, S₃₇ 1439, S₃₉ 1441 und S₄₀ 1442 zu steuern. Bei jedem dieser Schalter werden die Taktgeber-Wellenform und das mit dem Schalter verbundene quantisierte Signal auf ein logisches AND-Gate (nicht gezeigt) angewendet. Der Ausgang des logischen AND-Gate wird verwendet, um die Stellung des Schalters zu steuern. Somit schließt jeder dieser Schalter nur, wenn die mit dem Schalter verbundene Taktgeber-Wellenform sich in dem Zustand "ein" befindet und das mit dem Schalter verbundene quantisierte Signal den Wert HIGHER 904 aufweist. Der Schalter öffnet, wenn die mit dem Schalter verbundene Taktgeber-Wellenform sich in dem Zustand "aus" befindet oder wenn das mit dem Schalter verbundene quantisierte Signal den Wert LOWER 902 aufweist.
Zweckmäßigerweise sind in dem Modulator 1400 die Eingangssignale V_i ⁺ 1250, V_i ^– 1252, V₀ ⁺ 1242 und V₀ ^– 1244 in Upstream- und Downstream-Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402 mehr von den Referenzsignalen ref 1418 und refgnd 1420 entkoppelt, als die Eingangssignale V_i ⁺ 1250 und V_i ^– 1252 in dem Differenzial-Abtastnetzwerk mit Schaltkondensatoren 1200 von den Referenzsignalen ref^– 1254 und ref⁺ 1256 entkoppelt sind. Dies begrenzt die Ladungsinjektionen aus den Signalleitungsschaltern (zum Beispiel S₁₃ 1406, S₁₄ 1407, S₁₅ 1408, S₁₆ 1409, S₂₇ 1429, S₂₈ 1430, S₂₉ 1431 und S₃₀ 1432) in ref 1418 und refgnd 1420 hinein, was den Stromverbrauch der Schaltungen verringern kann, welche ref 1418 und refgnd 1420 erzeugen, um die Anforderungen hinsichtlich des Ausregelns des Modulators 1400 zu erfüllen.
Es kann gezeigt werden, dass in dieser Konfiguration das Gleichtakt-Eingangssignal V_ic der Operationsverstärker 1236 und 1447 von V_i ⁺ 1250, V_i ^– 1252, V₀ ⁺ 1242, V₀ ^– 1244, ref 1418 und refgnd 1420 unabhängig ist. V_ic ist nur von V_ref 1422 abhängig, wie in Gleichung (12) gezeigt: Vic = Vref Gleichung (12).
V_ref 1422 kann auf einen Wert in der Nähe einer der beiden Versorgungsspannungen eingestellt werden. Wenn zum Beispiel die beiden Versorgungsspannungen drei Volt und Masse betragen, kann V_ref 1422 auf einen Wert von einigen Hundert Millivolt über Masse eingestellt werden.
Wenn außerdem die Summierknotenschalter (zum Beispiel S₇ 1214, S₈ 1216, S₉ 1218, S₁₀ 1220, S₁₇ 1410, S₁₈ 1411, S₁₉ 1412, S₂₀ 1413, S₂₁ 1414, S₂₂ 1415, S₃₁ 1433, S₃₂ 1434, S₃₃ 1435, S₃₄ 1436, S₃₅ 1437, S₃₆ 1438, S₃₇ 1439, S₃₈ 1440, S₃₉ 1441 und S₄₀ 1442) als MOSFETs implementiert sind, ermöglicht es das Halten von V_ref 1422 bei einem Wert in der Nähe von Masse, dass der V_GS-Wert dieser Schalter rela tiv hohe Werte annimmt. Durch Anwendung von Gleichung (10) bewirkt dies, dass die Summierknotenschalter bei einer gegebenen Schaltergröße relativ geringe Widerstände aufweisen. Daher kann bei einem gegebenen Widerstand die Größe der Schalter verringert werden. Das Verringern der Größe der Summierknotenschalter verringert proportional die von ihnen ausgehenden Ladungsinjektionen.
Die Operationsverstärker 1236 und 1447 werden oft unter Verwendung einer einstufigen, gefalteten Kaskodentopologie implementiert, welche Hochgeschwindigkeitsoperationen unterstützen kann. Das Halten von V_ref 1422 bei einem Wert in der Nähe von Masse erleichtert diese Implementierung, wenn die Eingangssignale von MOSFETs mit p-Kanal (PMOSFETs) bei einer niedrigen Einstellung für die Versorgungsspannung empfangen werden.
Außerdem wird bei der vorliegenden Erfindung refgnd 1420 auf einen Wert gleich einer der beiden Versorgungsspannungen gesetzt. Wenn zum Beispiel die beiden Versorgungsspannungen drei Volt und Masse betragen, kann refgnd 1420 gleich Masse eingestellt werden. Zweckmäßigerweise kann dadurch der Stromverbrauch der Schaltung verringert werden, die ref 1418 und refgnd 1420 erzeugen, weil nur ref 1418 als Spannungsquelle realisiert zu werden braucht.
Außerdem verbessern bei gegebenen Größen der Abtastkondensatoren (zum Beispiel C₁ ⁺ 1232, C₁ ^– 1234) die Upstream- und Downstream-Abtastnetzwerke mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402 den Signal-Rausch-Abstand des Modulators 1400 um 3 dB gegenüber einem vergleichbaren Modulator, der ein Differenzial-Abtastnetzwerk mit Schaltkondensatoren 1200 verwendet.
In der diskreten Zeitdomäne führen jedoch, wie oben bereits erläutert, die über Kreuz gekoppelten Eingänge sowohl an dem Upstream- als auch an dem Downstream-Integrator 812 und 1104 einen Faktor von (1 + Z^–1/2) an beiden Positionen ein. Dies kann bewirken, dass die Übertragungsfunktion für das quantisierte Signal y[n] 828 sowohl in ihrem Anteil für das Analogsignal x[n] 102 als auch in dem für das Quantisierungsrauschen n[n] 1012 Pole aufweist. Der Fachmann auf diesem Gebiet erkennt, dass Pole in dem Anteil des Quantisierungsrauschens n[n] 1012 der Übertragungsfunktion kennzeichnend für einen Modulator mit einer Rauschformungs-Charakteristik von geringer Qualität sein können, die den Signal-Rausch-Abstand des Modulators verringert.
Die Einführung des Faktors (1 + z^–1/2) lässt sich erläutern, indem man die Stromkreise, die in dem Upstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 als Reaktion auf das Ein- und Ausschalten der Taktgeber-Wellenformen des Taktgebers 1222 geschlossen werden, verfolgt. (Die Analyse des Downstream-Abtastnetzwerks mit über Kreuz gekoppelten Schaltkondensatoren 1402 ist identisch.)
Zu dem Zeitpunkt t₀ schalten die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 in den Zustand "ein", während die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 in dem Zustand "aus" bleiben. Als Reaktion auf den Zustand "ein" von φ₁ 1224 schließen die Schalter S₈ 1216, S₁₀ 1220, S₁₈ 1411 und S₂₀ 1413. Als Reaktion auf den Zustand "ein" von φ_1D 1226 schließen die Schalter S₃ 1206, S₆ 1212, S₁₃ 1406 und S₁₄ 1407. Dadurch, dass S₃ 1206 und S₈ 1216 geschlossen sind, wird ein Stromkreis zwischen V_i ⁺ 1250 und V_ref 1422 durch C₁ ⁺ 1232 geschlossen. Dieser Stromkreis erlaubt es, dass das Signal V_i ⁺ 1250 als Ladung auf C₁ ⁺ 1232 abgetastet wird. Auf ähnliche Weise wird dadurch, dass S₆ 1212 und S₁₀ 1220 geschlossen sind, ein Stromkreis zwischen V_i ^– 1252 und V_ref 1422 durch C₁ ^– 1234 geschlossen. Dieser Stromkreis erlaubt es, dass das Signal V_i ^– 1252 als Ladung auf C₁ ^– 1234 abgetastet wird. Auf gleiche Weise wird dadurch, dass S₁₃ 1406 und S₁₈ 1411 geschlossen sind, ein Stromkreis zwischen ref 1418 und V_ref 1422 durch C₅ ⁺ 1416 geschlossen. Dieser Stromkreis erlaubt es, dass das Rückkopplungs-Referenzsignal ref 1418 als Ladung auf C₅ ⁺ 1416 abgetastet wird. Außerdem wird dadurch, dass S₁₄ 1407 und S₂₀ 1413 geschlossen sind, ein Stromkreis zwischen refgnd 1420 und V_ref 1422 durch C₅ ^– 1417 geschlossen. Dieser Stromkreis erlaubt es, dass das Rückkopplungs-Referenz-Massesignal refgnd 1420 als Ladung auf C₅ ⁺ 1417 abgetastet wird.
Zu dem Zeitpunkt t₁ schaltet die Taktgeber-Wellenform φ₁ 1224 in den Zustand "aus", während φ_1D 1226 in dem Zustand "ein" bleibt. Die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ₁ 1224 öffnen die Schalter S₈ 1216, S₁₀ 1220, S₁₈ 1411 und S₂₀ 1413. Durch das Öffnen des Schalters S₈ 1216 wird der Stromkreis zwischen V_i ⁺ 1250 und V_ref 1422 unterbrochen. Dies isoliert die in C₁ ⁺ 1232 gespeicherte Ladung, wodurch V_i ⁺ 1250 wirkungsvoll abgetastet wird. Auf ähnliche Weise wird durch das Öffnen des Schalters S₁₀ 1220 der Stromkreis zwischen V_i ^– 1422 und V_ref 1422 unterbrochen. Dies isoliert die in C₁ ^– 1234 gespeicherte Ladung, wodurch V_i ^– 1252 wir kungsvoll abgetastet wird. Auf gleiche Weise wird durch das Öffnen des Schalters S₁₈ 1411 der Stromkreis zwischen ref 1418 und V_ref 1422 unterbrochen. Dies isoliert die in C₅ ⁺ 1416 gespeicherte Ladung, wodurch ref 1418 wirkungsvoll abgetastet wird. Außerdem wird durch das Öffnen des Schalters S₂₀ 1413 der Stromkreis zwischen refgnd 1420 und V_ref 1422 unterbrochen. Dies isoliert die in C₅ ^– 1417 gespeicherte Ladung, wodurch refgnd 1420 wirkungsvoll abgetastet wird.
Zu dem Zeitpunkt t₂ schaltet die Taktgeber-Wellenform φ_1D 1226 in den Zustand "aus". Die Taktgeber-Wellenformen φ₁ 1224, φ₂ 1228 und φ_2D 1230 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ_1D 1226 öffnen die Schalter S₃ 1206, S₆ 1212, S₁₃ 1406 und S₁₄ 1407. Indem das Öffnen der Schalter S₃ 1206, S₆ 1212, S₁₃ 1406 und S₁₄ 1407 verzögert wird, bis die Schalter S₈ 1216, S₁₀ 1220, S₁₈ 1411 und S₂₀ 1413 geöffnet wurden, und somit die in C₁ ⁺ 1232, C₁ ^– 1234, C₅ ⁺ 1416 und C₅ ^– 1417 gespeicherten Ladungen isoliert werden, werden die abgetasteten Signale nicht von den Ladungsinjektionen beeinflusst, die nach dem Öffnen der Schalter S₈ 1216, S₁₀ 1220, S₁₈ 1411 und S₂₀ 1413 auftreten. Insbesondere werden die abtasteten Signale nicht von irgendwelchen Ladungsinjektionen verzerrt, die durch das Öffnen der Schalter S₃ 1206, S₆ 1212, S₁₃ 1406 und S₁₄ 1407 verursacht werden.
Zu dem Zeitpunkt t₃ schalten die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 in den Zustand "ein", während die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 in dem Zustand "aus" bleiben. Als Reaktion auf den Zustand "ein" von φ_2D 1230 schließen die Schalter S₁₁ 1404, S₁₂ 1405, S₁₅ 1408 und S₁₆ 1409. Als Reaktion auf den Zustand "ein" von φ₂ 1228 schließen die Schalter S₇ 1214, S₉ 1218, entweder der Schalter S₁₇ 1410 oder S₂₂ 1415 und entweder der Schalter S₁₉ 1412 oder S₂₁ 1414. Die Schalter S₁₇ 1410 und S₁₉ 1412 schließen, wenn die Taktgeber-Wellenform φ₂ 1228 sich in dem Zustand "ein" befindet und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 den Wert HIGHER 904 aufweist, während S₂₁ 1414 und S₂₂ 1415 schließen, wenn die Taktgeber-Wellenform φ₂ 1228 sich in dem Zustand "ein" befindet und das verzögerte quantisierte Signal dely[n] 1463 den Wert HIGHER 904 aufweist.
Dadurch, dass die Schalter S₇ 1214 und S₁₁ 1404 geschlossen sind, wird ein Stromkreis zwischen V_i ^– 1252 und dem invertierenden Anschluss T^– 1238 durch C₁ ⁺ 1232 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung "Q_s ⁺" in C₁ ⁺ 1232, die dem Signal V_i ⁺ 1250 entspricht, auf C₂ ⁺ 1246 übertragen wird. Die übertragene Ladung Q_s ⁺ wird durch Gleichung (13) definiert: Qs + = C1 +(Vi + – Vi –) Gleichung (13).
Auf ähnliche Weise wird dadurch, dass die Schalter S₉ 1218 und S₄ 1405 geschlossen sind, ein Stromkreis zwischen V_i ⁺ 1250 und dem nicht invertierenden Anschluss T⁺ 1240 durch C₁ ^– 1234 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung "Q_s ^–" in C₁ ^– 1234, die dem Signal V_i ^– 1252 entspricht, auf C₂ ^– 1248 übertragen wird. Die übertragene Ladung Q_S ^– wird durch Gleichung (14) definiert: QS – = C1 –(Vi – – Vi +) Gleichung (14).
Wenn die Schalter S15 1408 und S₁₇ 1410 geschlossen sind (das heißt das verzögerte invertierte quantisierte Signal dely[n].bar 1464 weist den Wert HIGHER 904 auf), wird ein Stromkreis zwischen refgnd 1420 und dem invertierenden Anschluss T^– 1238 durch C₅ ⁺ 1416 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung "Q_f ⁺" in C₅ ⁺ 1416, die dem Rückkopplungs-Referenzsignal ref 1418 entspricht, auf C₂ ⁺ 1246 übertragen wird. Die übertragene Ladung Q_f ⁺ wird durch Gleichung (15) definiert: Qf + = C5 + (refgnd – ref) Gleichung (15).
Auf ähnliche Weise wird, wenn die Schalter S₁₆ 1409 und S₁₉ 1412 geschlossen sind (das heißt das verzögerte invertierte quantisierte Signal dely[n].bar 1464 weist den Wert HIGHER 904 auf), ein Stromkreis zwischen ref 1418 und dem nicht invertierenden Anschluss T⁺ 1240 durch C₅ ^– 1417 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung "Q_f ^–" in C₅ ^– 1417, die dem Rückkopplungs-Referenz-Massesignal refgnd 1420 entspricht, auf C₂ ^– 1248 übertragen wird. Die übertragene Ladung Q_f ^– wird durch Gleichung (16) definiert: Qf – = C5 –(ref – refgnd) Gleichung (16).
Wenn alternativ die Schalter S₁₅ 1408 und S₂₂ 1415 geschlossen sind (das heißt, das verzögerte quantisierte Signal dely[n] 1463 weist den Wert HIGHER 904 auf), wird ein Stromkreis zwischen refgnd 1420 und dem nicht invertierenden An schluss T⁺ 1240 durch C₅ ⁺ 1416 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung Q_f ⁺ in C₅ ⁺ 1416, die dem Rückkopplungs-Referenzsignal ref 1418 entspricht, auf C₂ ^– 1248 übertragen wird. Die übertragene Ladung Q_f ⁺ wird durch Gleichung (15) definiert. Auf ähnliche Weise wird, wenn die Schalter S₁₆ 1409 und S₂₁ 1414 geschlossen sind (das heißt, das verzögerte quantisierte Signal dely[n] 1463 weist den Wert HIGHER 904 auf), ein Stromkreis zwischen ref 1418 und dem invertierenden Anschluss T^– 1238 durch C₅ ^– 1417 geschlossen. Dieser Stromkreis ermöglicht es, dass die Ladung Q_f ^– in C₅ ^– 1417, die dem Rückkopplungs-Referenz-Massesignal refgnd 1420 entspricht, auf C₂ ^– 1248 übertragen wird. Die übertragene Ladung Q_f ^– wird durch Gleichung (16) definiert.
Wenn somit das verzögerte invertierte quantisierte Signal dely[n].bar 1464 den Wert HIGHER 904 aufweist, können die Ladung Q⁺ an dem invertierenden Anschluss T^– 1238 und die Ladung Q^– an dem nicht invertierenden Anschluss T⁺ 1240 so ausgedrückt werden, wie in den Gleichungen (17) und (18) gezeigt ist: Q+ = [C1 +(Vi + – Vi –) + C5 +(refgnd – ref)] Gleichung (17); Q– = [C1 –(Vi + – Vi +) + C5 +(refgnd – ref)] Gleichung (18).
Alternativ können, wenn das verzögerte quantisierte Signal dely[n] 1463 den Wert HIGHER 904 aufweist, die Ladung Q⁺ an dem invertierenden Anschluss T^– 1238 und die Ladung Q^– an dem nicht invertierenden Anschluss T⁺ 1240 so ausgedrückt werden, wie in den Gleichungen (19) und (20) gezeigt: Q+ = [C1 +(Vi + – Vi –) + C5 –(ref – refgnd)] Gleichung (19); Q– = [C1 –(Vi + – Vi +) + C5 –(ref – refgnd)] Gleichung (20).
Zu dem Zeitpunkt t₄ schaltet die Taktgeber-Wellenform φ₂ 1228 in den Zustand "aus", während φ_2D 1230 in dem Zustand "ein" bleibt. Die Taktgeber-Wellenformen φ₁ 1224 und φ₂ 1228 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ₂ 1228 öffnen die Schalter S₇ 1214, S₉ 1218, entweder der Schalter S₁₇ 1410 oder S₂₂ 1415 und entweder der Schalter S₁₉ 1412 oder S₂₁ 1414.
Durch das Öffnen des Schalters S₇ 1214 wird der Stromkreis zwischen V_i ^– 1252 und dem invertierenden Anschluss T^– 1238 unterbrochen. Dadurch wird die auf C₂ ⁺ 1246 übertragene Ladung isoliert. Durch das Öffnen des Schalters S₉ 1218 wird zusätzlich der Stromkreis zwischen V_i ⁺ 1250 und dem nicht invertierenden Anschluss T⁺ 1240 unterbrochen. Dadurch wird die auf C₂ ^– 1248 übertragene Ladung isoliert. Auf gleiche Weise wird durch das Öffnen des Schalters S₁₇ 1410 der Stromkreis zwischen refgnd 1420 und dem invertierenden Anschluss T^– 1238 unterbrochen. Dadurch wird die auf C₅ ⁺ 1416 übertragene Ladung isoliert. Außerdem wird durch das Öffnen des Schalters S₁₉ 1412 der Stromkreis zwischen ref 1418 und dem nicht invertierenden Anschluss T⁺ 1240 unterbrochen. Dadurch wird die auf C₅ ^– 1417 übertragene Ladung isoliert. Alternativ wird durch das Öffnen des Schalters S₂₁ 1414 der Stromkreis zwischen refgnd 1420 und dem nicht invertierenden Anschluss T⁺ 1240 unterbrochen. Dadurch wird die auf C₅ ⁺ 1416 übertragene Ladung isoliert. Auf ähnliche Weise wird durch das Öffnen des Schalters S₂₂ 1415 der Stromkreis zwischen ref 1418 und dem invertierenden Anschluss T^– 1238 unterbrochen. Dadurch wird die auf C₅ ^– 1417 übertragene Ladung isoliert.
Zu dem Zeitpunkt t₅ schaltet die Taktgeber-Wellenform φ_2D 1230 in den Zustand "aus". Die Taktgeber-Wellenformen φ₁ 1224, φ_1D 1226 und φ₂ 1228 bleiben in dem Zustand "aus". Als Reaktion auf den Zustand "aus" von φ_2D 1230 öffnen S₁₁ 1404, S₁₂ 1405, S₁₅ 1408 und S₁₆ 1409. Indem das Öffnen von S₁₁ 1404, S₁₂ 1405, S₁₅ 1408 und S₁₆ 1409 verzögert wird, bis die Schalter S₇ 1214, S₉ 1218, entweder der Schalter S₁₉ 1410 oder S₂₂ 1415 und entweder der Schalter S₁₉ 1412 oder S₂₁ 1414 geöffnet wurden, werden die übertragenen Signale nicht von den Ladungsinjektionen beeinflusst, die nach dem Öffnen der Schalter S₇ 1214, S₉ 1218, entweder Schalter S₁₇ 1410 oder S₂₂ 1415 und entweder Schalter S₁₉ 1412 oder S₂₁ 1414 auftreten.
Insbesondere werden die übertragenen Signale nicht von irgendwelchen Ladungsinjektionen verzerrt, die durch das Öffnen der Schalter S₁₁ 1404, S₁₂ 1405, S₁₅ 1408 und S₁₆ 1409 verursacht werden.
Zu dem Zeitpunkt t₆ schalten die Taktgeber-Wellenformen φ₁ 1224 und φ_1D 1226 in den Zustand "ein", während die Taktgeber-Wellenformen φ₂ 1228 und φ_2D 1230 in dem Zustand "aus" bleiben. Die Reaktion des Netzwerks 1200 auf den Zustand "ein" von φ₁ 1224 und φ_1D 1226 ist identisch mit der Reaktion auf den Zustand "ein" zu dem Zeitpunkt t₀, wie oben erläutert. Auf gleiche Weise funktioniert das Netzwerk 1200 zu Zeitpunkten nach t₆ auf die oben erläuterte Weise. Somit definiert die Zeit zwischen t₀ und t₆ die Periode des Taktgebers 1222.
Die Einführung des Faktors (1 + z^–1/2) lässt sich erläutern, indem man zum Beispiel Gleichung (6) mit Gleichung (17) vergleicht. Gleichung (6) zeigt, dass während der Periode des Taktgebers 1222 die Ladung Q⁺ an dem invertierenden Anschluss T^– 1238 eine Funktion von V_i ⁺ 1250 ist. Gleichung (17) hingegen zeigt, dass die Ladung Q⁺ eine Funktion sowohl von V_i ⁺ 1250 als auch von V_i ^– 1252 ist. Wie oben erläutert, wird die Komponente V_i ^– 1252 der Ladung Q⁺ während der zweite Hälfte der Periode des Taktgebers 1222 auf C₂ ⁺ 1246 übertragen. Somit wird in dem Netzwerk 1401 (bzw. in dem Netzwerk 1402) V_i ⁺ 1250 während der ersten Hälfte der Periode des Taktgebers 1222 wirkungsvoll abgetastet, während V_i ^– 1252 während der zweiten Hälfte der Periode des Taktgebers 1222 wirkungsvoll abgetastet wird. Der Fachmann auf diesem Gebiet wird erkennen, dass in der diskreten Zeitdomäne dieses Merkmal durch einen Faktor (1 + z^–1/2) dargestellt wird, wobei z^–1/2 eine Verzögerung von einer halben Periode des Taktgebers 1222 angibt.
Glücklicherweise kompensiert die vorliegende Erfindung das durch den Faktor (1 + z^–1/2) gestellte Problem durch folgende Maßnahmen: (1) Verringern der Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 und (2) Erhöhen der Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte der Periode des Taktgebers 1222.
Da sowohl V_i ⁺ 1250 als auch V_i ^– 1252 zu der Ladung Q⁺ beitragen, wird die Verstärkung (zum Beispiel a₃) des entsprechenden Integrators (zum Beispiel des ersten Integrators 812) durch die Abtast- und Integrator-Rückkopplungskondensatoren bestimmt, wie in Gleichung (21) gezeigt: Verstärkung = 2Cs/Cf Gleichung (21),wobei C_s für den positiven Teil des Netzwerks 1401 C₁ ⁺ 1232 und für den negativen Teil des Netzwerks 1401 C₁ ^– 1234 ist, und wobei C_f für den positiven Teil des Netzwerks 1401 C₂ ⁺ 1246 und für den negativen Teil des Netzwerks 1401 C₂ ^– 1248 ist.
Auf ähnliche Weise wird, da sowohl V_i ⁺ 1250 als auch V_i ^– 1252 zu der Ladung Q⁺ beitragen, der Rückkopplungsfaktor durch die Abtast- und Integrator-Rückkopplungskondensatoren bestimmt, wie in Gleichung (22) gezeigt ist: Rückkopplungsfaktor = Cf/[Cf + ½Cs] Gleichung (22).
Wenn somit die Abtast- und Integrator-Rückkopplungskondensatoren des Integrators 812 in dem Modulator 1400 dieselbe Größe aufweisen wie die Abtast- und Integrator-Rückkopplungskondensatoren des Integrators 812 in dem Modulator 1100 und wenn der Integrator 812 in dem Modulator 1400 denselben Stromverbrauch aufweist wie der Integrator 812 in dem Modulator 1100, ist der Rückkopplungsfaktor des Integrators 812 in dem Modulator 1400 größer als der des Integrators 812 in dem Modulator 1100. In dieser Situation zeichnet sich der zum Implementieren des Integrators 812 in dem Modulator 1400 verwendete Operationsverstärker durch eine größere Bandbreite aus als der zum Implementieren des Integrators 812 in dem Modulator 1100 verwendete Operationsverstärker. Wie oben bereits erläutert, entspricht eine solche größere Bandbreite einer schnelleren Ansprechzeit (bzw. Ausregelzeit) des zum Implementieren des Integrators 812 in dem Modulator 1400 verwendeten Operationsverstärkers. Alternativ kann die Bandbreite des zum Implementieren des Integrators 812 in dem Modulator 1400 verwendeten Operationsverstärkers gleich der Bandbreite des zum Implementieren des Integrators 812 in dem Modulator 1100 verwendeten Operationsverstärkers gehalten werden, so dass der Stromverbrauch des Modulators 1400 verringert wird.
15A bis 15E sind diskrete Zeitdomänenmodelle 1500A bis 1500E von einstufigen Ein-Bit-Delta-Sigma-Modulatoren zweiter Ordnung. Gemeinsam zeigen die Modelle 1500A bis 1500E in der diskreten Zeitdomäne die Topologieänderungen zwischen den Modulatoren 1100 und 1400.
15A ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500A des Modulators 1100. Das Modell 1500A umfasst das Upstream-Abtast- und Integrationsverzögerungselement 1002, den Summierknoten Σ₀ 810, einen zeitdiskreten Upstream-Integrator 1502, ein Downstream-Abtast- und Integrationsverzögerungsele ment 1504, einen zweiten Summierknoten Σ₂ 1102, einen zeitdiskreten Downstream-Integrator 1506, das Verstärkungselement 1006, den dritten Summierknoten Σ₁ 1008, das Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 und das Rückkopplungs-Verzögerungselement 1010. Das Abtast- und Integrationsverzögerungselement 1002, der Summierknoten Σ₀ 810, der zeitdiskrete Upstream-Integrator 1502, das Downstream-Abtast- und Integrationsverzögerungselement 1504, der zweite Summierknoten Σ₂ 1102, der zeitdiskrete Downstream-Integrator 1506, das Verstärkungselement 1006 und der dritte Summierknoten Σ₁ 1008 sind entlang des Signalwegs 808 jeweils in Reihe geschaltet. Die Upstream- und Downstream-Abtast- und Integrationsverzögerungselemente 1002 und 1504 weisen jeweils die Übertragungsfunktion z^–1 auf. Die zeitdiskreten Upstream- und Downstream-Integratoren 1502 und 1506 weisen jeweils die Übertragungsfunktion 1/(1 – z^–1) auf. Der zeitdiskrete Upstream-Integrator 1502 weist die Verstärkung a₃ auf. Der zeitdiskrete Downstream-Integrator 1504 weist die Verstärkung a₄ auf. Das Verstärkungselement 1006 weist die Verstärkung k₁ auf. Das Rückkopplungs-Verzögerungselement 1010 ist zwischen dem Knoten N₀ 806 und dem Summierknoten Σ₀ 810 mit dem Signalweg 808 parallel geschaltet. Das Rückkopplungs-Verzögerungselement 1010 weist die Übertragungsfunktion z^–1 auf. Das Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 ist zwischen den Rückkopplungs-Verzögerungselement 1010 und den zweiten Summierknoten Σ₂ 1102 geschaltet.
Bei dem Modell 1500A wird an dem zweiten Summierknoten Σ₁ 1008 Quantisierungsrauschen n[n] 1012 addiert. Ein integriertes Upstream-Signal "v_ua[n]" 1508 wird zwischen dem zeitdiskreten Upstream-Integrator 1502 und dem Downstream-Abtast- und Integrationsverzögerungselement 1504 erzeugt. Ein integriertes Downstream-Signal "v_da[n]" 1510 wird zwischen dem zeitdiskreten Downstream-Integrator 1506 und dem Verstärkungselement 1006 erzeugt. Unter nochmaliger Bezugnahme auf Gleichung (3) (unten nochmals aufgeführt) kann das quantisierte Signal y[n] 828 für das Modell 1500A wie folgt ausgedrückt werden: y[n] = x[n]z–2 + n[n](1 – z–1)2 Gleichung (3).
Es ist wünschenswert, dass der Modulator 1100 eine Hochpassfilterung des Quantisierungsrauschens n[n] 1012 vornimmt.
Leider hängen, wenn der Modulator 1100 das Differenzial-Abtastnetzwerk mit Schaltkondensatoren 1200 verwendet, das Gleichtakt-Eingangssignal V_ic der Operationsverstärker, welche die Integratoren 1102 und 1502 implementieren, von V_i ⁺ 1250, V_i ^– 1252, V₀ ⁺ 1242, V₀ ^– 1244, ref^– 1254, ref⁺ 1256 und V_CM 1264 ab. Da (ref⁺ + ref^–)/2 und V_CM 1264 herkömmlicherweise bei Werten auf der Hälfte zwischen den beiden Versorgungsspannungen gehalten werden, kann der Modulator 1100 einen beträchtlichen Stromverbrauch aufweisen. Dies ist insbesondere der Fall, wenn die Stromkreise, welche die Referenzsignale ref^– 1254 und ref⁺ 1256 erzeugen, bestimmte Anforderungen hinsichtlich der Ausregelung beim Vorhandensein von Ladungsinjektionen aus den Signalleitungsschaltern (zum Beispiel S₁ 1202, S₂ 1204, S₃ 1206, S₄ 1208, S₅ 1210 und S₆ 1212) erfüllen müssen. Diese Ladungsinjektionen können wesentlich sein, weil die Signalleitungsschalter eng mit den Referenzsignalen ref^– 1254 und ref⁺ 1256 gekoppelt sind.
Ferner bewirkt, wenn die Summierknotenschalter (zum Beispiel S₇ 1214, S₈ 1216, S₉ 1218 und S₁₀ 1220) als MOSFETs implementiert sind, das Beibehalten von (V_i ⁺ + V_i ^–)/2, (ref⁺ + ref^–)/2 und V_CM bei Werten auf der Hälfte zwischen den beiden Versorgungsspannungen, dass der V_GS-Wert dieser Schalter relativ gering ist. Durch Anwendung von Gleichung (8) bewirkt dies, dass die Summierknotenschalter relativ hohe Widerstände aufweisen, die in der Regel mit relativ großen Schaltern verbunden sind. Große Schalter können dementsprechend große Ladungsinjektionen verursachen.
15B ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500B eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung, bei dem die funktionelle Abtastkomponente 202 des Upstream-Integrators 812 als Upstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 ausgeführt ist. Das Modell 1500B umfasst das Modell 1500A und ein über Kreuz gekoppeltes Upstream-Element 1512. Das über Kreuz gekoppelte Upstream-Element 1512 ist oberhalb des ersten Summierknotens Σ₀ 810 angeschlossen und weist eine Übertragungsfunktion "(1 + z^–1/2)" auf. Im Vergleich zu dem Modulator 1100 tastet der Modulator 1400 Ladungen während beider Hälften der Periode des Taktgebers 1222 ab. Um die während der zweiten Hälfte der Periode des Taktgebers 1222 empfangene zusätzliche Ladung zu berücksichtigen, wird der zeitdiskrete Upstream-Integrator 1502 durch einen zeitdiskreten Upstream-Integrator 1514 ersetzt. Der zeitdiskrete Upstream-Integrator 1514 weist die Übertragungsfunktion 1/(1 – z^–1), aber eine Ver stärkung von "a₃/2" auf. Um bei dem Rückkopplungssignal fdbk[n] 830 die Verringerung der Verstärkung zu kompensieren, die mit dem zeitdiskreten Upstream-Integrator 1514 verbunden ist, ist ein zweites Verstärkungselement 1516 zwischen dem Rückkopplungs-Verzögerungselement 1010 und dem ersten Summierknoten Σ₀ 810 mit dem Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 parallel geschaltet. Das zweite Verstärkungselement 1516 weist eine Verstärkung von zwei auf.
Ein integriertes Upstream-Signal "v_ub[n]" 1518 wird zwischen dem zeitdiskreten Upstream-Integrator 1514 und dem Downstream-Abtast- und Integrationsverzögerungselement 1504 erzeugt. Ein integriertes Downstream-Signal "v_db[n]" 1520 wird zwischen dem zeitdiskreten Downstream-Integrator 1506 und dem Verstärkungselement 1006 erzeugt. Das quantisierte Signal y[n] 828 für das Modell 1500B kann wie in Gleichung (23) gezeigt ausgedrückt werden: y[n] = x[n](1 + z–1/2)z–2 + n[n](1 – z–1)2 Gleichung (23).
Es ist wünschenswert, dass der Modulator des Modells 1500B eine Hochpassfilterung des Quantisierungsrauschens n[n] 1012 vornimmt. Da zusätzlich die Eingangssignale V_i ⁺ 1250 und V_i ^– 1252 in dem Upstream- Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 mehr von den Referenzsignalen ref 1418 und refgnd 1420 entkoppelt sind als die Eingangssignale V_i ⁺ 1250 und V_i ^– 1252 in dem Differenzial-Abtastnetzwerk mit Schaltkondensatoren 1200 von den Referenzsignalen ref^– 1254 und ref⁺ 1256 entkoppelt sind, sind die Ladungsinjektionen aus den Signalleitungsschaltern (zum Beispiel S₁₃ 1406, S₁₄ 1407, S₁₅ 1408 und S₁₆ 1409) in ref 1418 und refgnd 1420 hinein begrenzt. Dies kann den Stromverbrauch der Schaltungen verringern, die ref 1418 und refgnd 1420 erzeugen, um die Anforderungen hinsichtlich der Ausregelung des Modulators von Modell 1500B zu erfüllen.
Wenn außerdem die Summierknotenschalter (zum Beispiel S₇ 1214, S₈ 1216, S₉ 1218, S₁₀ 1220, S₁₇ 1410, S₁₈ 1411, S₁₉ 1412, S₂₀ 1413, S₂₁ 1414 und S₂₂ 1415) als MOSFETs implementiert sind, ermöglicht es das Halten von V_ref 1422 bei einem Wert in der Nähe von Masse, dass der V_GS-Wert dieser Schalter relativ hohe Werte annimmt. Durch Anwendung von Gleichung (10) bewirkt dies, dass die Summierknotenschalter bei einer gegebenen Schaltergröße relativ geringe Widerstände aufweisen. Daher kann bei einem gegebenen Widerstand die Größe der Schalter verringert wer den. Das Verringern der Größe der Summierknotenschalter verringert proportional die von ihnen ausgehenden Ladungsinjektionen.
Der Modulator von Modell 1500B setzt jedoch nicht das gesamte Potenzial der Vorteile von über Kreuz gekoppelten Eingangsschaltungen um, weil das Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 nur von dem Upstream-Integrator 812 verwendet wird.
15C ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500C eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung mit Integratoren 812 und 1104 mit Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402. Das Modell 1500C umfasst das Modell 1500B und ein über Kreuz gekoppeltes Downstream-Element 1522. Das über Kreuz gekoppelte Downstream-Element 1522 ist zwischen den zeitdiskreten Upstream-Integrator 1514 und den Downstream-Abtast- und Integrationsverzögerungselement 1504 geschaltet. Das über Kreuz gekoppelte Downstream-Element 1522 weist eine Übertragungsfunktion "(1 + z^–1/2)" auf. Um die während der zweiten Hälfte der Periode des Taktgebers 1222 empfangene zusätzliche Ladung zu berücksichtigen, wird der zeitdiskrete Downstream-Integrator 1506 durch einen zeitdiskreten Downstream-Integrator 1524 ersetzt. Der zeitdiskrete Downstream-Integrator 1524 weist die Übertragungsfunktion 1/(1 – z^–1), aber eine Verstärkung von "a₄/2" auf. Um bei dem Rückkopplungssignal fdbk[n] 830 die Verringerung der Verstärkung zu kompensieren, die mit dem zeitdiskreten Downstream-Integrator 1524 verbunden ist, wird das Kompensationsverstärkungselement höherer Ordnung 2a₃ 1106 durch ein Kompensationsverstärkungselement höherer Ordnung "4a₃" 1526 ersetzt, das eine Verstärkung von "4a₃" aufweist.
Ein integriertes Upstream-Signal "v_ub[n]" 1518 wird zwischen dem zeitdiskreten Upstream-Integrator 1514 und dem über Kreuz gekoppelten Downstream-Element 1522 erzeugt. Ein integriertes Downstream-Signal "v_dc[n]" 1528 wird zwischen dem zeitdiskreten Downstream-Integrator 1524 und dem Verstärkungselement 1006 erzeugt. Das quantisierte Signal y[n] 828 für das Modell 1500C kann wie in Gleichung (24) gezeigt ausgedrückt werden: y[n] = [1/2x[n](1 + z–1/2)2z–2 + n[n](1 – z–1)2]/[1 – z + z–2 + z–5/2] Gleichung (24).
Obwohl der Modulator von Modell 1500C so konfiguriert ist, das er das gesamte Potenzial der Vorteile von über Kreuz gekoppelten Eingangsschaltungen umsetzt, bewirkt leider das Vorhandensein des Netzwerks 1402 in der Rückkopplungsschleife, dass die Übertragungsfunktion sowohl in ihrem Anteil für das Analogsignal x[n] 102 als auch in dem für das Quantisierungsrauschen n[n] 1012 Pole aufweist. Der Fachmann auf diesem Gebiet erkennt, dass die Pole in dem Anteil des Quantisierungsrauschens n[n] 1012 der Übertragungsfunktion kennzeichnend für einen Modulator mit einer Rauschformungs-Charakteristik von geringer Qualität sein können, die den Signal-Rausch-Abstand des Modulators verringert.
Die vorliegende Erfindung kompensiert dieses Problem durch die folgenden Maßnahmen: (1) Verringern der Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 und (2) Erhöhen der Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte der Periode des Taktgebers 1222.
15D ist ein Schaltbild eines diskreten Zeitdomänenmodells 1500D eines einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung in Pipeline-Architektur mit Integratoren 812 und 1104 mit Abtastnetzwerken mit über Kreuz gekoppelten Schaltkondensatoren 1401 und 1402. Das Modell 1500D umfasst das Modell 1500C, abgesehen davon, dass das Downstream-Abtast- und Integrationsverzögerungselement 1504 durch ein Downstream-Abtast- und Integrationsverzögerungselement 1530 ersetzt wird. Das Downstream-Abtast- und Integrationsverzögerungselement 1530 weist eine Übertragungsfunktion "z^–1/2" auf, was eine Verringerung der Abtast- und Integrationsverzögerung um eine halbe Periode des Taktgebers 1222 darstellt. Eine solche Verringerung der Abtast- und Integrationsverzögerung wird durch einen Taktgeber in Pipeline-Architektur ausgeführt. Das integrierte Upstream-Signal "v_ub[n]" 1518 wird zwischen dem zeitdiskreten Upstream-Integrator 1514 und dem über Kreuz gekoppelten Downstream-Element 1522 erzeugt. Ein integriertes Downstream-Signal "v_dd[n]" 1532 wird zwischen dem zeitdiskreten Downstream-Integrator 1524 und dem Verstärkungselement 1006 erzeugt.
Bei dem Modulator von Modell 1500D bewirkt der Taktgeber in Pipeline-Architektur, dass die Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 verringert wird. Der Taktgeber in Pipeline-Architektur wird ausgeführt, indem die Ausrichtung der Taktgeber-Wellenformen (das heißt φ₁ 1224, φ_1D 1226, φ₂ 1228 und φ_2D 1230) an den Schaltern des Netzwerks 1402 (das heißt S₂₃ 1425, S₂₄ 1426, S₂₅ 1427, S₂₆ 1428, S₂₇ 1429, S₂₈ 1430, S₂₉ 1431, S₃₀ 1432, S₃₁ 1433, S₃₂ 1434, S₃₃ 1435, S₃₄ 1436, S₃₅ 1437, S₃₆ 1438, S₃₇ 1439, S₃₈ 1440, S₃₉ 1441 und S₄₀ 1442) gegenüber der Ausrichtung der Taktgeber-Wellenformen an den Schaltern des Netzwerks 1401 (das heißt, S₃ 1206, S₆ 1212, S₇ 1214, S₈ 1216, S₉ 1218, S₁₀ 1220, S₁₁ 1404, S₁₂ 1405, S₁₃ 1406, S₁₄ 1407, S₁₅ 1408, S₁₆ 1409, S₁₇ 1410, S₁₈ 1411, S₁₉ 1412, S₂₀ 1413, S₂₁ 1414 und S₂₂ 1415) umgekehrt wird, so dass die Abtastphase des Netzwerks 1402 der Integrationsphase des Netzwerks 1401 entspricht und umgekehrt.
Auf diese Weise werden, während in dem Netzwerk 1401 die Schalter S₈ 1216, S₁₀ 1220, S₁₈ 1411 und S₂₀ 1413 als Reaktion auf die Taktgeber-Wellenform φ₁ 1224 ein- bzw. ausgeschaltet werden, in dem Netzwerk 1402 die Schalter S₃₂ 1434, S₃₄ 1436, S₃₆ 1438 und S₃₈ 1440 als Reaktion auf die Taktgeber-Wellenform φ₂ 1228 ein- bzw. ausgeschaltet. Auf ähnliche Weise werden, während in dem Netzwerk 1401 die Schalter S₃ 1206, S₆ 1212, S₁₃ 1406 und S₁₄ 1407 als Reaktion auf die Taktgeber-Wellenform φ_1D 1226 ein- bzw. ausgeschaltet werden, in dem Netzwerk 1402 die Schalter S₂₃ 1425, S₂₄ 1426, S₂₇ 1429 und S₂₈ 1430 als Reaktion auf die Taktgeber-Wellenform φ_2D 1230 ein- bzw. ausgeschaltet. Auf gleiche Weise werden, während in dem Netzwerk 1401 die Schalter S₇ 1214, S₉ 1218, S₁₇ 1410, S₁₉ 1412, S₂₁ 1414 und S₂₂ 1415 als Reaktion auf die Taktgeber-Wellenform φ₂ 1228 ein- bzw. ausgeschaltet werden, in dem Netzwerk 1402 die Schalter S₃₁ 1433, S₃₃ 1435, S₃₅ 1437, S₃₇ 1439, S₃₉ 1441 und S₄₀ 1442 als Reaktion auf die Taktgeber-Wellenform φ₁ 1224 ein- bzw. ausgeschaltet. Außerdem werden, während in dem Netzwerk 1401 die Schalter S₁₁ 1404, S₁₂ 1405, S₁₅ 1408 und S₁₆ 1409 als Reaktion auf die Taktgeber-Wellenform φ_2D 1230 ein- bzw. ausgeschaltet werden, in dem Netzwerk 1402 die Schalter S₂₅ 1427, S₂₆ 1428, S₂₉ 1431 und S₃₀ 1432 als Reaktion auf die Taktgeber-Wellenform φ_1D 1226 ein- bzw. ausgeschaltet.
16A bis 16D sind Graphen 1600A bis 1600D von integrierten Signalen v_ub[n] 1518, v_db[n] 1520, v_dc[n] 1528 und v_dd[n] 1532. Gemeinsam zeigen die Graphen 1600A bis 1600D, wie in dem Modell 1500D das Verringern der Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 teilweise die Pole in dem Anteil für das Quantisierungsrauschen n[n] 1012 der Übertragungsfunktion für das quantisierte Signal y[n] 828 kompensiert.
16A ist ein Graph 1600A des integrierten Signals v_ub[n] 1518 über einen Zeitraum "t" 1602. Es sei daran erinnert, dass das integrierte Signal v_ub[n] 1518 von den Modulatoren der Modelle 1500B, 1500C und 1500D unterhalb des zeitdiskreten Upstream-Integrators 1514 erzeugt wird und die Auswirkungen des über Kreuz gekoppelten Upstream-Elements 1512 umfasst. Der Graph 1600A weist eine willkürlich gewählte Form auf und ist zum Zweck der Veranschaulichung dargestellt.
16B ist ein Graph 1600B des integrierten Signals v_db[n] 1520 über den Zeitraum t 1602. Das integrierte Signal v_db[n] 1520 des Graphen 1600B umfasst nicht die Auswirkung des analogen Rückkopplungssignals fdbk[n] 830, sondern ist vielmehr auf das Downstream-Abtast- und Integrationsverzögerungselement 1504 und den zeitdiskreten Downstream-Integrator 1506 begrenzt. Das integrierte Signal v_db[n] 1520 kann wie in Gleichung (25) gezeigt ausgedrückt werden: vdb[n] – vub[n]z–1/(1 – z–1) Gleichung (25).
In der Zeitdomäne kann die Gleichung (25) wie in Gleichung (26) gezeigt umgestaltet werden: vdb[n] = vdb[n – 1] + vub[n – 1] Gleichung (26).
Unter Verwendung der Gleichung (26) und des Graphen 1600A zeigt der Graph 1600B das integrierte Signal v_db[n] 1520.
16C ist ein Graph 1600C des integrierten Signals v_dc[n] 1528 über den Zeitraum t 1602. Das integrierte Signal v_dc[n] 1528 des Graphen 1600C umfasst nicht die Auswirkung des analogen Rückkopplungssignals fdbk[n] 830, sondern ist vielmehr auf das über Kreuz gekoppelte Downstream-Element 1522, das Downstream-Abtast- und Integrationsverzögerungselement 1504 und den zeitdiskreten Downstream-Integrator 1524 begrenzt. Das integrierte Signal v_dc[n] 1528 kann wie in Gleichung (27) gezeigt ausgedrückt werden: vdc[n] = ½vub[n](1 + z–1/2)z–1(1 – z–1) Gleichung (27).
In der Zeitdomäne kann die Gleichung (27) wie in Gleichung (28) gezeigt umgestaltet werden: vdc[n] = vdc[n – 1] + ½vub[n – 1] + ½vub[n – 3/2] Gleichung (28).
Unter Verwendung der Gleichung (28) und des Graphen 1600A zeigt der Graph 1600C das integrierte Signal v_dc[n] 1528.
16D ist ein Graph 1600D des integrierten Signals v_dd[n] 1532 über den Zeitraum t 1602. Das integrierte Signal v_dd[n] 1532 des Graphen 1600D umfasst nicht die Auswirkung des analogen Rückkopplungssignals fdbk[n] 830, sondern ist vielmehr auf das über Kreuz gekoppelte Downstream-Element 1522, das Downstream-Abtast- und Integrationsverzögerungselement 1530 und den zeitdiskreten Downstream-Integrator 1524 begrenzt. Das integrierte Signal v_dd[n] 1532 kann wie in Gleichung (29) gezeigt ausgedrückt werden: vdd[n] = ½2 vub[n](1 + z–1/2)z–1/2/(1 – z–1) Gleichung (29).
In der Zeitdomäne kann die Gleichung (29) wie in Gleichung (30) gezeigt umgestaltet werden: Gleichung (30) v_dd[n] = V_dd[n – 1] + ½v_ub[n – 1/2] + ½v_ub[n – 1].
Unter Verwendung der Gleichung (30) und des Graphen 1600A zeigt der Graph 1600D das integrierte Signal v_dd[n] 1532.
Es sei daran erinnert, dass das integrierte Signal v_db[n] 1520 mit dem Modulator des Modells 1500B verbunden ist. Bei dem Modell 1500B weist das quantisierte Signal y[n] 828 die in Gleichung (23) gezeigte Übertragungsfunktion auf. Es ist wünschenswert, dass in dem Anteil für das Quantisierungsrauschen n[n] 1012 der in Gleichung (23) gezeigten Übertragungsfunktion keine Pole vorhanden sind. Ein Vergleich der Formen der Graphen 1600B, 1600C und 1600D zeigt, dass die Form des Graphen 1600D ähnlich der Form des Graphen 1600B ist und dass die Formen der beiden Graphen 1600D und 1600B sich von der Form des Graphen 1600C unterscheiden. Eine weitere Untersuchung zeigt, dass jede Wertänderung entlang des Graphen 1600D gleich einer entsprechenden Wertänderung entlang des Graphen 1600B ist. Wenn sich zum Beispiel der Wert des Graphen 1600B von null auf eins ändert, ändert sich der Wert des Graphen 1600D von null auf eins; wenn sich der Wert des Graphen 1600B von eins auf drei ändert, ändert sich der Wert des Graphen 1600D von eins auf drei, usw. Somit zeigt der Graph 1600D, dass durch Verringern der Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 das über Kreuz gekoppelte Downstream-Element 1522 wirkungsvoll zu einem Verstärkungselement mit einer Verstärkung von zwei wird. Diese Verstärkung wird nachfolgend dadurch verringert, dass die Verstärkung des zeitdiskreten Downstream-Integrators 1524 auf a₄/2 eingestellt wird.
Qualitativ gesehen empfängt der Downstream-Integrator 1104 innerhalb der Periode des Taktgebers 1222 von dem Upstream-Integrator 812 sowohl eine aktuelle Ladung als auch eine Ladung, die um die Hälfte der Periode des Taktgebers 1222 verzögert ist. Da jedoch der Upstream-Integrator 812 während der zweiten Hälfte der Periode des Taktgebers 1222 keine neue Ladung empfangt, sondern vielmehr die aktuelle Ladung beibehält, wird die aktuelle Ladung während der Periode des Taktgebers 1222 von dem Downstream-Integrator 1104 zweimal empfangen. Somit wird das über Kreuz gekoppelte Downstream-Element 1522 wirkungsvoll zu einem Verstärkungselement mit einer Verstärkung von zwei.
Unter nochmaliger Bezugnahme auf 15D kann das quantisierte Signal y[n] 828 für das Modell 1500D wie in Gleichung (31) gezeigt ausgedrückt werden: y[n] = [(1/4) × [n](1 + Z–1/2)2z–3/2 + n[n](1 – z–1)2]/[1 + ½z–3/2 – ½z–2] Gleichung (31)
Leider weist das quantisierte Signal y[n] 828 nach wie vor sowohl in seinem Anteil für das Analogsignal x[n] 102 als auch in dem für das Quantisierungsrauschen n[n] 1012 Pole auf. Dies liegt daran, dass, während die Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 des Modulators von dem Modell 1500D um die Hälfte der Periode des Taktgebers 1222 verringert wurde, die Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, nicht entsprechend erhöht wurde.
Diese Situation ist auch grafisch in 16A bis 16D dargestellt. Während 16A bis 16D zeigen, dass Wertänderungen entlang der Graphen 1600B und 1600C (das heißt v_db[n] 1520 und v_dc[n] 1528) Wertänderungen entlang des Graphen 1600A (das heißt v_ub[n] 1518) um die Periode des Taktgebers 1222 verzögern, zeigen sie außerdem, dass Wertänderungen entlang des Graphen 1600D (das heißt v_dd[n] 1532) Wertänderungen entlang des Graphen 1600A (das heißt v_ub[n] 1518) nur um die Hälfte der Periode des Taktgebers 1222 verzögern.
15E ist ein Blockdiagramm eines diskreten Zeitdomänenmodells 1500E des Modulators 1400. Das Modell 1500E umfasst das Modell 1500D und ein zweites Rückkopplungs-Verzögerungselement 1534. Das zweite Rückkopplungs-Verzögerungselement 1534 ist zwischen dem Rückkopplungs-Verzögerungselement 1010 und dem zweiten Verstärkungselement 1516 mit dem Kompensationsverstärkungselement höherer Ordnung 4a₃ 1526 parallel geschaltet. Das zweite Rückkopplungs-Verzögerungselement 1534 weist eine Übertragungsfunktion "z^–1/2" auf, was eine Erhöhung der Rückkopplungsverzögerung um eine halbe Periode des Taktgebers 1222 darstellt.
Da ferner, wie oben bereits erläutert, durch das Verringern der Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 das über Kreuz gekoppelte Downstream-Element 1522 wirkungsvoll zu einem Verstärkungselement mit einer Verstärkung von zwei gemacht wird, wird das über Kreuz gekoppelte Downstream-Element 1522 durch ein drittes Verstärkungselement 1536 mit einer Verstärkung von zwei ersetzt. Das integrierte Upstream-Signal v_ub[n] 1518 wird zwischen dem zeitdiskreten Upstream-Integrator 1514 und dem dritten Verstärkungselement 1536 erzeugt. Ein integriertes Downstream-Signal "v_de[n]" 1538 wird zwischen dem zeitdiskreten Downstream-Integrator 1524 und dem Verstärkungselement 1006 erzeugt.
Bei dem Modulator 1400 wird die Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte des Takts des Taktgebers 1222 erhöht, indem ein Puffer zur Verzögerung um eine halbe Periode 1403 zwischen den Quantisierer 814 und den Teil des DAW 816, der dem Upstream-Integrator 812 die Rückkopplung bereitstellt, geschaltet wird.
Das verzögerte quantisierte Signal dely[n] 1463 und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 entsprechen jeweils dem quantisierten Signal y[n] 828 und dem invertierten quantisierten Signal y[n].bar 1462. Wenn das quantisierte Signal y[n] 828 zu einem bestimmten Zeitpunkt seinen Wert ändert, ändert das verzögerte quantisierte Signal dely[n] 1463 seinen Wert zu einem Zeitpunkt, der um einen halben Takt des Taktgebers 1222 später liegt als der betreffende Zeitpunkt. Wenn auf die gleiche Weise das invertierte quantisierte Signal y[n].bar 1462 zu einem bestimmten Zeitpunkt seinen Wert ändert, ändert das verzögerte invertierte quantisierte Signal dely[n].bar 1464 seinen Wert zu einem Zeitpunkt, der um einen halben Takt des Taktgebers 1222 später liegt als der betreffende Zeitpunkt. Wenn zum Beispiel das quantisierte Signal y[n] 828 zu einem bestimmten Zeitpunkt seinen Wert von LOWER 902 auf HIGHER 904 ändert, ändert das invertierte quantisierte Signal y[n].bar 1462 seinen Wert gleichzeitig von HIGHER 904 auf LOWER 902. Zu einem Zeitpunkt, der um einen halben Takt des Taktgebers 1222 später liegt als der bestimmte Zeitpunkt, ändert das verzögerte quantisierte Signal dely[n] 1463 seinen Wert von LOWER 902 auf HIGHER 904, und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 ändert seinen Wert von HIGHER 904 auf LOWER 902.
Bei den Schaltern, die mit dem Teil des DAW 816 verbunden sind, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt (das heißt, die mit dem Netzwerk 1401 verbunden sind), schließen S₁₇ 1410 und S₁₉ 1412, wenn die Taktgeber-Wellenform φ₂ 1228 sich in dem Zustand "ein" befindet und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 den Wert HIGHER 904 aufweist, während S₂₁ 1414 und S₂₂ 1415 schließen, wenn die Taktgeber-Wellenform φ₂ 1228 sich in dem Zustand "ein" befindet und das verzögerte quantisierte Signal dely[n] 1463 den Wert HIGHER 904 aufweist. Auf gleiche Weise schließen bei den Schaltern, die mit dem Teil des DAW 816 verbunden sind, der dem Downstream-Integrator 1104 eine Rückkopplung bereitstellt (das heißt, die mit dem Netzwerk 1402 verbunden sind), S₃₅ 1437 und S₃₇ 1439, wenn die Taktgeber-Wellenform φ₁ 1224 sich in dem Zustand "ein" befindet und das invertierte quantisierte Signal y[n].bar 1462 den Wert HIGHER 904 aufweist, während S₃₉ 1441 und S₄₀ 1442 schließen, wenn die Taktgeber-Wellenform φ₁ 1224 sich in dem Zustand "ein" befindet und das quantisierte Signal y[n] 828 den Wert HIGHER 904 aufweist.
Somit werden die Schalter, die mit dem Teil des DAW 816 verbunden sind, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt (das heißt die mit dem Netzwerk 1401 verbunden sind) durch die verzögerten quantisierten Signale dely[n] 1463 und dely[n].bar 1464 gesteuert, während die Schalter, die mit dem Teil des DAW 816 verbunden sind, der dem Downstream-Integrator 1104 eine Rückmeldung bereitstellt (das heißt die mit dem Netzwerk 1402 verbunden sind) durch die quantisierten Signale y[n] 828 und y[n].bar 1462 gesteuert werden. Auf diese Weise erhöht der Modulator 1400 die Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte des Takts des Taktgebers 1222.
Unter nochmaliger Bezugnahme auf 15E kann das quantisierte Signal y[n] 828 für das Modell 1500E wie in Gleichung (32) gezeigt ausgedrückt werden: y[n] = ½x[n](1 + z–1/2)z–3/2 + n[n](1 – z–1)2 Gleichung (32)
Somit zeigt Gleichung (32), dass der Modulator 1400 die Pole aus dem Anteil für das Analogsignal x[n] 102 und dem für das Quantisierungsrauschen n[n] 1012 der Übertragungsfunktion für das quantisierte Signal y[n] 828 durch die folgenden Maßnahmen entfernt: (1) Verringern der Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 und (2) Erhöhen der Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte der Periode des Taktgebers 1222.
Es ist wünschenswert, dass der Modulator 1400 eine Hochpassfilterung des Quantisierungsrauschens n[n] 1012 vornimmt.
Da zusätzlich V_i ⁺ 1250 und V_i ^– 1252 in dem Upstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1401 und V₀ ⁺ 1242 und V₀ ^– 1244 in dem Downstream-Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren 1402 mehr von den Referenzsignalen ref 1418 und refgnd 1420 entkoppelt sind, als V_i ⁺ 1250 und V_i ^– 1252 in dem Differenzial-Abtastnetzwerk mit Schaltkondensatoren 1200 von den Referenzsignalen ref^– 1254 und ref⁺ 1256 entkoppelt sind, sind die Ladungsinjektionen aus den Signalleitungsschaltern (zum Beispiel S₁₃ 1406, S₁₄ 1407, S₁₅ 1408, S₁₆ 1409, S₂₇ 1429, S₂₈ 1430, S₂₉ 1431 und S₃₀ 1432) in ref 1418 und refgnd 1420 hinein begrenzt. Dies kann den Stromverbrauch der Schaltungen verringern, die ref 1418 und refgnd 1420 erzeugen, um die Anforderungen hinsichtlich der Ausregelung des Modulators 1400 zu erfüllen.
Wenn außerdem die Summierknotenschalter (zum Beispiel S₇ 1214, S₈ 1216, S₉ 1218, S₁₀ 1220, S₁₇ 1410, S₁₈ 1411, S₁₉ 1412, S₂₀ 1413, S₂₁ 1414, S₂₂ 1415, S₃₁ 1433, S₃₂ 1434, S₃₃ 1435, S₃₄ 1436, S₃₅ 1437, S₃₆ 1438, S₃₇ 1439, S₃₈ 1440, S₃₉ 1441 und S₄₀ 1442) als MOSFETs implementiert sind, ermöglicht es das Halten von V_ref 1422 bei einem Wert in der Nähe von Masse, dass der V_GS-Wert dieser Schalter relativ hohe Werte annimmt. Durch Anwendung von Gleichung (10) bewirkt dies, dass die Summierknotenschalter bei einer gegebenen Schaltergröße relativ geringe Widerstände aufweisen. Daher kann bei einem gegebenen Widerstand die Größe der Schalter verringert werden. Das Verringern der Größe der Summierknotenschalter verringert proportional die von ihnen ausgehenden Ladungsinjektionen.
Somit setzt der Modulator 1400 das gesamte Potenzial der Vorteile von über Kreuz gekoppelten Eingangsschaltungen um, weil jeder von dem Upstream- und dem Downstream-Integrator 812 und 1104 ein Netzwerk mit über Kreuz gekoppelten Schaltkondensatoren verwendet. Auf diese Weise verringert bei vergleichbaren Ausführungen der Modulatoren 1100 und 1400 der Modulator 1400 Verzerrungen auf Grund von Ladungsinjektionen, verbraucht weniger Strom und zeichnet sich durch eine Verbesserung des Signal-Rausch-Abstands um 3 dB aus.
Obwohl die vorliegende Erfindung in dem Kontext des einstufigen Ein-Bit-Delta-Sigma-Modulators zweiter Ordnung 1400 beschrieben wurde, erkennt der Fachmann auf diesem Gebiet, dass die vorliegende Erfindung andere Modulator-Topologien umfasst und daher nicht auf eine einstufige Ein-Bit-Konfiguration zweiter Ordnung beschränkt ist.
17 ist ein Ablaufdiagramm eines Verfahrens 1700 zum Verringern von Verzerrungen, die durch Ladungsinjektionen in einer Delta-Sigma-Modulatorstufe hoher Ordnung verursacht werden, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen aufweist. Bei dem Verfahren 1700 wird in einem Schritt 1702 ein erster Integrator veranlasst, während einer ersten Phase eines Taktgebers einen Abtastvorgang durchzuführen und während einer zweiten Phase des Taktgebers einen Abtast- und einen Integrationsvorgang durchzuführen. Zum Beispiel führt bei dem Modulator 1400 der erste Integrator 812 während der ersten Hälfte der Periode des Taktgebers 1222 einen Abtastvorgang und während der zweiten Hälfte der Periode des Taktgebers 1222 sowohl einen Abtast- als auch einen Integrationsvorgang durch. In einem Schritt 1704 wird ein zweiter Integrator veranlasst, während der ersten Phase einen Abtast- und einen Integrationsvorgang durchzuführen und während der zweiten Phase einen Abtastvorgang durchzuführen. Zum Beispiel führt bei dem Modulator 1400 der zweite Integrator 1104 während der ersten Hälfte der Periode des Taktgebers 1222 sowohl einen Abtast- als auch einen Integrationsvorgang und während der zweiten Hälfte der Periode des Taktgebers einen Abtastvorgang durch. In einem Schritt 1706 wird eine Referenzspannung, die mit einem Summierknotenschalter eines Transistors in den Integratoren gekoppelt ist, niedriger eingestellt als ein Mittelwert zweier Versorgungsspannungen für die Delta-Sigma-Modulatorstufe hoher Ordnung. Zum Beispiel kann bei dem Modulator 1400, bei dem die beiden Versorgungsspannungen drei Volt und Masse betragen, V_ref 1422 auf einen Wert von einigen Hundert Millivolt über Masse eingestellt werden.
18 ist ein Ablaufdiagramm eines Verfahrens 1800 zum Verringern des Stromverbrauchs einer Delta-Sigma-Modulatorstufe hoher Ordnung, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen aufweist. Bei dem Verfahren 1800 wird in einem Schritt 1802 ein erster Integrator veranlasst, während einer ersten Phase eines Taktgebers einen Abtastvorgang durchzuführen und während einer zweiten Phase des Taktgebers einen Abtast- und einen Integrationsvorgang durchzuführen. Zum Beispiel führt bei dem Modulator 1400 der erste Integrator 812 während der ersten Hälfte der Periode des Taktgebers 1222 einen Abtastvorgang und während der zweiten Hälfte der Periode des Taktgebers 1222 sowohl einen Abtast- als auch einen Integrationsvorgang durch. In einem Schritt 1804 wird ein zweiter Integrator veranlasst, während der ersten Phase einen Abtast- und einen Integrationsvorgang durchzuführen und während der zweiten Phase einen Abtastvorgang durchzuführen. Zum Beispiel führt bei dem Modulator 1400 der zweite Integrator 1104 während der ersten Hälfte der Periode des Taktgebers 1222 sowohl einen Abtast- als auch einen Integrationsvorgang und während der zweiten Hälfte der Periode des Taktgebers 1222 einen Abtastvorgang durch. In einem Schritt 1806 wird eine Referenzsignalspannung, die mit einem Rückkopplungsnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren der Integratoren gekoppelt ist, gleich einer von zwei Versorgungsspannungen für die Delta-Sigma-Modulatorstufe hoher Ordnung eingestellt. Zum Beispiel kann bei dem Modulator 1400, bei dem die beiden Versorgungsspannungen drei Volt und Masse betragen, refgnd 1420 gleich Masse eingestellt werden.
19 ist ein Ablaufdiagramm eines Verfahrens 1900 zum Eliminieren von Polen aus einer Rausch-Übertragungsfunktion einer Delta-Sigma-Modulatorstufe hoher Ordnung, die Integratoren mit über Kreuz gekoppelten Eingangsschaltungen aufweist. Bei dem Verfahren 1900 wird in einem Schritt 1902 eine erste Verarbeitungsverzögerung zwischen einem Upstream-Integrator und einem Downstream-Integrator von einem vollen Takt eines Taktgebers auf einen halben Takt des Taktgebers verringert. Zum Beispiel wird bei dem Modulator 1400 die Verarbeitungsverzögerung zwischen dem Upstream-Integrator 812 und dem Downstream-Integrator 1104 um die Hälfte der Periode des Taktgebers 1222 verringert. Eine solche Verringerung der Abtast- und Integrationsverzögerung wird durch einen Taktgeber in Pipeline-Architektur ausgeführt. Der Taktgeber in Pipeline-Architektur wird realisiert, indem die Ausrichtung der Taktgeber-Wellenformen (das heißt •₁ 1224, •_1D 1226, •₂ 1228 und •_2D 1230) an den Schaltern des Netzwerks 1402 gegenüber der Ausrichtung der Taktgeber-Wellenformen an den Schaltern des Netzwerks 1401 umgekehrt wird, so dass die Abtastphase des Netzwerks 1402 der Integrationsphase des Netzwerks 1401 entspricht und umgekehrt.
In einem Schritt 1904 wird eine zweite Verarbeitungsverzögerung zwischen einem Quantisierer der Delta-Sigma-Modulatorstufe hoher Ordnung und einem Teil eines Digital/Analog-Wandlers der Delta-Sigma-Modulatorstufe hoher Ordnung, der dem Upstream-Integrator eine Rückkopplung bereitstellt, um einen halben Takt des Taktgebers erhöht. Zum Beispiel wird bei dem Modulator 1400 die Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte der Periode des Taktgebers 1222 erhöht, indem ein Puffer zur Verzögerung um eine halbe Periode 1403 zwischen den Quantisierer 814 und den Teil des DAW 816, der dem Upstream-Integrator 812 die Rückkopplung bereitstellt, geschaltet wird.
Sowohl das quantisierte Signal y[n] 828 als auch das invertierte quantisierte Signal y[n].bar 1462 werden von dem Puffer zur Verzögerung um eine halbe Periode 1403 empfangen, der ein verzögertes quantisiertes Signal dely[n] 1463 und ein verzögertes invertiertes quantisiertes Signal dely[n].bar 1464 erzeugt. Wenn das quantisierte Signal y[n] 828 zu einem bestimmten Zeitpunkt seinen Wert ändert, ändert das verzögerte quantisierte Signal dely[n] 1463 seinen Wert zu einem Zeitpunkt, der um einen halben Takt des Taktgebers 1222 später liegt als der betreffende Zeitpunkt. Wenn auf die gleiche Weise das invertierte quantisierte Signal y[n].bar 1462 zu einem bestimmten Zeitpunkt seinen Wert ändert, ändert das verzögerte invertierte quantisierte Signal dely[n].bar 1464 seinen Wert zu einem Zeitpunkt, der um einen halben Takt des Taktgebers 1222 später liegt als der betreffende Zeitpunkt.
Das verzögerte quantisierte Signal dely[n] 1463 und das verzögerte invertierte quantisierte Signal dely[n].bar 1464 werden mit den Taktgeber-Wellenformen φ₁ 1224 und φ₂ 1228 verwendet, um das Ein- und Ausschalten von S₁ 1410, S₁₉ 1412, S₂₁ 1414 und S₂₂ 1415 zu steuern. Bei jedem dieser Schalter werden die Taktgeber-Wellenform und das mit dem Schalter verbundene quantisierte Signal auf ein logisches AND-Gate angewendet. Die Ausgabe des logischen AND-Gate wird verwendet, um die Stellung des Schalters zu steuern. Somit schließt jeder dieser Schalter nur, wenn die mit dem Schalter verbundene Taktgeber-Wellenform sich in dem Zustand "ein" befindet und das mit dem Schalter verbundene quantisierte Signal den Wert HIGHER 904 aufweist. Der Schalter öffnet, wenn die mit dem Schalter verbundene Taktgeber-Wellenform sich in dem Zustand "aus" befindet und wenn das mit dem Schalter verbundene quantisierte Signal den Wert LOWER 902 aufweist. Auf diese Weise erhöht der Modulator 1400 die Verarbeitungsverzögerung zwischen dem Quantisierer 814 und dem Teil des DAW 816, der dem Upstream-Integrator 812 eine Rückkopplung bereitstellt, um die Hälfte des Takts des Taktgebers 1222.
Schlussfolgerung
Während weiter oben verschiedene Ausführungsbeispiele der vorliegenden Erfindung beschrieben worden sind, versteht es sich, dass diese beispielhalber und nicht einschränkend dargestellt worden sind. Somit soll die vorliegende Erfindung nicht durch irgendeines der oben beschriebenen beispielhaften Ausführungsbeispiele eingeschränkt werden, sondern allein in Übereinstimmung mit den folgenden Ansprüchen und ihren Entsprechungen definiert werden.

Claims

Delta-Sigma-Modulator einer Ordnung gleich oder größer zwei, der Folgendes umfasst: einen ersten Integrator (812) mit einem ersten Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren mit einem Eingang, der in der Lage ist, ein Analogsignal zu empfangen; einen mit dem ersten Integrator (812) gekoppelten zweiten Integrator (1104) mit einem zweiten Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren; einen mit dem zweiten Integrator (1104) gekoppelten Quantisierer (814) mit einem ersten Ausgang, der in der Lage ist, ein moduliertes Signal zu erzeugen; und einen Puffer zur Verzögerung um eine halbe Periode (1403); dadurch gekennzeichnet, dass der Puffer zur Verzögerung um eine halbe Periode (1403) zwischen dem Quantisierer (814) und einem Eingang des ersten Integrators (812) gekoppelt ist; und wobei der erste Integrator (812) während einer ersten Phase eines Taktgebers einen Abtastvorgang durchführt und während einer zweiten Phase des Taktgebers sowohl einen Abtast- als auch einen Integrationsvorgang durchführt und der zweite Integrator (1104) während der ersten Phase sowohl einen Abtast- als auch einen Integrationsvorgang und während der zweiten Phase einen Abtastvorgang durchführt.
Delta-Sigma-Modulator nach Anspruch 1, wobei das erste und das zweite Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren als Differenzialschaltungen konfiguriert sind.
Delta-Sigma-Modulator nach Anspruch 1, wobei das erste und das zweite Netzwerk mit über Kreuz gekoppelten Schaltkondensatoren eine Referenzspannung aufweisen, die geringer ist als ein Mittelwert zweier Versorgungsspannungen für den Delta-Sigma-Modulator.
Delta-Sigma-Modulator nach Anspruch 1, wobei eine erste Verarbeitungsverzögerung zwischen dem ersten und dem zweiten Integrator (1104) die Hälfte eines Zyklus eines Taktgebers beträgt und eine zweite Verarbeitungsverzögerung zwischen dem ersten Integrator (812) und dem Quantisierer (814) das Anderthalbfache des Zyklus des Taktgebers beträgt.
Verfahren zur Verwendung bei einer Delta-Sigma-Modulatorstufe einer Ordnung gleich oder größer zwei, die Folgendes umfasst: einen ersten Integrator (812) mit einem ersten Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren mit einem Eingang, der in der Lage ist, ein Analogsignal zu empfangen; einen mit dem ersten Integrator (812) gekoppelten zweiten Integrator (1104) mit einem zweiten Abtastnetzwerk mit über Kreuz gekoppelten Schaltkondensatoren; einen mit dem zweiten Integrator (1104) gekoppelten Quantisierer (814) mit einem ersten Ausgang, der in der Lage ist, ein moduliertes Signal zu erzeugen; und einen zwischen dem Quantisierer (814) und einem Eingang eines ersten Integrators (812) gekoppelten Puffer zur Verzögerung um eine halbe Periode (1403); wobei das Verfahren die folgenden Schritte umfasst: (1) Veranlassen des ersten Integrators (812) der Integratoren, während einer ersten Phase eines Taktgebers einen Abtastvorgang durchzuführen und während einer zweiten Phase des Taktgebers einen Abtast- und einen Integrationsvorgang durchzuführen; (2) Veranlassen des zweiten Integrators (1104) der Integratoren, während der ersten Phase einen Abtast- und einen Integrationsvorgang durchzuführen und während der zweiten Phase einen Abtastvorgang durchzuführen.
Verfahren nach Anspruch 5, das außerdem die folgenden Schritte umfasst: 3) Einstellen einer Referenzspannung in den Integratoren, die geringer ist als ein Mittelwert zweier Versorgungsspannungen für die Delta-Sigma-Modulatorstufe.