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Die
vorliegende Erfindung betrifft einen zeitkontinuierlich arbeitenden
Delta-Sigma-Analog-Digital-Wandler
nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zur zeitkontinuierlichen
Delta-Sigma-Analog-Digital-Wandlung nach dem Oberbegriff des Anspruchs
10.
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Ein
derartiger Wandler und ein derartiges Wandlungsverfahren sind beispielsweise
aus der
DE 103 42
057 A1 , der
WO 97/26708 sowie
aus dem Fachartikel ”MOYAL,
M. et al: A 700/900 mW/Channel CMOS Dual Analog Front-End IC for
VDSL with Integrated 11.5/14.5 dBm Line Drivers. In: IEEE International
Solid-State Circuits Conference 2003, Vol. 1, Seiten 416 ff.” bekannt.
Bei diesem Stand der Technik wird das digitale Ausgangssignal des
Quantisierers gleichzeitig zu zwei Digital-Analog-Wandlern geführt und
werden die gewandelten (analogen) Signale an jeweiligen Summationsknoten
in das analoge Filter rückgekoppelt.
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Ein
prinzipielles Problem bei herkömmlichen zeitkontinuierlichen
Delta-Sigma-Analog-Digital-Wandlern
(engl. ”continuous-time
delta-sigma analog digital converter”) ist die in der Praxis unvermeidbare
Zeitspanne zwischen dem Zeitpunkt der Quantisierung und dem Zeitpunkt
der Abgabe und Rückkopplung
des digitalen Ausgangssignals. Durch diese Verzögerung wird die Stabilität des Wandlers nachteilig
beeinflusst. Ferner sind die Rückkoppelanordnungen
(Digital-Analog-Wandler, Summierverstärker etc.) bei bekannten Delta-Sigma-Analog-Digital-Wandlern
relativ aufwendig und/oder viel Strom verbrauchend. Es besteht ein
Zielkonflikt zwischen Geschwindigkeit, Genauigkeit und Stromverbrauch des
Wandlers.
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Aus
der
US 2005/0116850
A1 ist ein zeitkontinuierlich arbeitender Delta-Sigma-Analog-Digital-Wandler bekannt,
bei welchem ein dem differenzierten Ausgangssignal des Quantisierers
entsprechendes Rückkoppelsignal
erzeugt wird und ausschließlich
dieses differenzierte Signal in ein aktives (nicht passives) Filter
rückgekoppelt
wird.
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Es
ist eine Aufgabe der vorliegenden Erfindung, den gattungsgemäßen Wandler
bzw. das gattungsgemäße Wandlungsverfahren
weiter zu verbessern, insbesondere im Hinblick auf den prinzipiellen Zielkonflikt
zwischen Wandlergeschwindigkeit, Wandlerstabilität und Stromverbrauch.
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Bei
einem zeitkontinuierlichen Delta-Sigma-Analog-Digital-Wandler der
eingangs genannten Art wird diese Aufgabe dadurch gelöst, dass
die Rückkopplungsanordnung
zur Erzeugung eines dem differenzierten Ausgangssignal des Quantisierers entsprechenden,
weiteren Rückkoppelsignals
eine durch das digitale Ausgangssignal des Quantisierers angesteuerte
und kapazitiv mit der Integrationskapazität gekoppelte Schaltanordnung
umfasst, mittels welcher bei einer Änderung des digitalen Ausgangssignals
dem Ausmaß der Änderung
entsprechende Ladungsportionen zur Integrationskapazität übertragen
werden.
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Bei
dem Wandlungsverfahren der eingangs genannten Art wird die Aufgabe
dadurch gelöst,
dass bei der Rückkopplung
zur Erzeugung eines dem differenzierten Ausgangssignal des Quantisierers
entsprechenden, weiteren Rückkoppelsignals
eine kapazitiv mit der Integrationskapazität gekoppelte Schaltanordnung
durch das digitale Ausgangssignal des Quantisierers angesteuert
wird, mittels welcher bei einer Änderung
des digitalen Ausgangssignals dem Ausmaß der Änderung entsprechende Ladungsportionen
zur Integrationskapazität übertragen werden.
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Bei
der Erfindung wird in schaltungstechnisch einfacher und stromsparend
realisierbarer Weise ein weiteres Rückkoppelsignal erzeugt, welches dem
differenzierten Ausgangssignal des Quantisierers entspricht und
im Bereich einer Integrationskapazität dem analogen Filter rückgekoppelt
wird. Hierbei soll nicht ausgeschlossen sein, dass auf Basis des
erzeugten weiteren Rückkoppelsignals,
welches dem differenzierten Ausgangssignal des Quantisierers entspricht,
ein oder mehrere noch weitere Signale erzeugt werden, die dem analogen
Filter an anderen Stellen zugeführt
werden.
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Bei
dem oder den neuartigen Rückkoppelpfaden
der Erfindung, die durch die Schaltanordnung mit nachgeordneter
Koppelkapazitätsanordnung
gebildet sind, kann die unvermeidbare Verzögerung des Quantisierers vorteilhaft
bei der Auslegung der Rückkopplungsanordnung
mitberücksichtigt
werden. In diesem Fall wird die Verzögerung als Teil des zu kompensierenden
Systems berücksichtigt.
Damit ist eine Rausch-Transferfunktion
mit hoher Quantisierungsrauschunterdrückung im Signalband bei gleichzeitig hinreichender
Stabilitätsgrenze
ermöglicht.
Es kann auf Summierverstärker
verzichtet werden, die relativ viel Strom verbrauchen und eine zusätzliche
Verzögerung
in das System einführen
würden
und somit einen schnelleren Quantisierer (mit höherem Stromverbrauch) oder
eine weniger ”aggressive” Rausch-Transferfunktion
zur Aufrechterhaltung der Wandlerstabilität erfordern würden.
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Für die Erfindung
wesentlich ist, dass mittels der Rückkopplungsanordnung zwei verschiedene
Arten von Rückkoppelsignalen
zum analogen Filter rückgekoppelt
werden, nämlich
einerseits ein dem Wert des digitalen Ausgangssignals entsprechendes Rückkoppelsignal
und andererseits ein dem differenzierten Ausgangssignal des Quantisierers
entsprechendes Rückkoppelsignal.
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Das
oder die Schaltelemente der bei der Erfindung vorgesehenen Schaltanordnung ändern ihren
Schaltzustand genau dann, wenn sich der Wert des digitalen Ausgangssignals ändert. Bei
einer solchen Änderung
wird über
die Koppelkapazitätsanordnung
eine dem Betrag der Änderung
entsprechende Ladungsportion zur Integrationskapazität übertragen. Diese ”Ladungsportion” kann hierbei
sowohl positiv als auch negativ sein, je nach Vorzeichen der Änderung
des digitalen Werts. Solange hingegen dieser digitale Wert konstant
ist, verbleibt die Schaltanordnung in ihrem (diesem Wert entsprechenden)
Schaltzustand. Demzufolge wird die Koppelkapazitätsanordnung mit einem konstanten
Signal beaufschlagt und es wird keine Ladung zwischen der Koppelkapazitätsanordnung
und der Integrationskapazität übertragen.
Eine solche Übertragung
erfolgt immer nur dann, wenn sich das digitale Ausgangssignal ändert. Die
Schaltanordnung mit der nachgeordneten Koppelkapazitätsanordnung
bildet somit einen als ”Differenzierstufe” ausgebildeten
Rückkoppelpfad.
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In
einer Ausführungsform
ist vorgesehen, dass der Delta-Sigma-Analog-Digital-Wandler voll-differentiell
aufgebaut ist.
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Eine
bevorzugte Fertigungstechnologie für den Delta-Sigma-Analog-Digital-Wandler
ist die CMOS-Technologie. Der Wandler kann insbesondere einen Funktionsblock
einer integrierten Schaltungsanordnung darstellen.
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Das
analoge Filter umfasst bevorzugt wenigstens einen Integrator und/oder
einen Resonator. Wenn nachfolgend von einem Integrator die Rede
ist, so soll jeweils nicht ausgeschlossen sein, dass anstelle dieses
Integrators ein Resonator angeordnet ist. Bevorzugt ist eine Eingangsstufe
des Filters von einem Integrator gebildet und/oder eine dem Quantisierer
unmittelbar vorausgeschaltete Stufe von einem Integrator gebildet.
Ein solcher Integrator kann z. B. eine so genannte Transkonduktanzstufe
(engl. ”OTA”) mit nachgeschalteter
Integrationskapazität umfassen.
Eine derartige Anordnung aus einer Transkonduktanzstufe und einer
kapazitiven Last wird oftmals auch als ”gmC”-Stufe bezeichnet. Alternativ
kann ein Integrator z. B. einen kapazitiv rückgekoppelten Operationsverstärker umfassen.
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In
einer bevorzugten Ausführungsform
ist die Integrationskapazität,
welche kapazitiv mit der Schaltanordnung gekoppelt ist, Teil eines
Integrators, dessen Ausgangssignal unmittelbar dem Quantisierer eingegeben
wird. Anders ausgedrückt
ist eine dem Quantisierer unmittelbar vorausgeschaltete Stufe von
einem Integrator gebildet, welcher diese Integrationskapazität enthält. Der
Integrator kann hierbei in an sich bekannter Weise z. B. von einem
Transkonduktanzglied mit nachgeschalteter Integrationskapazität oder von
einem kapazitiv rückgekoppelten
Operationsverstärker
gebildet sein.
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In
an sich bekannter Weise kann dem Quantisierer ein digitaler Signalprozessor
(DSP) zur Weiterverarbeitung des digitalen Ausgangssignals nachgeschaltet
sein. In diesem Fall kann das digitale Ausgangssignal von einem
zwischen dem Quantisierer und dem digitalen Signalprozessor angeordneten Schaltungsknoten
abgezweigt und der Rückkopplungsanordnung
zugeführt
werden.
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In
einer Ausführungsform
weist der Quantisierer mehrere Quantisierungsstufen auf. In einer Ausführungsform
sind beispielsweise 16 Quantisierungsstufen (entsprechend 4 Bit)
vorgesehen. Gemäß einer
anderen Ausführungsform
weist der Quantisierer z. B. 64 Quantisierungsstufen (entsprechend
6 Bit) auf.
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Sowohl
für eine
rasche Quantisierung als auch für
eine rasche Digital-Analog-Wandlung in der Rückkopplungsanordnung ist es
von Vorteil, wenn das digitale Ausgangssignal des Quantisierers
eine Thermometerkodierung besitzt. In diesem Fall kann die Rückkopplungsanordnung
z. B. eine der Thermometerkodierung entsprechende Anzahl von parallel zueinander
angeordneten Rückkoppelpfaden
aufweisen, die jeweils von einem Ausgangsanschluss des Quantisierers über eine
Reihenschaltung aus einem ansteuerbaren Schaltelement und einer
Koppelkapazität
zu der Integrationskapazität
führen.
Diese Anzahl von parallelen Rückkoppelpfaden
verdoppelt sich, falls die erfindungsgemäße Rückkopplung voll-differentiell
aufgebaut ist. Bei der Benutzung einer Thermometerkodierung können identische
Reihenschaltungen jeweils aus einem Schaltelement und einer Koppelkapazität vorgesehen
werden, da die einzelnen Ausgangsanschlüsse des Quantisierers dann
gleichwertig sind. Wird demgegenüber eine
andere binäre
Kodierung verwendet, so kann die Rückkopplungsanordnung ebenfalls
eine entsprechende Anzahl von parallelen Rückkoppelpfaden aufweisen, die
jeweils von einer Reihenschaltung aus einem ansteuerbaren Schaltelement
und einer Koppelkapazität
gebildet sind. Unterschiedliche Wertigkeiten der einzelnen Ausgangsanschlüsse des Quantisierers
können
hierbei in einfacher Weise durch eine der jeweiligen Wertigkeit
angepasste Dimensionierung der Koppelkapazität berücksichtigt werden.
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In
einer besonders einfachen Ausführungsform
wird mittels eines digital angesteuerten Schaltelements der Schaltanordnung,
je nach Schaltzustand, eines von zwei fest vorgegebenen Schaltpotentialen
(z. B. Versorgungspotentiale) an den schaltelementseitigen Anschluss
eines zur Integrationskapazität
führenden
Koppelkondensators angelegt.
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Der
oder die steuerbaren Schaltelemente der Schaltanordnung können beispielsweise
jeweils von einem Inverter gebildet sein, der mit vorgegebenen Schaltpotentialen
versorgt wird und je nach Zustand eines binären Signals am Invertereingang
eines der Schaltpotentiale am Inverterausgang bereitstellt (und
damit einen Koppelkondensator beaufschlagt).
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In
einer bevorzugten Ausführungsform
ist der Schaltanordnung eine Einstellschaltung zum Einstellen einer
Ausgangscharakteristik der Schaltanordnung zugeordnet. Die Einstellschaltung
kann insbesondere dazu ausgebildet sein, einen Ausgangsspannungshub
wenigstens eines steuerbaren Schaltelements der Schaltanordnung
einzustellen. In diesem Fall ist es vorteilhaft, wenn der Ausgangsspannungshub
auf einen Wert eingestellt wird, der im Wesentlichen proportional
zu einer durch die Wandlerauslegung fest vorgegebenen Spannung ist,
welche einem durch ein maximales Rückkoppelsignal an der Integrationskapazität bewirkten
Spannungsanteil entspricht. Die Einstellschaltung kann z. B. wenigstens
eines von zwei Schaltpotentialen erzeugen, welche von dem betreffenden
Schaltelement (je nach Schaltzustand) zu einer Koppelkapazität ausgegeben
werden. Falls die Schaltanordnung mehrere Schaltelemente umfasst
und diese Schaltelemente eine identische Ausgangscharakteristik
aufweisen sollen, so kann vorteilhaft eine für alle Schaltelemente gemeinsame
Einstellschaltung verwendet werden.
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Die
Erfindung wird nachfolgend anhand von Ausführungsbeispielen mit Bezug
auf die beigefügten
Zeichnungen weiter beschrieben. Es stellen dar:
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1 ein
Funktionsblockdiagramm eines Delta-Sigma-Analog-Digital-Wandlers,
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2 ein
Blockschaltbild des Wandlers von 1,
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3 ein
Detail aus 2 zur Veranschaulichung der
Funktion einer Differenzierstufe des Wandlers, und
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4 ein
Schaltbild einer zur Einstellung der Differenzierstufe verwendeten
Einstellschaltung.
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1 zeigt
schematisch den Aufbau eines Delta-Sigma-Analog-Digital-Wandlers 10 zur
Umwandlung eines analogen Eingangssignals IN in ein digitales Ausgangssignal
OUT.
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Der
Wandler umfasst ein analoges Filter 20 zum Filtern des
analogen Eingangssignals IN, einen durch ein Taktsignal getakteten
6-Bit-Quantisierer 30 zur Erzeugung des digitalen Ausgangssignals
OUT durch Quantisierung des vom analogen Filter 20 abgegebenen
Signals, und eine Rückkopplungsanordnung 40 zum
Rückkoppeln
von analogen Rückkoppelsignalen
auf Basis des digitalen Ausgangssignals OUT.
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Ganz
allgemein wird bei einem Delta-Sigma-Analog-Digital-Wandler die
integrierte (”Sigma”) Differenz
(”Delta”) zwischen
einem analogen Eingangssignal und einer analogen Darstellung des quantisierten
digitalen Ausgangssignals dem Quantisierer (Analog-Digital-Wandlerstufe)
zugeführt.
Bei einer anderen Ausführung
eines solchen Wandlers, im engeren Sinne auch als ”Delta-Modulator” bezeichnet,
wird die Differenz (”Delta”) zwischen
einem analogen Eingangssignal und dem Integral (”Sigma”) des quantisierten digitalen
Ausgangssignals dem Quantisierer zugeführt. Durch die Rückkopplung
erzeugt der Quantisierer einen Ausgangsbitstrom, dessen Wert im
zeitlichen Mittel dem analogen Eingangssignal folgt. Der zeitkontinuierlich
arbeitende Delta-Sigma-Analog-Digital-Wandler bietet gegenüber den
zeitdiskret arbeitenden Delta-Sigma-Analog-Digital-Wandlern
den Vorteil einer niedrigeren Leistungsaufnahme bzw. bei vorgegebener
Leistungsaufnahme den Vorteil einer höheren Signalbandbreite.
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Da
bei einem zeitkontinuierlichen Delta-Sigma-Analog-Digital-Wandler
eine zeitdiskrete Abtastung im Bereich des Quantisierers erfolgt
bzw. die Werte des digitalen Ausgangssignals nur an diskreten Zeitpunkten
von Interesse sind, werden derartige Wandler und die daran auftretenden
Signale üblicherweise
in der so genannten Z-Domäne analysiert. Die
Z-Transformation ordnet einer Zahlenfolge (hier: Signalwertfolge)
eine Funktion der komplexen Variablen z zu. Das Ziel ist dabei,
gewisse mathematische Operationen, die man im Bereich der Folgen schwer
beherrscht, in einfachere Operationen für die Bildfunktionen zu transformieren.
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In 1 sind
dementsprechend die Funktionen der dargestellten Schaltungskomponenten
durch mathematische Operatoren in der Z-Domäne symbolisiert.
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Das
analoge Filter 20 umfasst im dargestellten Ausführungsbeispiel
mehrere Integratoren 22-1, 22-2 und 22-3 (Integratorkaskade),
die zusammen mit Additionspunkten 24-1, 24-2, 24-3 und
einem Vorwärtskopplungsglied 26 ein
Filternetzwerk bilden. Die dargestellte Konfiguration des Filters 20 ist
selbstverständlich
nur beispielhaft zu verstehen und kann in an sich bekannter Weise
weitreichend modifiziert werden.
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Eine
Besonderheit des Wandlers 10 besteht darin, dass mittels
der Rückkopplungsanordnung 40 ein
dem differenzierten Ausgangssignal OUT des Quantisierers 30 entsprechendes
Rückkoppelsignal erzeugt
und an einer Stelle des Filters 20, nämlich dem Additionspunkt 24-3,
rückgekoppelt
wird. Dieser Additionspunkt 24-3 bildet an seinem Ausgang
das Eingangssignal für
den Quantisierer 30.
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Die
Erzeugung des dem differenzierten Ausgangssignals OUT entsprechenden
Rückkoppelsignals
wird unten mit Bezug auf die 2 und 3 noch
detailliert beschrieben.
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Da
das Funktionsblockdiagramm von 1 lediglich
die mathematischen Operationen an den einzelnen Signalen unabhängig von
deren Darstellung (analog oder digital) wiedergibt, ist die in den Rückkopplungspfaden
bei der schaltungstechnischen Implementierung erforderliche Digital-Analog-Wandlung
nicht ersichtlich. Eine mögliche
schaltungstechnische Realisierung des Wandlers 10 wird nachfolgend
mit Bezug auf 2 erläutert.
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2 zeigt
ein detaillierteres Blockschaltbild des Delta-Sigma-Analog-Digital-Wandlers 10,
wobei für
gleichwirkende Komponenten die gleichen Bezugszahlen wie in 1 verwendet
sind.
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Bei
der dargestellten Implementierung ist der Integrator 22-1 des
analogen Filters 20 durch einen geeignet extern beschalteten
Operationsverstärker OPAMP
realisiert. Dem gegenüber
sind die Integratoren 22-2 und 22-3 des Filters 20 jeweils
durch ein Transkonduktanzglied OTA2 bzw. OTA1, jeweils mit nachgeschalteter
Integrationskapazität
C2 bzw. C3, realisiert. Das analoge Eingangssignal IN wird durch eine Eingangsspannung
VIN und das digitale Ausgangssignal OUT
durch ein Ausgangsspannungssignal VOUT dargestellt.
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Der
Quantisierer 30 besitzt 64 Quantisierungsstufen und stellt
das Ausgangssignal OUT in einer Thermometerkodierung auf 63 Ausgangsleitungen
dar, die der Einfachheit der Darstellung von 2 halber
lediglich durch eine einzige Leitungsverbindung symbolisiert sind.
Der Quantisierer 30 ist hierfür in an sich bekannter Weise
als Parallelschaltung von 63 Komparatoren mit 63 in einer ”Leiter” angeordneten
Komparatorschwellen aufgebaut. Den Komparatoren wird simultan ein
gemeinsames Taktsignal zugeführt,
durch welches die jeweiligen Vergleiche des gefilterten Eingangssignals
mit den Komparatorschwellen zu zeitdiskreten periodischen Zeitpunkten
durchgeführt
werden, so dass am Ausgang des Quantisierers 30 ein getaktet
bereitgestelltes 6-Bit-Ausgangssignal OUT vorliegt. Die physikalische
Darstellung erfolgt gemäß der Thermometerkodierung
in 63 digitalen Spannungen (symbolisiert durch VOUT).
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Für eine exakte
Einstellung der Komparatorschwellen im Betrieb des Wandlers 10 ist
eine Kalibrierschaltung 32 vorgesehen. Ferner erkennt man
in 2 einen digitalen Signalprozessor (DSP) 60 zur weiteren
digitalen Verarbeitung des vom Quantisierer 30 ausgegebenen
Bitstroms.
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Die
Rückkopplungsanordnung 40 des
Wandlers 10 wird im Wesentlichen durch die nachfolgend beschriebenen
Schaltungskomponenten 42, 44 und 46 gebildet.
Diese Komponenten sind in 2 der Einfachheit
der Darstellung halber lediglich jeweils einfach eingezeichnet.
Tatsächlich
sind diese Komponenten entsprechend der Verarbeitung des über 63 Leitungen
entsprechend einer Thermometerkodierung übertragenen Signals in 63-facher
Ausführung
parallel zueinander vorgesehen.
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Am
Ausgang des Quantisierers 30 ist ein Schaltungsknoten 50 (63-fach
bzw. bei volldifferentieller Ausbildung 126-fach) vorgesehen, von
welchem das Ausgangssignal VOUT zur Rückkopplungsanordnung 40 hin
abgezweigt wird. Ausgehend von dem Abzweigungsknoten 50 wird
ein erster, herkömmlicher
Rückkopplungspfad
von einem ersten Digital-Analog-Wandler 42 gebildet, dessen
Ausgangssignal als voll-differentielles Stromsignal dem Integrator 22-1 zugeführt wird.
Ein zweiter, ebenfalls herkömmlicher Rückkopplungspfad
wird von einem zweiten Digital-Analog-Wandler 44 gebildet,
dessen Ausgangssignal als voll-differentielles Stromsignal dem Integrator 22-3 zugeführt wird.
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Der
neuartige, gemäß der Erfindung
vorgesehene Rückkoppelpfad
wird demgegenüber
von einer Differenzierstufe 46 gebildet, die eingangsseitig mit
dem Knoten 50 und ausgangsseitig mit der Integrationskapazität C3 verbunden
ist, welche dem Integrator 22-3 angehört, der dem Quantisierer 30 unmittelbar
vorgeschaltet ist.
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Die
Aufgabe der Differenzierstufe 46 besteht darin, ein dem
differenzierten Ausgangssignal des Quantisierers 30 entsprechendes
Rückkoppelsignal zu
erzeugen und im Bereich der Integrationskapazität C3 zum Filter 20 zurückzuführen. Die
Funktion dieser Stufe 46 sowie einer zugeordneten Einstellschaltung 48 wird
nachfolgend anhand der 3 und 4 erläutert.
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3 zeigt
nochmals die Komponenten 22-3, C3, 30, 46 und 48 aus 2,
wobei der Aufbau der Differenzierstufe 46 detaillierter
dargestellt ist.
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Die
Differenzierstufe 46 umfasst in der dargestellten voll-differenziellen
Ausführungsform
zwei Inverter INV1, INV2, deren Eingänge mit dem Knoten 50 verbunden
sind und deren Ausgänge
jeweils mit einem ersten Anschluss eines Koppelkondensators Cc1
bzw. Cc2 verbunden sind. Die zweiten Anschlüsse dieser Koppelkondensatoren
Cc1, Cc2 sind mit jeweils einem Anschluss des Integrationskondensators C3
verbunden. Jeder Inverter erzeugt an seinem Ausgang eine invertierte
Version des vom Quantisierer 30 stammenden binären Eingangssignals.
Das Ausgangssignal jedes Inverters entspricht hierbei entweder einem
vorgegebenen Versorgungspotential der Gesamtanordnung oder einem
als Vref bezeichneten, von der Einstellschaltung 48 vorgegebenem Potential,
je nach Eingangssignalzustand des Inverters. Wie oben bereits erwähnt, ist
die in 3 dargestellte Parallelanordnung von zwei Reihenschaltungen,
die jeweils aus einem Inverter (Schaltelement) und einer Koppelkapazität gebildet
sind, tatsächlich
in 63-facher Ausführung
vorhanden.
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Solange
der vom Quantisierer 30 abgegebene digitale Wert konstant
ist, behalten die Ausgangssignale sämtlicher Inverter ihren Zustand,
so dass aufgrund der kapazitiven Kopplung zum Integrationskondensator
C3 hin kein Rückkoppelsignal
den Betrieb des Integrators 22-3 beeinflusst. Sobald sich
jedoch der digitale Ausgangswert des Quantisierers 30 verändert, verändern sich
auch mehr oder weniger Inverterausgangssignale, so dass aufgrund
der kapazitiven Kopplung entsprechende (vorzeichenbehaftete) Ladungsportionen
zum Integrationskondensator C3 übertragen
werden. Da in dem dargestellten Ausführungsbeispiel eine Thermometerkodierung des
Quantisiererausgangssignals verwendet wird, ist dafür Sorge
zu tragen, dass die bei einer Änderung des
digitalen Werts übertragene
Ladung proportional zu der Anzahl von Invertern ist, die aufgrund
dieser Änderung
ihren Schaltzustand ändern
(Die 63 Leitungspaare besitzen die gleiche ”Wertigkeit”). Dies ist im dargestellten
Beispiel ganz einfach dadurch realisiert, dass erstens sämtliche
Inverter von der gemeinsam genutzten Einstellschaltung 48 mit
dem Vorgabepotential Vref versorgt werden und zweitens die Koppelkondensatoren
Cc1, Cc2 für
sämtliche (der
63) Leitungspaare gleich dimensioniert sind.
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Da
das eine der beiden möglichen
Ausgangspotentiale der Inverter INV1, INV2 von einem fest vorgegebenen
Versorgungspotential (”Masse”) gebildet
ist und das andere Vorgabepotential Vref von der gemeinsamen Einstellschaltung 48 erzeugt wird,
definiert diese Einstellschaltung 48 folglich den Ausgangsspannungshub
jedes einzelnen Inverters. Dieser Spannungshub definiert bei fest
vorgegebenen Koppelkapazitäten
Cc1, Cc2 wiederum das Ausmaß des
beim Umschalten eines Inverters erfolgenden Ladungstransfers zum
Integrator 22-3.
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Es
hat sich jedoch als problematisch herausgestellt, wenn dieser Ausgangsspannungshub
der verwendeten Schaltelemente (Inverter) fest vorgegeben wird,
beispielsweise einfach durch Versorgungspotentiale der Gesamtanordnung
gebildet oder von solchen Potentialen in einfacher Weise abgeleitet wird.
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Besser
ist es, wenn der Spannungshub der Schaltelemente während des
Betriebs dynamisch angepasst wird, um etwaige betriebsbedingte (z.
B. temperaturbedingte und/oder herstellungsbedingte) Variationen
zu kompensieren. Dies ist bei der dargestellten Ausführungsform
durch eine dynamische Einstellung des von der Einstellschaltung 48 bereitgestellten
Potentials Vref realisiert. Diese Einstellung erfolgt gemäß der Beziehung: VSCDACmax/Vref = Cc/(2C
+ Cc),wobei VSCDACmax eine durch die
Auslegung des Wandlers 10 vorgegebene Spannung, Cc die
Kapazität
der (gleich dimensionierten) Kondensatoren Cc1 und Cc2, und C die
Kapazität
des Integrationskondensators C3 bezeichnen.
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VSCDACmax dient als Vorgabe für die Einstellschaltung 48.
Die im Betrieb an der Integrationskapazität C3 herrschende Spannung setzt
sich zusammen aus einem durch den OTA1 bewirkten Spannungsanteil
VOTA1 und einem durch die Differenzierstufe 46 bewirkten
Spannungsanteil VSCDAC(t). Die Variable
t bezeichnet hierbei die Zeit.
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VSCDAC(t) ändert
sich bei einer Änderung
des digitalen Ausgangswerts des Quantisierers 30. VSCDAC(t) zu einem bestimmten Zeitpunkt von
t = T × (n
+ 1) setzt sich zusammen aus VSCDAC(T × n) zuzüglich der Änderung
des Quantisiererausgangswerts multipliziert mit VSCDACmax.
T bezeichnet hierbei ein Abtastintervall des Quantisierers 30 und
n eine natürliche Zahl.
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4 veranschaulicht
beispielhaft eine schaltungstechnische Realisierung dieser Einstellung
von Vref mittels der getaktet betriebenen Ladungstransferschaltung 48.
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Die
Einstellschaltung 48 wird an einem Eingang mit der Spannung
VSCDACmax versorgt. Am Ausgang wird das
gewünschte,
gemäß obiger
Beziehung eingestellte Potential Vref bereitgestellt. Die Einstellschaltung 48 weist
hierfür
eine Hintereinanderschaltung von paarweise (voll-differenziell)
angeordneten Ladungstransferkondensatoren mit Kapazitätswerten
von 2C + Cc, CINT und Cc auf, wobei die
Kapazität CINT weitgehend beliebig gewählt werden
kann und wie dargestellt in einem Rückkopplungspfad eines Operationsverstärkers OPAMP
angeordnet ist und wobei eingangsseitig und ausgangsseitig sowie
jeweils zwischen den einzelnen Ladungstransferkapazitäten jeweils
durch ein Taktsignal CLK (bzw. einer invertierten Version CLKB davon)
angesteuerte Ladungstransfer-Transistorpaare angeordnet sind. Wie es
anhand der in 4 dargestellten Konfiguration leicht
nachvollziehbar ist, stellt die Schaltung 48 die Ausgangsspannung
Vref gemäß der gewünschten Beziehung
ein.