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Die vorliegende Erfindung betrifft einen zeitkontinuierlich arbeitenden Delta-Sigma-Analog-Digital-Wandler nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zur zeitkontinuierlichen Delta-Sigma-Analog-Digital-Wandlung nach dem Oberbegriff des Anspruchs 9.
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Ein zeitkontinuierlich arbeitender Delta-Sigma-Analog-Digital-Wandler und ein entsprechendes Wandlungsverfahren sind beispielsweise aus der
DE 103 42 057 A1 bekannt. Bei diesem Stand der Technik wird das digitale Ausgangssignal des Quantisierers gleichzeitig zu zwei Digital-Analog-Wandlern geführt und werden die gewandelten (analogen) Signale an jeweiligen Summationsknoten in das analoge Filter rückgekoppelt.
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Aus dem Fachartikel ”GAO, WEINAN et al.: Excess Loop Delay Effects in Continuous-Time-Delta-Sigma-Modulators and the Compensation solution. In: 1997 IEEE International symposium an Circuits and Systems, Hong Kong, 9.–12. Juni 1997, Seiten 65–68” ist ein zeitkontinuierlicher Delta-Sigma-Analog-Digital-Wandler bekannt, bei welchem das Ausgangssignal des Quantisierers ebenfalls nach Digital-Analog-Wandlung direkt zum analogen Filter rückgekoppelt wird.
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Ein prinzipielles Problem bei herkömmlichen zeitkontinuierlichen Delta-Sigma-Analog-Digital-Wandlern (engl. ”continuous-time delta-sigma analog digital converter”) ist die in der Praxis unvermeidbare Zeitspanne zwischen dem Zeitpunkt der Quantisierung und dem Zeitpunkt der Abgabe und Rückkopplung des digitalen Ausgangssignals. Durch diese Verzögerung wird die Stabilität des Wandlers nachteilig beeinflusst. Ferner sind die Rückkoppelanordnungen (Digital-Analog-Wandler, Summierverstärker etc.) bei bekannten Delta-Sigma-Analog-Digital-Wandlern relativ aufwendig und/oder viel Strom verbrauchend.
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Ein Delta-Sigma-Analog-Digital-Wandler nach dem Oberbegriff des Anspruch 1 sowie ein entsprechendes Wandlungsverfahren nach dem Oberbegriff des Anspruchs 9 sind aus der
US 6,414,615 B1 bekannt. Bei einem solchen gattungsgemäßen Wandler ist die vorstehend erläuterte Problematik dadurch ganz erheblich entschärft, dass als Rückkoppelsignal nicht unmittelbar das schlecht definiert verzögerte Ausgangssignal des Quantisierers verwendet wird, sondern das digitale Ausgangssignal des Quantisierers im Rückkopplungspfad einer definierten Verzögerung unterworfen wird. Damit wird die Zeitspanne zwischen dem Quantisierungsreitpunkt und dem Rückkopplungszeitpunkt gewissermaßen normiert, wodurch sich die Stabilität des Wandlers verbessert und dessen Auslegung vereinfacht wird.
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Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, den gattungsgemäßen Wandler bzw. das gattungsgemäße Wandlungsverfahren weiter zu verbessern, insbesondere im Hinblick auf den prinzipiellen Zielkonflikt zwischen Wandlergeschwindigkeit, Wandlerstabilität und Stromverbrauch.
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Bei einem zeitkontinuierlichen Delta-Sigma-Digital-Analog-Wandler der eingangs genannten Art wird diese Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Bei dem Wandlungsverfahren der eingangs genannten Art wird die Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 9 gelöst.
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Bei der Erfindung wird in schaltungstechnisch einfacher und Strom sparend realisierbarer Weise ein Rückkoppelsignal erzeugt, welches dem differenzierten Ausgangssignal des Quantisierers entspricht. In einer bevorzugten Ausführungsform wird dieses Rückkoppelsignal unmittelbar dem Filter rückgekoppelt. Es soll jedoch nicht ausgeschlossen sein, dass dieses Rückkoppelsignal vor der Rückkopplung an das Filter einer weiteren Verarbeitung unterzogen wird. Beispielsweise kann das Rückkoppelsignal nochmals oder noch mehrmals einer Ableitung unterzogen werden, bevor es in das analoge Filter eingekoppelt wird. Auch ist es denkbar, dass auf Basis des zuerst erzeugten Rückkoppelsignals, welches dem differenzierten Ausgangssignal des Quantisierers entspricht, mehrere weitere Signale erzeugt werden, die dann dem analogen Filter an verschiedenen Stellen rückgekoppelt werden.
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Durch den neuartigen Rückkopplungspfad der Erfindung, für dessen Funktionsweise ohnehin eine gewollte Verzögerung (zwischen den Eingangssignalen der beiden Digital-Analog-Wandler) vorgesehen ist, kann die unvermeidbare Verzögerung des Quantisierers vorteilhaft bei der Auslegung der Rückkopplungsanordnung mitberücksichtigt werden. In diesem Fall wird die Verzögerung als Teil des zu kompensierenden Systems berücksichtigt. Damit ist eine Rausch-Transferfunktion mit hoher Quantisierungsrauschunterdrückung im Signalband bei gleichzeitig hinreichender Stabilitätsgrenze ermöglicht. Es kann auf Summierverstärker verzichtet werden, die relativ viel Strom verbrauchen und eine zusätzliche Verzögerung in das System einführen würden und somit einen schnelleren Quantisierer (mit höherem Stromverbrauch) oder eine weniger ”aggressive” Rausch-Transferfunktion zur Aufrechterhaltung der Wandlerstabilität erfordern würden. Schließlich kann mit der erfindungsgemäßen Lösung ein für die hier interessierende Schaltungsumgebung besonders vorteilhaftes, so genanntes ”Return-to-Zero”-Rückkoppelsignal erzeugt werden.
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In einer Ausführungsform ist vorgesehen, dass der Delta-Sigma-Analog-Digital-Wandler voll-differentiell aufgebaut ist.
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Eine bevorzugte Fertigungstechnologie für den Delta-Sigma-Analog-Digital-Wandler ist die CMOS-Technologie. Der Wandler kann insbesondere einen Funktionsblock einer integrierten Schaltungsanordnung darstellen.
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Das analoge Filter umfasst bevorzugt wenigstens einen Integrator und/oder einen Resonator. Wenn nachfolgend von einem Integrator die Rede ist, so soll jeweils nicht ausgeschlossen sein, dass anstelle dieses Integrators ein Resonator angeordnet ist. Bevorzugt ist eine Eingangsstufe des Filters von einem Integrator gebildet und/oder eine dem Quantisierer unmittelbar vorausgeschaltete Stufe von einem Integrator gebildet. Ein solcher Integrator kann beispielsweise einen kapazitiv rückgekoppelten Operationsverstärker umfassen. Alternativ kann ein Integrator z. B. eine so genannte Transkonduktanzstufe (engl. ”OTA”) mit kapazitiver Last umfassen.
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In einer bevorzugten Ausführungsform wird das dem differenzierten Ausgangssignal des Quantisierers entsprechende Rückkoppelsignal (unmittelbar oder nach einer weiteren Verarbeitung) einem Integrator des analogen Filters zugeführt. Bevorzugt handelt es sich dabei um einen Integrator, der dem Quantisierer unmittelbar vorgeschaltet ist.
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In an sich bekannter Weise kann dem Quantisierer ein digitaler Signalprozessor (DSP) zur Weiterverarbeitung des digitalen Ausgangssignals nachgeschaltet sein. In diesem Fall kann das digitale Ausgangssignal von einem zwischen dem Quantisierer und dem digitalen Signalprozessor angeordneten Schaltungsknoten abgezweigt und der Rückkopplungsanordnung zugeführt werden.
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Die Verzögerungsstufe ist bevorzugt als eine Anordnung von digitalen Signalspeichern ausgebildet, deren Speicherwerte getaktet eingelesen und/oder ausgelesen werden. In diesem Fall erfolgt die Taktung bevorzugt durch ein Taktsignal, welches identisch dem zur Taktung des Quantisierers verwendeten Taktsignal ist (oder aus diesem abgeleitet wird).
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Gemäß einer bevorzugten Ausführungsform ist vorgesehen, dass die erste Verzögerung und die zweite Verzögerung jeweils einer halben Taktperiode des Taktsignals entsprechen.
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Die Verzögerungsglieder können jeweils als durch das Taktsignal getaktete digitale Signalspeicher ausgebildet sein, z. B. als Signalspeicherregister wie Flipflops etc.
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Die beiden Digital-Analog-Wandler der Rückkopplungsanordnung sind bevorzugt derart ausgebildet, dass deren analoge Ausgangssignale Stromsignale sind. Derartige Signale lassen sich in schaltungstechnisch besonders einfacher und exakter Weise subtrahieren, oder gleichwertig, mit entgegengesetzter Polarität addieren.
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In einer Ausführungsform weist der Quantisierer mehrere Quantisierungsstufen auf. In einer Ausführungsform sind beispielsweise 16 Quantisierungsstufen (entsprechend 4 Bit) vorgesehen.
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Sowohl für eine rasche Quantisierung als auch für eine rasche Digital-Analog-Wandlung in der Rückkopplungsanordnung ist es von Vorteil, wenn das digitale Ausgangssignal des Quantisierers eine Thermometerkodierung besitzt.
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Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen dar:
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1 ein Funktionsblockdiagramm eines Delta-Sigma-Digital-Analog-Wandlers,
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2 ein Blockschaltbild des Wandlers von 1, und
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3 ein Blockschaltbild eines Details aus 2 sowie zeitliche Verläufe von daran auftretenden Signalen.
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1 veranschaulicht schematisch den Aufbau eines Delta-Sigma-Analog-Digital-Wandlers 10 zur Umwandlung eines analogen Eingangssignals IN in ein digitales Ausgangssignal OUT.
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Der Wandler 10 umfasst ein analoges Filter 20 zum Filtern des analogen Eingangssignals IN, einen durch ein Taktsignal getakteten 4-Bit-Quantisierer 30 zur Erzeugung des digitalen Ausgangssignals OUT durch Quantisierung des vom analogen Filter 20 abgegebenen Signals, und eine Rückkopplungsanordnung 40 zum Rückkoppeln von analogen Rückkoppelsignalen auf Basis des digitalen Ausgangssignals OUT.
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Ganz allgemein wird bei einem Delta-Sigma-Analog-Digital-Wandler die integrierte (”Sigma”) Differenz (”Delta”) zwischen einem analogen Eingangssignal und einer analogen Darstellung des quantisierten digitalen Ausgangssignals dem Quantisierer (Analog-Digital-Wandlerstufe) zugeführt. Bei einer anderen Ausführung eines solchen Wandlers, im engeren Sinne auch als ”Delta-Modulator” bezeichnet, wird die Differenz (”Delta”) zwischen einem analogen Eingangssignal und dem Integral (”Sigma”) des quantisierten digitalen Ausgangssignals dem Quantisierer zugeführt. Durch die Rückkopplung erzeugt der Quantisierer einen Ausgangsbitstrom, dessen Wert im zeitlichen Mittel dem analogen Eingangssignal folgt. Der zeitkontinuierlich arbeitende Delta-Sigma-Analog-Digital-Wandler bietet gegenüber den zeitdiskret arbeitenden Delta-Sigma-Analog-Digital-Wandlern den Vorteil einer niedrigeren Leistungsaufnahme bzw. bei vorgegebener Leistungsaufnahme den Vorteil einer höheren Signalbandbreite.
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Da bei einem zeitkontinuierlichen Delta-Sigma-Analog-Digital-Wandler eine zeitdiskrete Abtastung im Bereich des Quantisierers erfolgt bzw. die Werte des digitalen Ausgangssignals nur an diskreten Zeitpunkten von Interesse sind, werden derartige Wandler und die daran auftretenden Signale üblicherweise in der so genannten Z-Domäne analysiert. Die Z-Transformation ordnet einer Zahlenfolge (hier: Signalwertfolge) eine Funktion der komplexen Variablen z zu. Das Ziel ist dabei, gewisse mathematische Operationen, die man im Bereich der Folgen schwer beherrscht, in einfachere Operationen für die Bildfunktionen zu transformieren.
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In 1 sind dementsprechend die Funktionen der dargestellten Schaltungskomponenten durch mathematische Operatoren in der Z-Domäne symbolisiert.
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Das analoge Filter 20 umfasst im dargestellten Ausführungsbeispiel mehrere Integratoren 22-1, 22-2 und 22-3 (Integratorkaskade), die zusammen mit Additionspunkten 24-1, 24-2, 24-3, einem Vorwärtskopplungsglied 26 und einem Rückkopplungsglied 28 ein Filternetzwerk bilden. Die dargestellte Konfiguration des Filters 20 ist selbstverständlich nur beispielhaft zu verstehen und kann in an sich bekannter Weise weitreichend modifiziert werden.
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Eine Besonderheit des Wandlers 10 besteht darin, dass mittels der Rückkopplungsanordnung 40 ein dem differenzierten Ausgangssignal OUT des Quantisierers 30 entsprechendes Rückkoppelsignal erzeugt und an einer Stelle des Filters 20, nämlich dem Additionspunkt 24-3, rückgekoppelt wird. Dieser Additionspunkt 24-3 bildet an seinem Ausgang das Eingangssignal für denjenigen Integrator 22-3, welcher dem Quantisierer 30 unmittelbar vorgeschaltet ist.
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Die Erzeugung des dem differenzierten Ausgangssignals OUT entsprechenden Rückkoppelsignals erfolgt hierbei durch voneinander Subtrahieren zweier Signale, welche unterschiedlich zeitlich verzögerten Versionen des Ausgangssignals OUT entsprechen. Wie in 1 dargestellt, wird für die Subtraktion der beiden Signale der Additionspunkt 24-3 mitgenutzt, indem die Signale diesem Additionspunkt 24-3 mit entgegengesetzter Polarität zugeführt werden. Erzeugt werden die beiden Signale, indem das Ausgangssignal OUT an einem Knoten 50 (am Ausgang des Quantisierers 30) abgezweigt und unterschiedlich verzögert werden. In 1 ist diese unterschiedliche Verzögerung durch zwei Verzögerungsglieder 42-a und 42-b, jeweils mit nachgeschaltetem, eine bestimmte Verstärkung (oder Dämpfung) bzw. Gewichtung symbolisierenden Koppelglied 44-1 bzw. 44-2 dargestellt.
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Ferner erkennt man in 1 einen herkömmlichen Rückkopplungspfad, der ausgehend von dem Abzweigungsknoten 50 (über das Verzögerungsglied 42-a) zum Additionspunkt 24-1 führt.
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Da das Funktionsblockdiagramm von 1 lediglich die mathematischen Operationen an den einzelnen Signalen unabhängig von deren Darstellung (analog oder digital) wiedergibt, ist die in den Rückkopplungspfaden bei der schaltungstechnischen Implementierung erforderliche Digital-Analog-Wandlung nicht ersichtlich. Eine mögliche schaltungstechnische Realisierung des Wandlers 10 wird nachfolgend mit Bezug auf 2 erläutert.
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2 zeigt ein detaillierteres Blockschaltbild des Delta-Sigma-Analog-Digital-Wandlers 10, wobei für gleichwirkende Komponenten die gleichen Bezugszahlen wie in 1 verwendet sind.
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Bei der dargestellten Implementierung sind die Integratoren 22-1, 22-2 und 22-3 des analogen Filters 20 jeweils durch geeignet extern beschaltete Operationsverstärker OPAMP1, OPAMP2 und OPAMP3 realisiert. Das analoge Eingangssignal IN wird durch eine Eingangsspannung VIN und das digitale Ausgangssignal durch ein Ausgangsspannungssignal VOUT dargestellt.
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Der Quantisierer 30 besitzt 16 Quantisierungsstufen und stellt das Ausgangssignal OUT in einer Thermometerkodierung auf 15 Ausgangsleitungen dar, die der Einfachheit der Darstellung von 2 halber lediglich durch eine einzige Leitungsverbindung symbolisiert sind. Der Quantisierer 30 ist hierfür in an sich bekannter Weise als Parallelschaltung von 15 Komparatoren mit 15 in einer ”Leiter” angeordneten Komparatorschwellen aufgebaut. Den Komparatoren wird simultan ein gemeinsames Taktsignal CLK zugeführt, durch welches die jeweiligen Vergleiche des gefilterten Eingangssignals mit den Komparatorschwellen zu zeitdiskreten periodischen Zeitpunkten durchgeführt werden, so dass am Ausgang des Quantisierers 30 ein getaktet bereitgestelltes 4-Bit-Ausgangssignal OUT vorliegt. Die physikalische Darstellung erfolgt gemäß der Thermometerkodierung in 15 digitalen Spannungen (symbolisiert durch VOUT).
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Für eine exakte Einstellung der Komparatorschwellen im Betrieb des Wandlers 10 ist eine Kalibrierschaltung 32 vorgesehen. Ferner erkennt man in 2 einen digitalen Signalprozessor (DSP) 60 zur weiteren digitalen Verarbeitung des vom Quantisierer 30 ausgegebenen Bitstroms.
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Die Rückkopplungsanordnung 40 des Wandlers 10 wird im Wesentlichen durch die nachfolgend beschriebenen Schaltungskomponenten 42-1, 42-2, 44-1, 44-2 und 46 gebildet. Diese Komponenten sind in 2 der Einfachheit der Darstellung halber lediglich jeweils einfach eingezeichnet. Tatsächlich sind diese Komponenten entsprechend der Verarbeitung des über 15 Leitungen entsprechend einer Thermometerkodierung übertragenen Signals in 15-facher Ausführung parallel zueinander vorgesehen.
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Der herkömmliche Rückkopplungspfad ausgehend von dem Abzweigungsknoten 50 zum ersten Integrator 22-1 des analogen Filters 20 ist realisiert durch einen als so genanntes ”Latch” ausgebildeten, durch das Taktsignal CLK (genauer: die invertierte Version CLK-B des Taktsignals CLK) getaktet betriebenen digitalen Signalspeicher 42-1, dem das digitale Ausgangssignal OUT zugeführt wird und dessen Ausgangssignal wiederum dem Eingang eines Digital-Analog-Wandlers 46 eingegeben wird. Das Ausgangssignal des Digital-Analog-Wandlers 46 wird als voll-differentielles Stromsignal dem Integrator 22-1 zugeführt. Im Bereich des Integrators 22-1 ist die in 1 bei 24-1 symbolisierte Addition durch eine entsprechende Addition einerseits der über Einkoppelwiderstände R1 und andererseits am Ausgang des Digital-Analog-Wandlers 46 bereitgestellte Ströme realisiert.
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Das Latch 42-1 ist ein Register, dessen Ausgangssignal dem Eingangssignal folgt, wenn das eingegebene Taktsignal CLK-B einen bestimmten der zwei möglichen Taktsignalzustände besitzt (Das Taktsignal dient gewissermaßen als ein ”Erlaubnissignal”). Bei üblicher Verwendung eines rechteckförmigen Taktsignals CLK, welches die erste Hälfte einer Taktperiode T einen logischen Pegel ”1” und die zweite Hälfte der Taktperiode einen logischen Pegel ”0” besitzt, ergibt sich am Ausgang des Signalspeichers 42-1 das um die halbe Taktperiode des Taktsignals CLK verzögerte Ausgangssignal OUT. Schaltungstechnisch betrachtet besteht der in 2 eingezeichnete Signalspeicher 42-1 tatsächlich aus einer Parallelanordnung von 15 1-Bit-Signalspeichern zur parallelen Verzögerung der auf 15 Leitungen dargestellten Signalpegel.
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Das durch den Signalspeicher 42-1 um eine halbe Taktperiode verzögerte Ausgangssignal OUT wird außerdem dem Eingang eines Digital-Analog-Wandlers 44-1 zugeführt, der an seinem Ausgang ein voll-differentielles Stromsignal (entsprechend dem Ergebnis der Digital-Analog-Wandlung) bereitstellt. Außerdem wird das Ausgangssignal des digitalen Signalspeichers 42-1 dem Eingang eines zweiten digitalen Signalspeichers 42-2 eingegeben, der wie der erste Signalspeicher 42-1 aufgebaut ist, jedoch mit dem nicht-invertierten Taktsignal CLK getaktet betrieben wird. Der zweite Signalspeicher 42-2 verzögert das ihm zugeführte Signal wieder um eine halbe Taktperiode des Taktsignals CLK, so dass aufgrund der Hintereinanderschaltung der als Verzögerungsglieder wirkenden Signalspeicher 42-1 und 42-2 am Ausgang des zweiten Signalspeichers 42-2 ein insgesamt um eine ganze Taktperiode T des Taktsignals CLK verzögerte Version des Ausgangssignals OUT bereitgestellt wird. Dieses Ausgangssignal des zweiten Signalspeichers 42-2 wird dem Eingang eines Digital-Analog-Wandlers 44-2 zugeführt, der (wie der Digital-Analog-Wandler 44-1) ein voll-differentielles Stromsignal liefert, welches wie das Ausgangssignal des Digital-Analog-Wandlers 44-1 in den Bereich des Integrators 22-3 eingespeist wird. Die aus 2 ersichtliche Überlagerung der verschiedenen Ströme im Bereich des Integrators 22-3 ist die physikalische Realisierung des im Funktionsblockdiagramm von 1 dargestellten Additionspunkts 24-3.
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Die beiden Signalspeicher 42-1, 42-2 und die beiden Digital-Analog-Wandler 44-1, 44-2 bilden zusammenfassend einen Funktionsblock der Rückkopplungsanordnung 40 zur Erzeugung eines des differenzierten Ausgangssignal OUT des Quantisierers 30 entsprechenden Rückkoppelsignals. Die Erzeugung dieses differenzierten Signals beruht hierbei auf der analogen Subtraktion von zwei Signalen, die ausgehend von dem digitalen Ausgangssignal durch Vorsehen von verschiedenen Verzögerungen und jeweils einer Digital-Analog-Wandlung bereitgestellt werden.
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Die beiden voneinander verschiedenen Signalverzögerungen sind bevorzugt wie dargestellt als eine erste Verzögerung um eine halbe Taktperiode und eine zweite Verzögerung um eine ganze Taktperiode gewählt (vgl. z-1/2 bzw. z-1 in 1). Bei der schaltungstechnischen Realisierung von 2 wird diese erste Verzögerung durch den ersten Signalspeicher 42-1 und die zweite Signalverzögerung durch die Hintereinanderschaltung der beiden Signalspeicher 42-1, 42-2 bewirkt.
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Die Erzeugung eines dem differenzierten Ausgangssignals OUT entsprechenden Signals durch den beschriebenen Funktionsblock der Rückkopplungsanordnung 40 wird nachfolgend nochmals mit Bezug auf 3 erläutert.
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3 zeigt im oberen Teil nochmals die Komponenten 42-a, 42-b, 44-1, 44-2 und 24-3, die Zur Erzeugung des differenzierten Signals, hier mit der Bezugszahl 3 bezeichnet, verwendet werden.
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Das differenzierte Signal 3 wird durch Subtraktion des um eine ganze Taktperiode verzögerten Signals 2 von dem um eine halbe Taktperiode verzögerten Signal 1 erzeugt.
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Im unteren Teil der 3 sind beispielhafte Verläufe der Signale 1, 2 und 3 auf einer gemeinsamen Zeitachse dargestellt (Taktperiode T). Wie es aus dieser Darstellung leicht nachvollziehbar ist, stellt das durch Subtraktion (bzw. durch Addition mit entgegengesetztem Vorzeichen) erhaltene Signal 3 eine (quantisierte) Näherung für die zeitliche Ableitung des zugeführten Signals OUT dar. Im Rahmen der Verwendung des Signals 3 für die Rückkopplung bei einem Delta-Sigma-Digital-Analog-Wandler ist es hierbei von besonderem Vorteil, dass dieses Signal 3 ein so genanntes ”Return-to-zero”-Signal darstellt, d. h. ein Signal, welches nach Ablauf jeweils einer halben Taktperiode T/2 auf den Wert Null zurückkehrt.
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Wenngleich bei dem oben beschriebenen Ausführungsbeispiel das dem differenzierten Ausgangssignal des Quantisierers entsprechende Rückkoppelsignal unmittelbar in das analoge Filter eingekoppelt wird, so ist dies keineswegs zwingend. Abweichend vom beschriebenen Ausführungsbeispiel könnte dieses Signal zunächst einer Weiterverarbeitung unterzogen werden, bevor es an der beschriebenen oder einer anderen Stelle des Filters eingekoppelt wird.
