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Die vorliegende Erfindung betrifft einen Multibit-Sigma-Delta-Wandler mit besonders guten Linearitätseigenschaften, wobei intern ein dynamischer Elementeabgleich durchgeführt wird.
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Eine zuverlässige hochqualitative Analog-Digital-Wandlung wird z. B. für digitale Empfängerschaltungen im Mobilfunkbereich benötigt, um analoge Empfangssignale rauscharm in digitale Signale zu wandeln, ohne dass Frequenzeinflüsse von benachbarten Übertragungskanälen auftreten. Ferner sollte die Wandlung möglichst linear erfolgen und eine gute Auflösung erzielen.
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Es wurden dazu in der Vergangenheit Sigma-Delta-Analog-Wandler eingesetzt, die mit einer besonders hohen Überabtastung (oversampling) betrieben werden und gleichzeitig eine gewisse Filterung des analogen Eingangssignals und des Quantisierungsrauschens vornehmen. Bei der Sigma-Delta-Wandlung bzw. Sigma-Delta-Modulation wird von einem analogen Eingangssignal ein Rückkopplungssignal subtrahiert und einer Filterung, meist einer Integration, unterzogen. Das integrierte Signal wird von einem Quantisierer, der beispielsweise als Flash-Analog-Digital-Wandler ausgeführt ist, digital gewandelt und als Ausgangssignal des entsprechenden Sigma-Delta-Modulators ausgegeben. Das analoge Rückkopplungssignal wird durch einen Rückkopplungssignal-Digital-Analog-Wandler aus dem digitalen Ausgangssignal gewonnen.
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Je nach Ausführung der Filtereinrichtung spricht man von einem zeitdiskreten oder zeitkontinuierlichen Sigma-Delta-Wandler. Bei der zeitdiskreten Ausführung wird das Filter H(z) in der Regel aus geschalteten Kapazitäten aufgebaut (Switched Capacitor Filter) während bei zeitkontinuierlichen Sigma-Delta-Wandlern (continuous time Sigma-Delta-ADC) das entsprechende Schleifenfilter aus einem zeitkontinuierlichen Filter H(s) aufgebaut ist, beispielsweise durch eine Widerstands-Kapazität-Operationsverstärker-Filterschaltung.
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Die Linearitätseigenschaften des Sigma-Delta-Wandlers werden im Wesentlichen durch die Linearität des Rückkopplungs-Digital-Analog-Wandlers bestimmt. Um die Linearität zu verbessern, wird häufig das Verfahren des dynamischen Elementeabgleichs herangezogen. Dabei werden die Stellen der Bits eines im Thermometercode vorliegenden digitalen Ausgangssignals von Takt zu Takt zum Beispiel zufällig vertauscht. In der Folge werden so die Wandlerelemente des mit einem derartigen Thermometercode angesteuerten Digital-Analog-Wandlers gleichmäßig eingesetzt und im Mittel gleich häufig angesteuert. Ein Fehlerabgleich oder Mismatch der Wandlerelemente gleicht sich daher statistisch aus, sodass eine hohe Linearität des Wandlungsergebnisses erzielt wird.
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In der 1 ist ein Sigma-Delta-Modulator mit dynamischem Elementeabgleich nach dem Stand der Technik dargestellt, wie er beispielsweise in ”Design of Multi-Bit Delta Sigma A/D Converters”, Y. Geerts, M. Steyaert und W. Sansen, Kluwer Academic Publishers 2002, ISBN 1-4020-7078-0” erläutert ist.
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Der Multibit-Sigma-Delta-Wandler MSD ist mit N Rückkopplungsschleifen ausgeführt, wobei das analoge Eingangssignal VIN zunächst durch eine serielle Kette von Integratoren I1, I2, IN geführt wird und dann als Quantisierereingangssignal QIN einem Quantisierer Q zugeführt ist. Der Quantisierer Q liefert das digitale Ausgangssignal VOUT. Den Integrierern I1, I2, IN ist jeweils ein Addierer A1, A2, AN vorgeschaltet, über den ein jeweiliges Rückkopplungssignal FB1, FB2, FN von dem jeweiligen Ausgangssignal Z1, Z2, ZN des vorhergehenden Integrierers I1, I2, IN subtrahiert wird.
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Die Rückkopplungssignale FB1, FB2, FBN werden durch Rückkopplungs-Digital-Analog-Wandler FBD1, FBD2, FBDN aus dem digitalen Ausgangssignal VOUT, welches über eine Einrichtung zum digitalen Elementeabgleich DEM bearbeitet ist, gewonnen. Das Signal VSO wird dabei durch die Rückkopplungs-Digital-Analog-Wandler FBD1, FBD2, FBDN analog gewandelt und von Verstärkern V1, V2, VN mit jeweiligen Gewichtungsfaktoren b1, b2, bn belegt. Auch die Integrierer I1, I2, IN weisen Verstärkungsfaktoren a1, a2, an auf. Durch die Wahl der Gewichtungsfaktoren b1, b2, bn und oder Verstärkungsfaktoren a1, a2, an lässt sich eine gewünschte Filterung einstellen.
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Spezielle Vorrichtungen zum dynamischen Elemtenteabgleich in Sigma-Delta-Wandlern sind in der
US 6,795,003 B2 genannt. Dort ist auch ein Beispiel eines Sigma-Delta-Modulators dargestellt, bei dem neben einem dynamischen Elementeabgleich ein Dithering-Schaltkreis an den Ausgangs-Analog-Digital-wandler gekoppelt ist, um Quantisierungsfehler zu vermindern. Somit offenbart die
US 6,795,003 B2 eine Kombination von Noise-Shaping und dynamischem Elementabgleich.
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Die Einrichtung für den dynamischen Elementeabgleich DEM vertauscht die beispielsweise im Thermometercode vorliegenden Stellen der Bits des digitalen Ausgangssignals VOUT. Nachteilig bei dem Einsatz des dynamischen Elementeabgleichs ist die dadurch erzeugte Signallaufzeit in dem entsprechenden Regelkreis. Im Idealfall sollten die Wandlerelemente, beispielsweise Stromquellen der Rückkopplungs-Digital-Analog-Wandler, simultan mit dem Takt des Quantisierers Q ansprechen. Die Verzögerungszeit zwischen dem Wandlungszeitpunkt des Quantisierers und dem Vorliegen eines analogen Rückkopplungssignals durch die Rückkopplungs-Digital-Analog-Wandler wird als Excess Loop Delay (ELD) bezeichnet.
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Die Excess Loop Delay reduziert den Dynamikbereich des Sigma-Delta-Modulators und beeinträchtigt die Stabilität des Regelkreises, insbesondere in dem innersten Rückkopplungspfad, welcher durch den Wandler FBDN und den Verstärker VN realisiert ist. Es wurde daher in der
US 6,346,898 B1 vorgeschlagen, den dynamischen Elementeabgleich bereits in dem Quantisierer Q vorzunehmen. Dort werden die Referenzspannungen für in dem Quantisierer vorgesehene Komparatoren von Takt zu Takt vertauscht, sodass die entsprechend modifizierte Quantisierungseinrichtung bereits einen randomisierten Thermometercode ausgibt. Nachteilig ist dabei der hohe Schaltungsaufwand fur den Quantisierer und die Einschränkung auf Flash-Analog-Digital-Wandler als Quantisierer.
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Die 2 zeigt einen Multibit-Sigma-Delta-Wandler MSD mit Vorwärtskopplungsschleifen zur Realisierung der Filterfunktion des Modulators. Dabei ist nur eine Ruckkopplungsschleife aus einer DEM-Einrichtung DEM, einem Rückkopplungs-Digital-Analog-Wandler FBD1 und einem Verstärker V1' gebildet. Das analoge Eingangssignal VIN wird durch eine serielle Kette von Integratoren I1, I2, IN geführt, wobei die Ausgangssignale Z1, Z2, ZN der Integratoren I1, I2, IN abgegriffen werden und Vorwartskopplungsverstärkern V1, V2, VN zugeführt sind, die einen jeweiligen Verstärkungsfaktor c1, c2, cn aufweisen.
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Vor dem Quantisierer Q sind die durch die Verstärker V1, V2, VN erzeugten Vorwartskopplungssignale FF1, FF2 durch einen Addierer AN zusammengeführt und als Quantisierereingangssignal QIN dem Quantisierer Q zugefuhrt.
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In dieser Vorwärtskopplungsarchitektur (feed forward architecture) tritt eine große Excess Loop Delay auf, die auch nicht durch den Rückkopplungs-Digital-Analog-Wandler FBD1 kompensiert wird. Da sich Ungenauigkeiten, beispielsweise Linearitats-Defizite des Ruckkopplungs-Digital-Analog-Wandlers FBD1 direkt auf das Eingangssignal VIN auswirken, ist eine aufwändige Kalibrierung des Digital-Analog-Wandlers FBD1 erforderlich und/oder der Einsatz einer Einrichtung zum dynamischen Elementeabgleich.
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Eine ahnliche Vorwärtskopplungsarchitektur ist in ”Paton, et al.: ”A 70-mW 300 Mhz CMOS Continuous-Time ΣΔ ADC with 15-MHz Bandwidth and 11 Bits of Resolution”, IEEE Journal of Solid-State Circuits. Vol. 39, Nr. 7, Juli 2004, Seiten 1056–1063, dargestellt, bei der ein großer Summationsknoten vor dem Quantisierer der Modulatoranordnung vorgesehen ist, in den auch ein inneres analoges Rückkopplungssignal eingespeist ist. In dem Dokument sind im Signalpfad zwischen Analogeingang und Digitalausgang aufwändige Resonatoren geschaltet und Vorwärtskopplungspfade zur Realisierung gewisser Filtereigenschaften vorgesehen. Resonatoren und Feed-Vorwärtspfade schaffen in der Regel eine erhebliche Signalverzögerung, so dass, um eine ausreichende Stabilität zu schaffen, ein innerer Ruckkopplungspfad direkt an einen Stromsummationsknoten vor dem Quantisierer vorgehalten wird. Der entsprechende Sigma-Delta-Wandler erreicht zwar eine ausreichende Stabilität, jedoch nur eine geringe Geschwindigkeit.
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Es ist daher eine Aufgabe der vorliegenden Erfindung, einen verbesserten Multibit-Sigma-Delta-Wandler anzugeben, der einen großen Dynamikbereich und eine hohe Stabilität aufweist.
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Diese Aufgabe wird durch einen Multibit-Sigma-Delta-Wandler mit den Merkmalen des Patentanspruchs 1 gelöst.
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Erfindungsgemäß weist der Multibit-Sigma-Delta-Wandler zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal die folgenden Elemente auf: eine Filtereinrichtung, welche das mit einem Rückkopplungssignal summierte analoge Eingangssignal zu einem Zwischensignal filtert, einen Integrator, welcher das gefilterte mit einem inneren Rückkopplungssignal summierte Zwischensignal zu einem Quantisierereingangssignal integriert, einer Quantisierereinrichtung, welche das Quantisierereingangssignal zu dem digitalen Ausgangssignal quantisiert, einen inneren Rückkopplungs-Digital-Analog-Wandler, welcher das digitale Ausgangssignal direkt in das innere Ruckkopplungssignal wandelt, eine DEM-Einrichtung, welche das digitale Ausgangssignal einem dynamischen Elementeabgleich unterzieht und ein abgeglichenes digitales Signal ausgibt, und einen Ruckkopplungs-Analog-Digital-Wandler, welcher das abgeglichene digitale Signal in das Ruckkopplungssignal wandelt.
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Bei dem erfindungsgemäßen Multibit-Sigma-Delta-Wandler wird in der innersten, die Stabilitat des Wandlers bestimmenden Rückkopplungsschleife, welche den Quantisierer und den inneren Rückkopplungs-Digital-Analog-Wandler umfasst, kein weiteres Schaltungselement vorgesehen, welches die Signallaufzeit verlängern könnte. Dadurch ist eine gute Kompensation der Excess Loop Delays gewährleistet.
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Gemaß der Erfindung wird in dem äußeren Ruckkopplungspfad, welcher durch den Rückkopplungs-Analog-Digital-Wandler gebildet wird, welcher das Rückkopplungssignal erzeugt, ein dynamischer Elementeabgleich vollzogen. Dadurch ergibt sich eine gute Linearität und einen großen Dynamikbereich des gesamten Wandlers, da der äußere Ruckkopplungs-Digital-Analog-Wandler direkten Einfluss auf das analoge Eingangssignal hat.
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Das innere Rückkopplungssignal, welches direkt aus dem digitalen Ausgangssignal gewonnen ist, wird dabei mit einer höheren Ordnung gefiltert als das außere Ruckkopplungssignal, sodass ein durch die Excess Loop Delay hervorgerufenes Rauschen besser unterdruckt wird. Somit hat der erfindungsgemäße Multibit-Sigma-Delta-Wandler gegenuber den Architekturen nach dem Stand der Technik ein verbessertes Stabilitätsverhalten durch die geringe Excess Loop Delay und einen großen Dynamikbereich durch den dynamischen Elementeabgleich in der äußeren Rückkopplungsschleife.
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In einer bevorzugten Ausführungsform des erfindungsgemäßen Multibit-Sigma-Delta-Wandlers ist mindestens ein weiterer Rückkopplungs-Digital-Analog-Wandler vorgesehen, welcher das abgeglichene digitale Signal in ein weiteres Rückkopplungssignal wandelt. Dabei ist das weitere Rückkopplungssignal zu dem Zwischensignal addiert oder subtrahiert.
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Vorteilhaft ist mindestens eine weitere Filtereinrichtung vorgesehen, welche das mit dem weiteren Rückkopplungssignal summierte Zwischensignal zu einem weiteren Zwischensignal filtert. Durch weitere Rückkopplungsschleifen erhöht sich die realisierte Filterordnung durch den Sigma-Delta-Modulator, wobei die Anzahl der insgesamt vorgehaltenen Rückkopplungsschleifen mittels der Rückkopplungs-Digital-Analog-Wandler die Ordnung des entsprechenden Filters zum Modellieren des Quantisierungsrauschens (noise shaping) angibt. Erfindungsgemäß wird vorteilhaft ausgenutzt, dass das innere Rückkopplungssignal der höchsten Filterordnung ausgesetzt ist und daher keinen dynamischen Elementeabgleich benötigt, wodurch die hohe Stabilität und niedrige Laufzeit in der inneren Rückkopplungsschleife ermöglicht wird.
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Vorzugsweise ist ein jeweiliges Rückkopplungssignal mittels eines Addierers von dem jeweiligen Zwischensignal oder dem Eingangssignal subtrahiert.
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Vorzugsweise ist der innere Rückkopplungs-Digital-Analog-Wandler derart ausgeführt, dass er eine geringere Signallaufzeit aufweist als die DEM-Einrichtung und die übrigen Rückkopplungs-Digital-Analog-Wandler. Vorzugsweise ist der Rückkopplungs-Digital-Analog-Wandler und der innere Rückkopplungs-Digital-Analog-Wandler unterschiedlich ausgeführt. Beispielsweise kann die Ausführung des inneren Rückkopplungs-Digital-Analog-Wandlers als Wandler mit einer No-Return-to-Zero-Codierung vorteilhaft sein, da so eine besonders geringe Signallaufzeit durch die Digital-Analog-Wandlung auftritt. Übliche Return-to-Zero-Wandler benötigen meist eine etwas längere Signalverarbeitungszeit.
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Vorzugsweise ist mindestens eine Filtereinrichtung als Integrator ausgeführt.
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In einer Weiterbildung weisen die Rückkopplungs-Digital-Analog-Wandler jeweils eine Gewichtungseinrichtung auf, welche das jeweilige gewandelte Signal mit einem Gewichtungsfaktor gewichtet. Durch Anpassung der Gewichtungsfaktoren lässt sich die Filterfunktion des durch die Rückkopplungsschleifen erzeugten Filters anpassen und das vorhandene Quantisierungsrauschen modellieren.
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In einer Weiterbildung des Multibit-Sigma-Delta-Wandlers gemäß der Erfindung ist mindestens ein Vorwärtskopplungspfad mit einer Gewichtungseinrichtung vorgesehen. Dabei ist ein mit einem Gewichtungsfaktor gewichtetes Zwischensignal dem Quantisierungssignal aufsummiert. In dieser Ausführungsform ist eine Einstellung der Filterfunktionen zur Rauschformung auch durch Feed-Forward-Pfade realisiert. Dennoch bleibt die Stabilität des Sigma-Delta-Modulators durch den inneren Rückkopplungspfad, in dem eine direkte Wandlung des Ausgangssignals in das Rückkopplungssignal erfolgt, unberührt.
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Vorzugsweise ist der erfindungsgemäße Multibit-Sigma-Delta-Wandler zeitkontinuierlich ausgeführt. Insbesondere bei einer solchen Ausführungsform ist die Excess Loop Delay besonders problematisch.
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Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche sowie der Beschreibung der Ausführungsbeispiele. Im Weiteren werden bevorzugte Ausführungsformen der Erfindung anhand von Ausführungsbeispielen näher erläutert. Es zeigt dabei:
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1, 2: Multibit-Sigma-Delta-Wandler nach dem Stand der Technik;
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3: eine erste Ausführungsform des erfindungsgemäßen Multibit-Sigma-Delta-Wandlers;
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4: Zeitabläufe in dem erfindungsgemäßen Multibit-Sigma-Delta-Wandler; und
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5: eine zweite Ausführungsform des erfindungsgemäßen Multibit-Sigma-Delta-Wandlers.
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In den Figuren sind, sofern nichts Anderes angegeben ist, gleiche oder funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden.
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Die 3 zeigt eine erste Ausführungsform des erfindungsgemäßen Multibit-Sigma-Delta-Wandlers 1. Der Multibit-Sigma-Delta-Wandler 1 weist einen Eingang 2 für das analoge Eingangssignal VIN und einen Ausgang 3 für das digitale Ausgangssignal VOUT auf. Dem Eingangssignal VN ist über einen Addierer 4 ein äußeres Rückkopplungssignal FB1 addiert oder subtrahiert, wodurch ein Zwischensignal Z0 erzeugt wird.
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Es ist eine serielle Kette von Integrierern 5, 6, 7 vorgesehen, denen jeweils ein Addierer 8, 9 vorgeschaltet ist. Über die Addierer 8, 9 wird dem jeweiligen Ausgangssignal Z1, Z2 des vorhergehenden Integrierers 5, 6 ein Rückkopplungssignal FB2, FBI subtrahiert. Obwohl in der 3 nur beispielhaft drei Integrierer 5, 6, 7 dargestellt sind, können im allgemeinen Fall N Integrierer in Serie vorgehalten werden.
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Dem letzten Integrierer 7 ist ein Quantisierer 10, der beispielsweise als Flash-Analog-Digital-Wandler ausgeführt sein kann, nachgeschaltet. Der Quantisierer 10 erhält als Quantisierungssignal QIN das von dem N-ten Integrierer 7 ausgegebene Signal und erzeugt unter Quantisieren daraus das digitale Ausgangssignal VOUT. Der Quantisierer ist dabei mit einem Taktsignal CLK getaktet.
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Ein inneres Rückkopplungssignal FBI, das dem dem letzten Integrierer 7 vorgeschalteten Addierer 9 zugeführt ist, wird von einem inneren Rückkopplungs-Digital-Analog-Wandler 11 erzeugt, dem eine Gewichtungseinrichtung 12 nachgeschaltet ist. Die Gewichtung erfolgt beispielsweise bei einem Strom-Digital-Analog-Wandler durch Auswahl der jeweiligen Stromquellen als Wandlerelemente in dem Digital-Analog-Wandler 11.
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Es ist ferner eine DEM-Einrichtung 13 vorgesehen, die das digitale Ausgangssignal VOUT einem dynamischen Elementeabgleich unterzieht und ein abgeglichenes digitales Signal VSO ausgibt. Bei einer Bitbreite von 3 des Multibit-Sigma-Delta-Wandlers 1 ist der Quantisierer 10 beispielsweise als siebenstufiger Quantisierer ausgeführt, der das digitale Ausgangssignal VOUT in einem siebenstelligen Thermometercode ausgibt. Die Anzahl der gesetzten Bits in dem siebenstelligen Thermometercode entsprechen dem Dezimalwert des Wandlungsergebnisses. Da für die Bestimmung dieses Dezimalwertes die Stellen der gesetzten Bits keine Rolle spielt, können die Stellen der Bits im Thermometercode vertauscht werden. Beispielsweise ist der Dezimalwert 3 eines siebenstelligen Thermometercodes 1110000 äquivalent zu einem umgeordneten (Thermometer-)Code 1010100. Die DEM-Einrichtung 13 randomisiert die Stellen des im Thermometercode vorliegenden digitalen Signals VOUT von Takt zu Takt.
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Das derart abgeglichene digitale Signal VSO wird den weiteren Rückkopplungs-Digital-Analog-Wandlern 14, 15 als Eingangssignal zugeführt. Den Rückkopplungs-Digital-Analog-Wandlern 14, 15 ist jeweils eine Gewichtungseinrichtung 16, 17 nachgeschaltet, die das analoge Ausgangssignal der Wandler 14, 15 mit Gewichtungsfaktoren b1, b2 gewichten.
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Bei dem erfindungsgemäßen Multibit-Sigma-Delta-Wandler 1 wird eine innere Regelschleife durch den Integrierer 7, den Quantisierer 10, den inneren Rückkopplungs-Digital-Analog-Wandler 11, die Gewichtungseinrichtung 12 und den Addierer 9 geschaffen, die im Wesentlichen die Stabilität des gesamten Sigma-Delta-Modulators bestimmt. Dadurch, dass erfindungsgemäß der innere Rückkopplungs-Digital-Analog-Wandler direkt das digitale Ausgangssignal VOUT zu dem inneren Rückkopplungssignal FBI wandelt, ist die entsprechende Signaldurchlaufzeit in der inneren Regelschleife besonders kurz.
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Die äußere Regelschleife, welche durch die Integriererkette 5, 6, 7, den Quantisierer 10, die DEM-Einrichtung 13, den äußeren Rückkopplungs-Digital-Analog-Wandler 14, die Gewichtungseinrichtung 16 und den Addierer 4 gebildet wird, legt im Wesentlichen die Eigenschaften des Sigma-Delta-Modulators hinsichtlich des Quantisierungsrauschens, des Dynamikbereichs und des Signalrauschverhältnisses fest. Durch die Filterung gemäß der Verstärkungsfaktoren a1, a2, an der Integratoren und der Gewichtungsfaktoren b1, b2, bn der Rückkopplungs-Digital-Analog-Wandler 11, 14, 15 erfolgt eine Formung des Quantisierungsrauschens des Multibit-Sigma-Delta-Wandlers 1.
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Dabei ist die äußere Regelschleife mit dem Rückkopplungs-Digital-Analog-Wandler 14 am kritischsten, da das entsprechende Rückkopplungssignal FB1 direkt mit dem analogen Eingangssignal VIN verknüpft ist. Das zweite Rückkopplungssignal FB2, welches von dem Zwischensignal Z1 bzw. dem Ausgangssignal des ersten Integrierers 5 über den Addierer 8 subtrahiert wird, ist bereits einer Filterung erster Ordnung unterzogen, wodurch das Quantisierungsrauschen bereits geformt bzw. begrenzt wird. Die innerste Regelschleife bzw. das innere Rückkopplungssignal FB1 wird dabei mit einer Filterung N-ter Ordnung unterdrückt. Aus diesem Grunde wird erfindungsgemäß auf den dynamischen Elementeabgleich in der inneren Rückkopplungsschleife verzichtet, wodurch die Signallaufzeit zwischen dem Ausgang des Quantisierers 10 und dem Bereitstehen des Rückkopplungssignals FBI besonders klein ist, d. h. es tritt eine sehr geringe Excess Loop Delay auf. Daher ist der erfindungsgemäße Multibit-Sigma-Delta-Wandler 1 besonders stabil und hat ein geringes Quantisierungsrauschen.
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Die 4 zeigt beispielhaft die auftretenden Signalformen in dem erfindungsgemäßen Multibit-Sigma-Delta-Wandler 1. Es ist das Taktsignal CLK dargestellt, wobei angenommen wird, dass bei einer steigenden Taktflanke beispielsweise zu einem Zeitpunkt t1 der Abtastzeitpunkt des Quantisierers 10 definiert ist. Zum Zeitpunkt t2 liegt daraufhin das digitale Ausgangssignal VOUT am Ausgang 3 des Multibit-Sigma-Delta-Wandlers 1 bereit.
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In der 4 ist jeweils beispielhaft das Umspringen eines Bits im Thermometercode von logischem L auf logischem H, also von 0 auf 1 (Kurve A) dargestellt und das Umspringen von 1 auf 0 eines Bits in der Kurve B. Anschaulich entsprechen die Kurven A, B jeweils einer Stelle in dem zugehörigen Thermometercode des digitalen Ausgangssignals VOUT.
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Das abgeglichene Signal VSO liegt aufgrund der Verarbeitungszeit in der DEM-Einrichtung 13 zu einem späteren Zeitpunkt t3 bereit. In dem hier dargestellten Beispiel sind die beiden Stellen im Thermometercode des digitalen Ausgangssignals VOUT, welche durch die Kurven A, B beschrieben werden, miteinander vertauscht. Somit entspricht die Kurve A nach dem Vertauschen der Kurve D und die Kurve B nach dem Vertauschen durch die DEM-Einrichtung 13 der Kurve C. Die Digital-Analog-Wandlung durch die äußeren Rückkopplungs-Digital-Analog-Wandler 14, 15 ist dann erst zum Zeitpunkt t3 möglich. Es ergibt sich somit für die Rückkopplungsschleifen, in denen der dynamische Elementeabgleich durchgeführt wird, eine Excess Loop Delay ELD von t3 – t1.
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Da die innere Rückkopplungsschleife durch eine direkte Digital-Analog-Wandlung des Ausgangssignals VOUT in das innere Rückkopplungssignal FBI erfolgt, liegt das entsprechende Rückkopplungssignal FBI bereits zu einem Zeitpunkt t2, also praktisch mit dem Vorliegen der Bits im Thermometercode des digitalen Ausgangssignals VOUT an dem Addierer 9 bereit. Die entsprechende innere Excess Loop Delay ELDI ist daher erheblich kürzer, was die Stabilität des Regelkreises des Multibit-Sigma-Delta-Wandlers 1 erhöht.
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Der innere Rückkopplungs-Digital-Analog-Wandler 11 ist dabei derart ausgeführt, dass die Durchlaufzeit besonders kurz ist. In einer bevorzugten Ausführungsform wird z. B. ein Rückkopplungs-Digital-Analog-Wandler 11 mit No-Return-to-Zero-Code (NRZ) verwendet, was gegenüber Digital-Analog-Wandlern, die mit einem Return-to-Zero-Code arbeiten, ein schnelleres Vorliegen des analogen Ausgangssignal zur Folge hat. Beim Return-to-Zero-Code-Digital-Analog-Wandler werden die Daten mit dem Taktsignal verknüpft. Dies erfordert in der Ausführung eines entsprechenden Return-to-Zero-Digital-Analog-Wandlers ein zusätzliches logisches Gatter, welches eine Signalverzögerung hervorruft. Beim No-Return-to-Zero-Code-Digital-Analog-Wandler hingegen erfolgt keine Verknüpfung der Eingangsdaten mit dem Taktsignal. Daher liegen die an einem Eingang des Digital-Analog-Wandlers vorliegenden Daten sofort zum Schalten eines Wandlerelementes, z. B. einer schaltbaren Stromquelle, bereit.
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In der 5 ist eine zweite Ausführungsform des erfindungsgemäßen Multibit-Sigma-Delta-Wandlers 100 dargestellt. Die gegenüber der 3 gleichen Elemente sind mit denselben Bezugszeichen versehen worden. Im Folgenden werden lediglich die Unterschiede gegenüber dem Multibit-Sigma-Delta-Wandler 1 der 3 beschrieben.
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Gemäß der zweiten Ausführungsform ist dem Quantisierer 10 direkt ein Addierer 18 vorgeschaltet, dem das innere Rückkopplungssignal FB1 zugeführt wird und das Ausgangssignal ZN' des N-ten Integrierers 7. Ferner ist das Ausgangssignal Z1 des ersten Integrierers 5 abgegriffen und durch eine Gewichtungseinrichtung 19 mit einem Gewichtungsfaktor c1 beaufschlagt. Das entsprechende Signal FF1 ist als Vorwärtskopplungssignal ebenfalls dem Addierer 18 zugeführt. Durch den zusätzlichen Vorwärtskopplungspfad durch die Gewichtungseinrichtung 19 kann die Ordnung bzw. Form der durch den Sigma-Delta-Modulator hervorgerufenen Filterung weiter beeinflusst werden. Wesentlich ist jedoch auch bei der Ausführungsform 100, dass das innere Rückkopplungssignal FBI direkt aus dem digitalen Ausgangssignal VOUT ohne weitere Verzögerung gewonnen wird. Die übrigen Rückkopplungssignale FB1, FBN' weisen durch den mittels der DEM-Einrichtung 13 vorgenommenen dynamischen Elementeabgleich eine hohe Linearität und ein geringeres Quantisierungsrauschen auf.
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Obwohl die vorliegende Erfindung anhand von bevorzugten Ausführungsformen näher erläutert wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Art und Weise modifizierbar. Die verwendeten Rückkopplungs-Digital-Analog-Wandler können in den inneren und den äußeren Schleifen unterschiedlich ausgestaltet sein. Beispielsweise können verschiedene Verfahren, bei den Digital-Analog-Wandlungen, in dem Inneren der Rückkopplungs-Digital-Wandler vorzugsweise ein NRZ-Code und in den äußeren Rückkopplungs-Digital-Analog-Wandlern ein RZ-Code verwendet werden. In dem erfindungsgemäßen Multibit-Sigma-Delta-Wandler können sowohl Strom- wie auch Spannungs-Digital-Analog-Wandler verwendet werden, solange die Durchlaufzeit des inneren Digital-Analog-Wandlers am kürzesten ist. Die vorliegende Erfindung eignet sich besonders zum Einsatz als Analog-Digital-Wandler, wenn eine große Bandbreite gewünscht ist.
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Bezugszeichenliste
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- DEM
- dynamischer Elementeabgleich
- VIN
- analoges Eingangssignal
- VOUT
- digitales Ausgangssignal
- A1, A2, AN
- Addierer
- I1, I2, IN
- Integrierer
- Z0–ZN
- Zwischensignal
- QIN
- Quantisierereingangssignal
- V1, V1', V2, VN
- Verstärker
- FBD1, FBD2, FBDN
- Rückkopplungs-Digital-Analog-Wandler
- VSO
- abgeglichenes digitales Signal
- FF1, FF2
- Vorwärtskopplungssignal
- 1
- Multibit-Delta-Sigma-Wandler
- 2
- Eingang
- 3
- Ausgang
- 4
- Addierer
- 5, 6, 7
- Integrierer
- 8, 9
- Addierer
- 10
- Quantisierer
- 11
- innerer Rückkopplungs-Digital-Analog-Wandler
- 12
- Gewichtungseinrichtung
- 13
- DEM-Einrichtung
- 14, 15
- Rückkopplungs-Digital-Analog-Wandler
- 16, 17
- Gewichtungseinrichtung
- 18
- Addierer
- 19
- Gewichtungseinrichtung
- a1–an
- Verstärkungsfaktor
- b1–bn
- Gewichtungsfaktor
- c1
- Gewichtungsfaktor
- CLK
- Taktsignal
- ELD
- Excess Loop Delay
