TWI398104B - 具迴路延遲補償的調變器 - Google Patents

具迴路延遲補償的調變器 Download PDF

Info

Publication number
TWI398104B
TWI398104B TW98145722A TW98145722A TWI398104B TW I398104 B TWI398104 B TW I398104B TW 98145722 A TW98145722 A TW 98145722A TW 98145722 A TW98145722 A TW 98145722A TW I398104 B TWI398104 B TW I398104B
Authority
TW
Taiwan
Prior art keywords
code
digital
modulator
adder
loop delay
Prior art date
Application number
TW98145722A
Other languages
English (en)
Other versions
TW201123746A (en
Inventor
Tsung Hsien Lin
Yu Yu Chen
Original Assignee
Univ Nat Taiwan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Taiwan filed Critical Univ Nat Taiwan
Priority to TW98145722A priority Critical patent/TWI398104B/zh
Publication of TW201123746A publication Critical patent/TW201123746A/zh
Application granted granted Critical
Publication of TWI398104B publication Critical patent/TWI398104B/zh

Links

Description

具迴路延遲補償的調變器
本發明係有關三角積分調變器，特別是關於一種具數位輔助補償濾波器之三角積分調變器。
三角積分(delta-sigma(△ Σ)或sigma-delta(Σ △))調變器是一種使用簡單電路功能方塊以產生高解析信號的回授系統。三角積分調變器普遍使用於各種電子電路，例如，類比數位轉換器(ADC)、數位類比轉換器(DAC)或頻率合成器(frequency synthesizers)，且由於三角積分調變器的簡單性與低耗電量，因此，在無線通訊的領域中也受到相當的重視。
第一A圖顯示理想連續時間(三階)三角積分調變器之數學模型，其中A1、A2與A3為回授DAC係數，fs為取樣頻率，X(s)為輸入 信號，E(z)為量化雜訊，而Y(z)為輸出碼。然而，在實際的電路環境中，其回授路徑存在著迴路延遲。迴路延遲將會導致調變系統的極點(pole)偏移，進而改變原始的雜訊轉移函數(noise-transfer-function，NTF)。為解決前述之問題，可增加類比補償路徑kf，如第一B圖所示，其中τd為迴路延遲，k1、k2、與k3為經考慮迴授延遲的回授DAC係數。然而，增加類比補償路徑kf不但增加額外的能量消耗，也同時增加因額外類比電路所造成的失真。
鑑於傳統類比補償技術不能有效地解決迴路延遲的問題，因此，亟需提出一種新穎的機制，能夠藉由精確的數位電路取代類比電路，以解決迴路延遲的問題。
鑑於上述，本發明實施例的目的之一在於提出一種補償濾波器，用以克服三角積分調變器中的迴路延遲，且不需要使用額外的類比電路。
根據本發明實施例，調變器主要包含連續時間三角積分調變器與數位輔助補償濾波器。三角積分調變器包含積分電路、類比數位轉換器(ADC)及數位類比轉換器(DAC)。類比數位轉換器(ADC)接收積分電路的輸出用以產生量化碼。補償濾波器接收量化碼以產生一數位碼並饋至數位類比轉換器(DAC)，其輸出則饋至積分電路。
20‧‧‧三角積分調變器
22‧‧‧補償濾波器
200‧‧‧積分電路
202‧‧‧類比數位轉換器
204‧‧‧數位類比轉換器
220‧‧‧加法器
222‧‧‧延遲元件
2001‧‧‧積分器
2003‧‧‧加法器
40‧‧‧三角積分調變器
4001‧‧‧積分器
50‧‧‧暫存器
52‧‧‧邏輯XOR閘陣列
54‧‧‧邏輯OR閘
56‧‧‧減法器
58‧‧‧邏輯電路
x‧‧‧輸入信號
q‧‧‧量化碼
y‧‧‧輸出碼
DX、DY、DZ‧‧‧控制信號
k1、k2、k3、kf‧‧‧係數
第一A圖顯示理想的連續時間三角積分器之數學模型。
第一B圖之數學模型顯示具類比補償路徑之實際連續時間三角積分調變器。
第二A圖之功能方塊圖顯示本發明實施例之具補償濾波器之連續時間三角積分調變器。
第二B圖顯示第二A圖之功能方塊圖的等效數學模型。
第三A圖顯示本發明實施例中第二A圖之補償濾波器22的詳細功能方塊圖。
第三B圖顯示第三A圖的等效數學模型或頻域模型。
第四圖例示根據本發明實施例之具補償濾波器的三階三角積分調變器，並同時顯示具類比補償回授之傳統二階三角積分調變器。
第五圖例示第二A圖或第三A之補償濾波器22的實施電路。
第六A圖顯示本發明實施例之三態DAC單元。
第六B圖顯示第六A圖之三態DAC單元的不同操作狀態。
第二A圖之功能方塊圖顯示本發明實施例之具補償濾波器22的連續時間(continuous-time，CT)三角積分(delta-sigma(△ Σ)或sigma-delta(Σ △))調變器20。第二B圖顯示第二A圖之功能方塊圖的等效數學模型或頻域模型。關於上述數學模型的分析，可參考Yu-Yu Chen(同本申請案的發明人之一)所揭露的文獻“Compensation filter for the excess-loop delay of a delta-sigma modulator”。
在本實施例中，三角積分調變器20於前向路徑上包含有積分電路200與類比數位轉換器(ADC)(或量化器)202，並於回授路徑上包含有數位類比轉換器(DAC)204。其中，積分電路200包含串接的複數個積分器2001。一般來說，n階的三角積分調變器20具有n個積分器2001。每二相鄰的積分器2001之間插置一個加法器2003，而第一個積分器2001之前也具有一加法器2003。每一加法器2003接收前一個積分器2001的輸出信號(對於第一個加法器2003則是接收(類比)輸入信號x)，並減去DAC 204的輸出信號，再將差分信號輸出至下一個積分器2001。ADC 202接收積分電路200的輸出信號，轉換為量化碼q後輸出至補償濾波器22。DAC 204接收由補償濾波器22所產生的(數位)輸出碼y，轉換為類比信號後輸出至積分電路200。
第三A圖顯示本發明實施例中第二A圖之補償濾波器22的詳細功能方塊圖。第三B圖顯示第三A圖的等效數學模型或頻域模型。其中，補償濾波器22為一種數位輔助迴路濾波器，其將ADC 202所輸出的連續量化碼q[n-1]與q[n]相減，以產生一差分碼y[n]，亦即，y[n]=q[n]-q[n-1]。在本實施例中，補償濾波器22包含一加法器220，用以將目前的量化碼q[n]減去延遲的量化碼q[n-1](其由延遲元件222產生)。於Z領域，補償濾波器22的轉換函數可表示為1-z-1(如第二B圖所示)。補償濾波器22的轉換函數1-z-1可用於補償由三角積分調變器20之實際回授路徑的迴路延遲所造成的極點偏移。於S領域，其等效轉換函數可寫為：1-z-1~s/fs其中fs為取樣頻率，而s/fs可作為微分器。
在本實施例中，DAC 204的係數(如第二B圖所示之k1,k2…kf)可由傳統類比補償技術(如第一B圖所示)直接取得。第四圖例示根據本發明實施例之具補償濾波器22的三階(亦即具有三個積分器2001)三角積分調變器20，並同時顯示具類比補償回授之傳統二階三角積分調變器40，其二個積分器4001的DAC係數為k1與k2，其補償係數為kf。這些係數k1、k2與kf可分別作為本實施例之三角積分調變器20之三個積分器2001的三個DAC係數k1、k2與kf(如虛線箭頭所示)。一般而言，於本實施例之N階三角積分調變器的DAC係數可直接由具類比補償回授的傳統(N-1)階三角積分調變器的DAC係數取得。
有關傳統三角積分調變器的類比回授DAC係數的設計，可參考以下的文獻，例如由S.Yan和E.Sanchez-Sinencio等人所揭露之“A Continuous-Time Sigma-Delta Modulator with 88-dB Dynamic Range and 1.1-MHz Signal Bandwidth”，ISSCC Dig.Tech.Papers(西元2003年2月)，頁62-63，由P.Fontaine,A.N.Mohieldin和A.Bellaouar等人所揭露之“A Low-Noise Low-Voltage CT△ Σ Modulator with Digital Compensation of Excess Loop Delay”，ISSCC Dig.Tech.Papers(西元2005年2月)，頁498-499，以及由G.Mitteregger等人所揭露之“A 14b 20mW 640 MHz CMOS CT△ Σ ADC with 20MHz Signal Bandwidth and 12b ENOB”，ISSCC Dig.Tech.Papers(西元2006年2月)，頁131-140。
第五圖例示第二A圖或第三A之補償濾波器22的實施電路。在本實施例中，量化碼q為溫度計碼(thermometer code)。將4位 元ADC 202所輸出的目前量化碼q[n]及暫存器50所輸出的先前量化碼q[n-1]，共同饋至邏輯互斥或(exclusive-OR，以下簡稱XOR)閘陣列52，以產生(1-z-1)的絕對值，亦即| 1-z-1 |，其樣式具有連續的“1”。| 1-z-1 |的實際值即為連續“1”的數量。例如，樣式(00001 10000 0000)的實際值為2。若ADC 202的解析度為2N，則| 1-z-1 |所需的解析度為2N-2。
值得注意的是，在本實施例中，連續“1”會出現於隨機的位置。例如，對於| 1-z-1 |的相減，7-5與3-1(目前值減去先前值)均為2，但邏輯XOR閘陣列52輸出的連續“1”位置則分別為(C7,C6)與(C3,C2)。DAC的高邏輯位準輸入分別為(D1,D3)與(D1,D2)。此種隨機化將有助於減少DAC不匹配之諧音(harmonic tone)。
根據本實例的特徵之一，邏輯XOR閘陣列輸出c1-c15的“1”數量最多為3，邏輯XOR閘陣列輸出c1-c15以特別方式連接至三個具五輸入的邏輯或(OR)閘54，使得相鄰序號之輸出不會連接至同一個邏輯或閘54。
再者，使用減法器56以產生符號控制信號，其和邏輯或閘54的輸出信號D1,D2和D3藉由邏輯電路58處理後可得到控制信號DX,DY和DZ，用以控制DAC 204的開關。第六A圖顯示本發明實施例之三態(tri-state)DAC單元，而第六B圖則顯示三態DAC單元之不同操作狀態，其中信號Di為邏輯或閘54的輸出，而控制信號DX,DY與DZ為邏輯 電路58的輸出。其中，當信號Di為高準位時，則選擇相應的DAC單元且控制信號DZ將為低準位。接著，根據符號控制信號，使得控制信號DX或DY為高準位。另一方面，當信號Di為低準位時，則相應的DAC單元為空閒狀態且沒有任何電流輸出，且控制信號DZ將為高準位，以維持電流源的電流。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
20‧‧‧三角積分調變器
22‧‧‧補償濾波器
200‧‧‧積分電路
202‧‧‧類比數位轉換器
204‧‧‧數位類比轉換器
2001‧‧‧積分器
2003‧‧‧加法器
x‧‧‧輸入信號
q‧‧‧量化碼
y‧‧‧輸出碼

Claims (20)

  1. 一種具迴路延遲補償的調變器，包含：一三角積分調變器，用以產生一量化碼；及一數位補償濾波器，用以接收該量化碼並根據該量化碼產生一延遲量化碼，再將該量化碼減去該延遲量化碼以產生一數位碼，該數位補償濾波器將該數位碼回授至該三角積分調變器，以補償該三角積分調變器所產生的迴路延遲。
  2. 如申請專利範圍第1項所述具迴路延遲補償的調變器，其中上述之三角積分調變器為連續時間(CT)三角積分調變器。
  3. 如申請專利範圍第1項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器產生連續的量化碼間的差分碼。
  4. 如申請專利範圍第3項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器包含：一延遲元件，根據一目前量化碼q[n]以產生一延遲量化碼q[n-1]；及一加法器，將該目前量化碼q[n]減去該延遲量化碼q[n-1]，以產生該輸出數位碼y[n]，表示如下：y[n]=q[n]-q[n-1]。
  5. 如申請專利範圍第3項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器於Z領域之轉換函數為：1-z-1。
  6. 如申請專利範圍第3項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器於S領域之轉換函數為： s/fs其中fs為取樣頻率。
  7. 如申請專利範圍第3項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器包含一微分器。
  8. 如申請專利範圍第5項所述具迴路延遲補償的調變器，其中上述之量化碼為一溫度計碼。
  9. 如申請專利範圍第8項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器包含：一暫存器，其根據目前量化碼以產生一延遲量化碼；一邏輯互斥或(XOR)閘陣列，其接收該目前量化碼與該延遲量化碼，用以產生(1-z-1)的絕對值且該絕對值具有連續“1”樣式，其中該(1-z-1)之絕對值的真實值為該連續“1”樣式中“1”的數量；及複數個邏輯或(OR)閘，用以接收該邏輯互斥或閘陣列的輸出。
  10. 如申請專利範圍第9項所述具迴路延遲補償的調變器，更包含：一減法器，根據該目前量化碼與該延遲量化碼，以產生一符號控制信號；及複數個邏輯電路，其接收該邏輯或閘的輸出與該符號控制信號，用以產生複數個控制信號，以控制該三角積分調變器的數位類比轉換(DAC)單元。
  11. 如申請專利範圍第1項所述具迴路延遲補償的調變器，其中上述之三角積分調變器包含： 一積分電路；一類比數位轉換器(ADC)，其接收該積分電路的輸出，用以產生該量化碼並饋至該數位補償濾波器；及一數位類比轉換器(DAC)，其接收該數位碼且回授該數位類比轉換器的輸出至該積分電路。
  12. 如申請專利範圍第11項所述具迴路延遲補償的調變器，其中上述之積分電路包含：複數個串接之積分器；及複數個加法器，其中每二個相鄰的該積分器之間插置一個該加法器，且每個該積分器之前具有一個該加法器；其中，該加法器接收前一個該積分器之輸出，然而若該加法器為第一個加法器則接收一輸入信號；該加法器減去該數位類比轉換器的輸出；因此，該加法器輸出一差分信號並饋至下一個該積分器。
  13. 一種具廻路延遲補償的調變器，包含：一積分電路；一類比數位轉換器(ADC)，其接收該積分電路的輸出以產生一量化碼；一數位補償濾波器，其接收該量化碼並根據該量化碼產生一延遲量化碼，再將該量化碼減去該延遲量化碼以產生一數位碼；及一數位類比轉換器(DAC)，其接收該數位碼且將該數位類比轉換器的輸出饋至該積分電路以補償該積分電路所產生的迴路延遲。
  14. 如申請專利範圍第13項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器產生連續的量化碼間的差分碼。
  15. 如申請專利範圍第14項所述具迴路延遲補償的調變器， 其中該數位補償濾波器包含：一延遲元件，根據一目前量化碼q[n]以產生一延遲量化碼q[n-1]；及一加法器，將該目前量化碼q[n]減去該延遲量化碼q[n-1]，以產生該輸出數位碼y[n]，表示如下：y[n]=q[n]-q[n-1]。
  16. 如申請專利範圍第14項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器於Z領域之轉換函數為：1-z-1。
  17. 如申請專利範圍第14項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器包含一微分器。
  18. 如申請專利範圍第16項所述具迴路延遲補償的調變器，其中上述之數位補償濾波器包含：一暫存器，其根據目前量化碼以產生一延遲量化碼；一邏輯互斥或(XOR)閘陣列，其接收該目前量化碼與該延遲量化碼，用以產生(1-z-1)的絕對值且該絕對值具有連續“1”樣式，其中該(1-z-1)之絕對值的真實值為該連續”1”樣式中”1”的數量；及複數個邏輯或(OR)閘，用以接收該邏輯互斥或閘陣列的輸出。
  19. 如申請專利範圍第18項所述具迴路延遲補償的調變器，更包含：一減法器，根據該目前量化碼與該延遲量化碼，以產生一符號控制信號；及複數個邏輯電路，其接收該邏輯或閘的輸出與該符號控制信號，用以產 生複數個控制信號，以控制該三角積分調變器的數位類比轉換(DAC)單元。
  20. 如申請專利範圍第13項所述具迴路延遲補償的調變器，其中上述之積分電路包含：複數個串接之積分器；及複數個加法器，其中每二個相鄰的該積分器之間插置一個該加法器，且每個該積分器之前具有一個該加法器；其中，該加法器接收前一個該積分器之輸出，然而若該加法器為第一個加法器則接收一輸入信號；該加法器減去該數位類比轉換器的輸出；因此，該加法器輸出一差分信號並饋至下一個該積分器。
TW98145722A 2009-12-30 2009-12-30 具迴路延遲補償的調變器 TWI398104B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW98145722A TWI398104B (zh) 2009-12-30 2009-12-30 具迴路延遲補償的調變器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW98145722A TWI398104B (zh) 2009-12-30 2009-12-30 具迴路延遲補償的調變器

Publications (2)

Publication Number Publication Date
TW201123746A TW201123746A (en) 2011-07-01
TWI398104B true TWI398104B (zh) 2013-06-01

Family

ID=45046806

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98145722A TWI398104B (zh) 2009-12-30 2009-12-30 具迴路延遲補償的調變器

Country Status (1)

Country Link
TW (1) TWI398104B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108134608B (zh) * 2016-12-01 2021-06-18 瑞昱半导体股份有限公司 三角积分调变器与信号转换方法
CN109644004B (zh) * 2017-08-08 2023-05-26 深圳市汇顶科技股份有限公司 转换模块以及转换电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300890B1 (en) * 2000-06-01 2001-10-09 Mitsubishi Denki Kabushiki Kaisha Delta-sigma modulator and AD converter
US20070188362A1 (en) * 2006-01-20 2007-08-16 Infineon Technologies Ag Multi-bit sigma/delta converter
US20080165043A1 (en) * 2007-01-10 2008-07-10 Infineon Technologies Ag Method and apparatus for A/D conversion

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300890B1 (en) * 2000-06-01 2001-10-09 Mitsubishi Denki Kabushiki Kaisha Delta-sigma modulator and AD converter
US20070188362A1 (en) * 2006-01-20 2007-08-16 Infineon Technologies Ag Multi-bit sigma/delta converter
US20080165043A1 (en) * 2007-01-10 2008-07-10 Infineon Technologies Ag Method and apparatus for A/D conversion

Also Published As

Publication number Publication date
TW201123746A (en) 2011-07-01

Similar Documents

Publication Publication Date Title
EP3252953B1 (en) Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation
Hamoui et al. High-order multibit modulators and pseudo data-weighted-averaging in low-oversampling/spl Delta//spl Sigma/ADCs for broad-band applications
CN103929184B (zh) 一种基于数字噪声耦合技术的δ‑σ调制器
JP2002504277A (ja) 非線形分離および線形再接合に基づくオーバサンプルされたディジタル・アナログ変換器
JP4048208B2 (ja) バンドパスδσａｄ変調器及びデジタル無線受信機
Venca et al. A 0.076 mm2 12 b 26.5 mW 600 MS/s 4-Way Interleaved Subranging SAR-$\Delta\Sigma $ ADC With On-Chip Buffer in 28 nm CMOS
Jang et al. A 4.2-mW 10-MHz BW 74.4-dB SNDR continuous-time delta-sigma modulator with SAR-assisted digital-domain noise coupling
Rajaee et al. Low-OSR over-ranging hybrid ADC incorporating noise-shaped two-step quantizer
TW201929440A (zh) 信號處理裝置和δ-σ調製器
US8072362B2 (en) Modulator with loop-delay compensation
TWI398104B (zh) 具迴路延遲補償的調變器
Sarma et al. A 250-MHz pipelined ADC-based $ f_ {S}/4$ noise-shaping bandpass ADC
Hamoui et al. Linearity enhancement of multibit/spl Delta//spl Sigma/modulators using pseudo data-weighted averaging
Vogelmann et al. A 14b, twofold time-interleaved incremental ΔΣ ADC using hardware sharing
Zhang et al. An extremely linear multi-level DAC for continuous-time delta-sigma modulators
Qureshi et al. An Incremental-ΔΣ ADC With 106-dB DR for Reconfigurable Class-D Audio Amplifiers
Colodro et al. Time-Interleaving Sigma–Delta Modulator-Based Digital-to-Analog Converter With Time Multiplexing in the Analog Domain
Li et al. Analysis and Design of Low-Complexity Stochastic DEM Encoder for Reduced-Distortion Multi-bit DAC in Sigma-Delta Modulators
Wang A fully digital technique for the estimation and correction of the DAC error in multi-bit delta sigma ADCs
Shen et al. Double-sampled ΔΣ modulator with relaxed feedback timing
Lee et al. Improved low-distortion ΔΣ ADC topology
Pietzko et al. Delay Error Shaping in $\Delta\Sigma $ Modulators Using Time-Interleaved High Resolution Quantizers
Kimura et al. Continuous-time delta-sigma modulator using vector filter in feedback path to reduce effect of clock jitter and excess loop delay
Fakhraie et al. A multi-stage sigma-delta modulator based on noise-coupling and digital feed-forward techniques
Mohammadi et al. On the design of a 2-2-0 MASH delta-sigma-pipeline modulator