TW201929440A - 信號處理裝置和δ-σ調製器 - Google Patents

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Abstract

信號處理裝置具有多位元量化器和處理電路。該多位元量化器順序地確定並輸出多位元輸出碼的多個碼段。該多個碼段包括第一碼段和第二碼段。該處理電路根據該多個碼段分別產生多個數字輸出。該多個數字輸出包括從第一碼段衍生出來的第一數字輸出和從第二碼段衍生出來的第二數字輸出。第一數字輸出和第一碼段之間的第一傳遞函數不同於第二數字輸出和第二碼段之間的第二傳遞函數。

Description

信號處理裝置和Δ-Σ調製器
本發明涉及類比至數位轉換技術，以及更特別地，涉及一種用於將不同的傳遞函數（transfer functions）應用於多位元輸出碼的多個碼段（code segments）的信號處理裝置和Δ-Σ調製器，該多位元輸出碼的該多個碼段被多位元量化器順序地確定並輸出。
在典型的Δ-Σ調製器中，內部量化器的位元數（bit number）通常與反饋數位至類比轉換器（digital-to-analog converter，DAC）的輸入的位元數相同。當內部量化器的位元數增加時，完成電壓至數位轉換將消耗更多的延遲。在以順序方式操作的典型多位元量化器中，最高有效位（most significant bits，MSB）將最先就緒，而最低有效位（least significant bits，LSB）將以更長的等待時間完成。由於LSB信息會延長Δ-Σ調製器的環路延遲，因此，在使用多位元反饋DAC的Δ-Σ調製器中實現高速過量環路延遲（excess loop delay，ELD）補償環路路徑是迫切的。
有鑑於此，本發明的目的之一在於提供一種用於將不同的傳遞函數應用於多位元輸出碼的多個碼段的信號處理裝置和相關的Δ-Σ調製器。
根據本發明的一些實施例,提供了一種信號處理裝置,包括多位元量化器和處理電路。多位元量化器用於量化類比輸入以產生多位元輸出碼，該多位元輸出碼包括多個碼段，該多個碼段包括第一碼段和第二碼段，其中，該多位元量化器在完成該第一碼段的確定之前完成該第二碼段的確定。處理電路用於接收來自該多位元量化器的該多個碼段，且根據該多個碼段分別產生多個數字輸出，該多個數字輸出包括從該第一碼段衍生出來的第一數字輸出和從該第二碼段衍生出來的第二數字輸出，其中，該處理電路在接收來自該多位元量化器的該第一碼段之前接收來自該多位元量化器的該第二碼段，以及，該第一數字輸出與該第一碼段之間的第一傳遞函數不同於該第二數字輸出與該第二碼段之間的第二傳遞函數。
根據本發明的另一些實施例，提供了一種Δ-Σ調製器，其中，該Δ-Σ調制器包括如上所述的信號處理裝置，以及，該信號處理裝置的多位元量化器位於該Δ-Σ調制器的前饋路徑上，該處理電路位於該Δ-Σ調制器的反饋路徑上。
在下面的詳細描述中描述其它實施例和優點。本發明內容並非旨在限定本發明。本發明由申請專利範圍限定。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
第1圖是根據本發明實施例示出的第一信號處理裝置的示意圖。信號處理裝置100可被使用在各種應用中，包括Δ-Σ調製器，音頻回放系統等。如第1圖所示，信號處理裝置100包括多位元量化器（用“QTZ”表示）102，處理電路104，數位至類比轉換電路106，以及多個組合電路108和110。多位元量化器102用於（或被佈置為）對類比輸入QIN （例如，電壓電位）進行量化，以產生多位元輸出碼103（例如，該電壓電位的數位碼表示）。多位元輸出碼103包括多個碼段CS1 -CSN ，其中，多個碼段CS1 -CSN 中的每一個包括一個或多個位元。作為一種示例，多個碼段CS1 -CSN 的數量可等於2（即，N = 2），碼段CS1 由多位元輸出碼103的多位元最低有效位（LSBs，指多位元輸出碼的多個較低階位元，例如，假設多位元輸出碼共8位，則可將第0至3位視為多位元最低有效位）組成，以及，碼段CS2 由多位元輸出碼103的多位元最高有效位（MSBs，指多位元輸出碼的多個較高階位元，其中，多位元最高有效位中的每個位元的階數高於多位元最低有效位中的每個位元的階數，例如，假設多位元輸出碼共8位，則可將第4至7位視為多位元最高有效位）組成。在另一示例中，多個碼段CS1 -CSN 的數量可等於3（即，N = 3），碼段CS1 由多位元輸出碼103的多位元最低有效位（LSBs，例如，假設多位元輸出碼共9位，則可將第0至5位視為多位元最低有效位）的較低階位（lower-order bit，如第0至2位）組成，碼段CS2 由多位元輸出碼103的該多位元最低有效位（LSB）的較高階位（higher-order bit，如第3至5位）組成，以及，碼段CS3 由多位元輸出碼103的多位元最高有效位（MSBs，例如，假設多位元輸出碼共9位，則可將第0至5位視為多位元最低有效位，第6至8位視為多位元最高有效位）組成。簡而言之，本發明對多位元輸出碼103的分割（partitioning）沒有限制。
在本實施例中，當對在當前的取樣時鐘週期中被取樣的類比輸入QIN 進行量化時，多位元量化器102以順序方式確定並輸出類比輸入QIN 的多個碼段CS1 -CSN 。更特別地，多位元量化器102逐個（one by one）解析（resolve）該多個碼段CS1 -CSN ，並且逐個地解析相同碼段中的位元。例如，多位元量化器102是基於逐次逼近寄存器（successive approximation register，SAR）的量化器。在N = 2的情況下，多位元量化器102在完成碼段CS1 （其由多位元輸出碼103的LSB組成）的確定之前完成對碼段CS2 （其由多位元輸出碼103的MSB組成）的確定。在N = 3的情況下，多位元量化器102在完成碼段CS2 （其由多位元輸出碼103的多位元LSB的較高階位組成）的確定之前完成對碼段CS3 （其由多位元輸出碼103的多位元MSB組成）的確定，並在完成碼段CS1 （其由多位元輸出碼103的多位元LSB的較低階位組成）的確定之前完成對碼段CS2 （其由多位元輸出碼103的多位元LSB的較高階位組成）的確定。由於多位元量化器（例如，基於SAR的量化器）102以順序方式確定並輸出碼段CS1 -CSN ，因此組合電路110被配置為將前面的多位元量化器102順序提供的碼段CS1 -CSN 組合，並輸出數位輸出DOUT 至後續的處理電路（未示出），其中，該數位輸出DOUT 包含完整的（complete）多位元輸出碼103（即CSN ，...，CS1 ）。
處理電路104被佈置為接收來自多位元量化器102的碼段CS1 -CSN ，並且還被佈置為根據碼段CS1 -CSN 分別生成多個數位輸出D1 -DN 。在本實施例中，處理電路104通過在數位信號處理電路105_1-105_N上將不同的傳遞函數H1 （z）-HN （z）應用於碼段CS1 -CSN 來產生數位輸出D1 -DN 。如第1圖所示，一數位輸出D1 是從碼段CS1 衍生出來的，以及，另一數位輸出DN 是從碼段CSN 衍生出來的，其中，處理電路104在接收來自多位元量化器102的碼段CS1 之前接收來自多位元量化器102的碼段CSN ，以及，數位輸出D1 與相關的碼段CS1 之間的傳遞函數H1 （z）不同於數位輸出DN 與相關的碼段CSN 之間的傳遞函數HN （z）。
數位至類比轉換電路106包括多個數位至類比轉換器（DAC）107_1-107_N，其被佈置為接收來自處理電路104的數位輸出D1 -DN ，並將數位輸出D1 -DN 分別轉換為類比輸出A1 -AN 。組合電路108被佈置為通過組合DAC 107_1-107_N的類比輸出A1 -AN 來產生並輸出類比輸出AOUT 。
如上所述，數位信號處理電路105_1-105_N被佈置為分別具有傳遞函數H1 （z）-HN （z）。根據實際的設計考量，一數位信號處理電路可以是記憶系統（其在任意時間上的輸出信號取決於其輸入信號的一個或多個過去值）或無記憶系統（其在任意時間上的輸出信號取決於其輸入信號的當前值），具體地，本發明不做限制。
第2圖是根據本發明實施例示出的用於根據碼段輸入生成數位輸出的一數位信號處理電路的示意圖。第1圖中所示的一個或多個數位信號處理電路105_1-105_N可利用第2圖中所示的數位信號處理電路200來實現。例如，數位信號處理電路200是記憶系統（其在任意時間上的輸出信號取決於其輸入信號的一個或多個過去值）。數位信號處理電路200包括多個基於延遲的電路202_1,202_2，...，202_n和組合電路204。相同的碼段輸入（例如，第1圖中所示的碼段CS1 -CSN 中的其中一個）被輸入到基於延遲的電路202_1-202_n的每一個中。基於延遲的電路202_1-202_n的每一個包括乘法電路（multiplier circuit）206和延遲電路（delay circuit）208，其中，乘法電路206被設置為應用加權因子至碼段輸入，以及，延遲電路208被設置為應用延遲量至碼段輸入。例如，加權因子是從組{,, ...,}中選出的。再例如，延遲量是從組{,, ...,}中選出的。數位輸出和碼段輸入之間的傳遞函數H（z）可以使用以下公式表示。(1)
應當注意的是，根據實際的設計考量，組{,, ...,}中的加權因子()可以是正值，負值或零值；以及，組{,, ...,}中的延遲量()可以是分數值（fractional value，亦稱為小數值）或整數值（integer value）。所屬技術領域中的普通技術人員應該容易理解，數位信號處理電路200能被適當地修改為具有任何期望的傳遞函數H（z），本發明實施例對此不做限制。
第3圖是根據本發明實施例示出的用於根據碼段輸入生成數位輸出的另一數位信號處理電路的示意圖。第1圖中所示的一個或多個數位信號處理電路105_1-105_N可利用第3圖中所示的數位信號處理電路300來實現。在本實施例中，數位信號處理電路300是無記憶系統（其在任意時間上的輸出信號取決於其輸入信號的當前值），以及，數位信號處理電路300是使用直接通路（direct path）302實現的，該直接通路302被佈置為將碼段輸入（例如，第1圖中所示的碼段CS1 -CSN 中的其中一個）直接作為數位輸出進行輸出。因此，碼段輸入和數位輸出之間的傳遞函數H（z）是常數（例如，H（z）=1）。應當說明的是，本發明實施例並不限於常數為1的情形，其可以是其它任意整數或分數，具體地，本發明實施例不做限制。
第4圖是根據本發明實施例示出的第二信號處理裝置的示意圖。信號處理裝置400基於第1圖中所示的電路架構。信號處理裝置400包括多位元量化器402（用“QTZ”表示），處理電路404，數位至類比轉換電路406，以及多個組合電路408和410。在本實施例中，多位元輸出碼403被劃分為兩個碼段CSMSB 和CSLSB ，其中，碼段CSMSB 由多位元MSB組成，而碼段CSLSB 由多位元LSB組成。例如，多位元量化器402是基於6位元SAR的量化器，其產生表示類比輸入QIN （在當前取樣時鐘週期中被取樣的電壓電位）的6位元輸出碼{b5，b4，b3，b2，b1，b0}，碼段CSMSB 是6位元輸出碼的較高階部分{b5，b4，b3}，以及，碼段CSLSB 是6位元輸出碼的較低階部分{b2，b1，b0}。多位元量化器402逐個地解析碼段CSMSB 和CSLSB ，並且逐個地解析相同碼段CSMSB /CSLSB 中的多個位。由多位元量化器402順序確定並輸出的碼段CSMSB 和CSLSB 在組合電路410處被組合，然後同時從組合電路410處輸出，使得完整的多位元輸出碼403（例如，{b5， b4，b3，b2，b1，b0}）作為數位輸出DOUT 從組合電路410輸出。
由於多位元輸出碼403被劃分為兩個碼段CSMSB 和CSLSB ，因此，處理電路404具有兩個數位信號處理電路405_1和405_2，數位信號處理電路405_1和405_2具有不同的傳遞函數HLSB （z）和HMSB （z）。在本實施例中，數位信號處理電路405_1和405_2是基於延遲的電路，每個電路可以是記憶系統，其在任意時間上的輸出信號取決於其輸入信號的一個或多個過去值。因此，傳遞函數HLSB （z）和HMSB （z）都不是常數。
由於多位元輸出碼403被劃分為兩個碼段CSMSB 和CSLSB ，因此，數位至類比轉換電路406包括兩個數位至類比轉換器（用“DACLSB ”和“DACMSB ”表示）407_1和407_2。組合電路408通過組合數位至類比轉換器407_1和407_2的類比輸出ALSB 和AMSB 來產生並輸出類比輸出AOUT 。
第5圖是根據本發明實施例示出的第三信號處理裝置的示意圖。信號處理裝置500也是基於第1圖中所示的電路架構。信號處理裝置400和500之間的主要區別在於：處理電路504包括直接通路505，該直接通路505被佈置成直接將碼段CSMSB 傳輸到數位至類比轉換器407_2，使得相關的傳遞函數HMSB （z）是常數（例如，HMSB （z）=1）。在本實施例中，從多位元量化器402輸出的碼段CSMSB 被直接輸入到數位至類比轉換器407_2，而沒有施加額外的延遲量和/或附加的加權因子，而從多位元量化器402輸出的碼段CSLSB 在通過附加的延遲量和/或附加的加權因子處理之後才被輸入到數位至類比轉換器407_1。
信號處理裝置100/400/500可以在各種應用中使用，包括Δ-Σ調製器，音頻回放系統等。例如，以Δ-Σ調製器為例，多位元量化器102/402是位於前饋路徑（feed-forward path）上的內部量化器，而處理電路104/404/504，數位至類比轉換電路106/406和組合電路108/408位於反饋路徑（feedback path）上。使用所提出的信號處理裝置100/400/500的Δ-Σ調製器的進一步細節將參考附圖進行描述。
第6圖是根據本發明實施例示出的使用所提出的反饋設計的Δ-Σ調製器的示意圖。Δ-Σ調製器600包括前饋電路（feed-forward circuit）602（也可稱為前饋路徑）和反饋電路（feedback circuit）604（也可稱為反饋路徑）。前饋電路602包括積分電路（integrator circuit）611，多位元量化器（用“QTZ”表示）612和組合電路613。在本實施例中，積分電路611可以使用具有環路傳遞函數H（s）的一階環路濾波器來實現；以及，多位元量化器612可以使用以順序方式操作的基於SAR的量化器來實現。為了清楚和簡單起見，假設類比輸入QIN （例如，在當前的取樣時鐘週期中被取樣的電壓電位）的多位元輸出碼被劃分為兩個碼段，包括由多位元MSB組成的碼段CSMSB 和由多位元LSB組成的另一碼段CSLSB ，但本發明並不限於此示例情形。積分電路611用於根據類比輸入V1 和環路傳遞函數H（s）產生類比輸出V2 。多位元量化器612被配置為對類比輸入QIN 進行量化以產生具有兩個碼段CSMSB 和CSLSB 的多位元輸出碼，其中，這兩個碼段被順序地確定和輸出。多位元量化器612逐個地解析碼段CSMSB 和CSLSB ，並且逐個地解析相同碼段CSMSB /CSLSB 中的位元。組合電路613用於將前面的多位元量化器612順序提供的碼段CSMSB 和CSLSB 進行組合，並將包含完整的多位元輸出碼（CSMSB ，CSLSB ）的數位輸出DOUT 輸出到後續的處理電路（未示出）。
反饋電路604包括多個處理電路614和615，多個數位至類比轉換電路616和617，以及多個組合電路618和619。由於類比輸入QIN 的多位元輸出碼被劃分為兩個碼段CSMSB 和CSLSB ，因此，處理電路614包括兩個數位信號處理電路620_1和620_2，用於將傳遞函數H1,LSB （ z ） 和H1,MSB （ z ） 分別應用於碼段CSLSB 和CSMSB ；處理電路615包括兩個數位信號處理電路621_1和621_2，用於將傳遞函數H2,LSB （ z ） 和H2,MSB （ z ） 分別應用於碼段CSLSB 和CSMSB ；數位至類比轉換電路616包括兩個數位至類比轉換器（用“DAC1,LSB ”和“DAC1,MSB ”表示）622_1和622_2，用於將數位信號處理電路620_1和620_2的數位輸出轉換成類比輸出；以及，數位至類比轉換電路617包括兩個數位至類比轉換器（用“DAC2,LSB ”和“DAC2,MSB ”表示）623_1和623_2，用於將數位信號處理電路621_1和621_2的數位輸出轉換成類比輸出。
作為示例而非限制，多位元量化器612可以由前面描述的多位元量化器102/402實現，處理電路614/615可以由前面描述的處理電路104/404/504實現，數位至類比轉換電路616/617可以由前面描述的數位至類比轉換電路106/406實現，以及，組合電路618/619可以由前面描述的組合電路108/408實現。
處理電路614和數位至類比轉換電路616位於外部環路（outer loop）上，使得數位至類比轉換器622_1和622_2的類比輸出在組合電路618處被組合。由於組合電路618位於積分電路611的輸入端口處，因此，組合電路618通過從類比輸入VIN 中減去數位至類比轉換器622_1和622_2的類比輸出來更新類比輸入V1 ，類比輸入VIN 可以是取樣和保持電路（未示出）的輸出，該取樣和保持電路根據具有取樣時鐘頻率Fs（或取樣時鐘週期Ts，其中Ts = 1 / Fs）的取樣時鐘CK_S操作。具體地，在組合電路618處，Δ-Σ調製器600的類比輸入VIN 與數位至類比轉換器622_1和622_2的類比輸出相組合。
處理電路615和數位至類比轉換電路617位於內部環路（inner loop）處，使得數位至類比轉換器623_1和623_2的類比輸出在組合電路619處被組合。由於組合電路619位於多位元量化器612的輸入端口和積分電路611的輸出端口之間，因此，組合電路619通過從類比輸出V2 中減去數位至類比轉換器623_1和623_2的類比輸出來更新類比輸入QIN 。具體地，積分電路611的類比輸出V2 在組合電路619處與數位至類比轉換器623_1和623_2的類比輸出相組合。
在第一示例性的Δ-Σ調製器設計中，位於內部環路處的數位至類比轉換電路617和處理電路615可以被配置為採用所提出的反饋設計，其將所有碼段CSMSB 和CSLSB （所有碼段CSMSB 和CSLSB 是針對當前取樣時鐘週期中的相同類比輸入QIN 確定的）反饋到Δ-Σ調製器600的前饋路徑，其中，碼段CSMSB 被首先反饋，以保持系統穩定性，而碼段CSLSB 被隨後反饋，以實現比直接丟棄碼段CSLSB 的情形要好的信號量化雜訊比（Signal-to-Quantization-Noise Ratio，SQNR）。應當注意的是，傳遞函數H2,MSB （ z ） 不同於傳遞函數H2,LSB （ z ） ，以及，傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 被適當地設計以提供用於雜訊整形的高通頻率響應。由於多位元量化器612消耗更多的等待時間來解析LSB信息，因此，碼段CSMSB 和CSLSB 被多位元量化器612順序地確定和輸出。在該示例性的Δ-Σ調製器設計中，多位元量化器612根據取樣和保持電路（未示出）使用的相同取樣時鐘CK_S進行操作，以及，碼段CSMSB 和CSLSB 在不同的取樣時鐘週期中被反饋，其中，碼段CSMSB 早於碼段CSLSB 反饋。用於產生一個多位元輸出碼的類比輸入QIN （例如，一個被取樣的電壓電位）的量化在當前取樣時鐘週期中開始，以及，表示該類比輸入QIN 的MSB信息的碼段CSMSB 能夠被多位元量化器612在當前取樣時鐘週期中全部解析，而表示該類比輸入QIN 的LSB信息的碼段CSLSB 不需要在該當前取樣時鐘週期中反饋到前饋路徑（例如，碼段CSLSB 可以在當前取樣時鐘周期解析出來但是比CSMSB 慢且不反饋到前饋路徑；或是在下一次取樣週期時鐘才解析出來）。例如，在用於生成一個多位元輸出碼的類比輸入QIN （例如，一個被取樣的電壓電位）的量化所開始的當前取樣時鐘週期中反饋碼段CSMSB ，而碼段CSLSB 在晚於該當前取樣時鐘週期的取樣時鐘週期中被反饋。換句話說，在數位信號處理電路621_1處，將非零延遲量應用於碼段CSLSB 確保了碼段CSLSB 不（或不需要）在當前取樣時鐘週期中提供給數位至類比轉換器623_1。
在當前取樣時鐘週期中沒有被反饋的碼段CSLSB 所貢獻的帶內截斷誤差被環路傳遞函數H（s）所抑制，而且，還被傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 刻意增加的傳遞函數進一步抑制，其中，該附加的傳遞函數能夠將截斷誤差整形到高頻帶。此外，由於通過該附加的傳遞函數抑制截斷誤差能夠實現較低的帶內雜訊基底（in-band noise floor），因此，內部環路中的速度要求不受內部量化器的LSBs的輸出速率的限制。
在一內部環路反饋設計中，傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 之間的差異包括至少一個非零延遲量，其可以是取樣時鐘週期Ts的整數倍。例如，H2,MSB （ z ） =1，H2,LSB （ z ） =。傳遞函數H2,MSB （ z ） 不施加非零延遲量，而傳遞函數H2,LSB （ z ） 施加的每個非零延遲量確保了輸出碼段CSLSB 不（或不需要）在開始類比輸入QIN 的量化的當前取樣時鐘週期中輸出。再例如，H2,MSB （ z ） =，以及，H2,LSB （ z ） =。由傳遞函數H2,MSB （ z ） 施加的非零延遲量確保了碼段CSMSB 仍然在開始類比輸入QIN 的量化的當前取樣時鐘週期中輸出。另外，由傳遞函數H2,LSB （ z ） 施加的每個非零延遲量確保了不（或不需要）在開始類比輸入QIN 的量化的當前取樣時鐘週期中輸出碼段CSLSB 。當MSB DAC路徑和LSB DAC路徑之間的時間差等於1*Ts時，相關聯的雜訊傳遞函數（noise transfer function，NTF）可以表示為(1-z-1 )2 。
在另一內部環路反饋設計中，傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 之間的差異包括至少一個非零延遲量，其是取樣時鐘週期Ts的非整數倍（non-integer multiple，即小數倍）。以這種方式，由於更高的等效操作速度，可以增強整形能力，從而提高SQNR。特別地，由於在所實現的傳遞函數（該傳遞函數是通過MSB DAC路徑和LSB DAC路徑之間的分數取樣時鐘週期實現的）的較高等效操作速度下，由當前取樣時鐘週期中未反饋的碼段CSLSB 所貢獻的截斷誤差可以被整形到更高的頻帶。例如，H2,MSB （ z ） =，以及，H2,LSB （ z ） =。傳遞函數H2,LSB （ z ） 施加的非零延遲量確保碼段CSMSB 仍然在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出。另外，由傳遞函數H2,LSB （ z ） 施加的每個非零延遲量確保碼段CSLSB不需要在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出。當MSB DAC路徑和LSB DAC路徑之間的時間差異等於0.5*Ts時，相關的雜訊傳遞函數（NTF）可以表示為(1-z-1/2 )2 ，其提供了更好的雜訊整形能力。傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 之間的差異包括至少一個非零延遲量，非零延遲量為整數倍TS或是半週期，在電路上具有易於實現的優點。
在第二示例性的Δ-Σ調製器設計中，位於外部環路的數位至類比轉換電路616和處理電路614可以被配置為採用所提出的反饋設計，其中，傳遞函數H1,MSB （ z ） 不同於傳遞函數H1,LSB （ z ） ，以及，傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 被適當地設計以提供用於雜訊整形的高通頻率響應。如上所述，碼段CSMSB 和CSLSB 由多位元量化器612順序地確定和輸出，以及，多位元量化器612根據取樣和保持電路（未示出）使用的相同取樣時鐘CK_S進行操作。碼段CSMSB 先於碼段CSLSB 反饋到前饋路徑。例如，H1,MSB （ z ） = z-1 ，H1,LSB （ z ） ≠z-1 。因此，由於H1,MSB （ z ） = z-1 ，在當前取樣時鐘週期中獲得的碼段CSMSB 於下一個取樣時鐘週期中被反饋到調製器環路，以及，由於H1,LSB （ z ） ≠H1,MSB （ z ） ，碼段CSMSB 和CSLSB 不被同時反饋到調製器環路。在一外部環路反饋設計中，傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 之間的差異包括至少一個非零延遲量，該至少一個非零延遲量是取樣時鐘週期Ts的整數倍。在另一外部環路反饋設計中，傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 之間的差異包括至少一個非零延遲量，該非零延遲量是取樣時鐘週期Ts的非整數倍。
在第三示例性的Δ-Σ調製器設計中，位於內部環路處的數位至類比轉換電路617和處理電路615可以被配置為採用所提出的反饋設計，該反饋設計通過不同的傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 反饋碼段CSMSB 和CSLSB ，以及，位於外部環路的數位至類比轉換電路616和處理電路614可以被配置為採用所提出的反饋設計，該反饋設計通過不同的傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 反饋碼段CSMSB 和CSLSB 。
在第6圖中所示的Δ-Σ調製器600中，積分電路611可使用一階環路濾波器實現。然而，本發明中提出的相同反饋設計也可以應用於使用高階積分電路的Δ-Σ調製器，本發明實施例對積分電路611的具體實現不做限制。
第7圖是根據本發明實施例示出的使用所提出的反饋設計的Δ-Σ調製器的示意圖。Δ-Σ調製器700包括前饋電路702和反饋電路704。前饋電路702包括積分電路710，多位元量化器（用“QTZ”表示）713和組合電路714。在本實施例中，積分電路710是N階積分器，其中，N＞1。例如，積分電路710包括級聯的兩個環路濾波器711和712，其中，環路濾波器711是Q階濾波器，具有傳遞函數H1 （ s ） ，環路濾波器712是T階濾波器，具有傳遞函數H2 （ s ） ，其中，Q + T = N。例如，積分電路710是三階積分電路，其包括作為二階濾波器的環路濾波器711和作為一階濾波器的環路濾波器712。環路濾波器711用於根據類比輸入V1 和環路傳遞函數H1 （ s ） 產生類比輸出V2 。環路濾波器712用於根據類比輸入V3 和傳遞函數H2 （ s ） 產生類比輸出V4 。由於內部量化器附近的截斷誤差將被前面的高階環路濾波器抑制，因此環路傳遞函數H1 （ s ） 的階數通常高於環路傳遞函數H2 （ s ） 的階數。
多位元量化器713可以使用以順序方式操作的基於SAR的量化器來實現。多位元量化器713用於對類比輸入QIN 進行量化，以產生多位元輸出碼。為了清楚和簡單起見，假設類比輸入QIN 的多位元輸出碼被劃分為兩個碼段，包括由多位元MSB組成的一碼段CSMSB 和由多位元LSB組成的另一碼段CSLSB 。碼段CSMSB 和CSLSB 被順序地確定並輸出。更特別地，多位元量化器713逐個地解析碼段CSMSB 和CSLSB ，並且逐個地解析相同碼段CSMSB /CSLSB 中的位元。
在該示例性的Δ-Σ調製器設計中，多位元量化器713根據具有取樣時鐘頻率Fs（或取樣時鐘週期Ts，其中Ts = 1/Fs）的取樣時鐘CK_S進行操作。類比輸入QIN 的量化在當前的取樣時鐘週期中開始，表示類比輸入QIN 的MSB信息的碼段CSMSB 在當前的取樣時鐘週期中被多位元量化器713完全解析，以及，表示類比輸入QIN 的LSB信息的碼段CSLSB 在當前的取樣時鐘週期中不被反饋到前饋路徑。例如，碼段CSMSB 在類比輸入QIN 的量化開始的當前取樣時鐘週期中被反饋，而碼段CSLSB 在晚於該當前取樣時鐘週期的取樣時鐘週期中被反饋。
組合電路714被配置為將前面的多位元量化器613順序提供的碼段CSMSB 和CSLSB 進行組合，並將包含完整多位元輸出碼（CSMSB ，CSLSB ）的數位輸出DOUT 輸出到後續的處理電路（未示出）。
反饋電路704包括多個處理電路715,716和717，多個數位至類比轉換電路718,719和720，以及多個組合電路721,722和723。由於類比輸入QIN 的多位元輸出碼被分成兩個碼段CSMSB 和CSLSB ，因此，處理電路715包括兩個數位信號處理電路724_1和724_2，數位信號處理電路724_1和724_2用於將傳遞函數H1,LSB （ z ） 和H1,MSB （ z ） 分別應用於碼段CSLSB 和CSMSB ；處理電路716包括兩個數位信號處理電路725_1和725_2，用於將傳遞函數H2,LSB （ z ） 和H2,MSB （ z ） 分別應用於碼段CSLSB 和CSMSB ；處理電路717包括兩個數位信號處理電路726_1和726_2，用於將傳輸函數H3,LSB （ z ） 和H3,MSB （ z ） 分別應用於碼段CSLSB 和CSMSB ；數位至類比轉換電路618包括兩個數位至類比轉換器（用“DAC1,LSB ”和“DAC1,MSB ”表示）627_1和627_2，用於將數位信號處理電路724_1和724_2的數位輸出轉換成類比輸出；數位至類比轉換電路719包括兩個數位至類比轉換器（用“DAC2,LSB ”和“DAC2,MSB ”表示）728_1和728_2，用於將數位信號處理電路725_1和725_2的數位輸出轉換成類比輸出，以及，數位至類比轉換電路720包括兩個數位至類比轉換器（用“DAC3,LSB ”和“DAC3,MSB ”表示）729_1和729_2，用於將數位信號處理電路726_1和726_2的數位輸出轉換為類比輸出。
作為示例而非限制，多位元量化器713可以由前面描述的多位元量化器102/402實現，處理電路715/716/717可以由前面描述的處理電路104/404/504實現，數位至類比轉換電路718/719/720可以由前面描述的數位至類比轉換電路106/406實現，以及，組合電路721/722/723可以由前面描述的組合電路108/408實現。
處理電路715和數位至類比轉換電路718位於外部環路處，使得數位至類比轉換器727_1和727_2的類比輸出在組合電路721處被組合。由於組合電路721位於積分電路710的輸入端口（特別地，環路濾波器711的輸入端口）處，組合電路721通過從類比輸入VIN 中減去數位至類比轉換器727_1和727_2的類比輸出來更新類比輸入V1 ，其中，該類比輸入VIN 是根據相同取樣時鐘CK_S進行操作的取樣和保持電路（未示出）的輸出。具體地，Δ-Σ調製器700的類比輸入VIN 在組合電路721處與數位至類比轉換器727_1和727_2的類比輸出相組合。
處理電路716和數位至類比轉換電路719位於一內部（或中間）環路處，使得數位至類比轉換器728_1和728_2的類比輸出在組合電路722處被組合。由於組合電路722位於環路濾波器711的輸出端口和環路濾波器712的輸入端口之間，因此，組合電路722通過從類比輸出V2 中減去數位至類比轉換器728_1和728_2的類比輸出來更新類比輸入V3 。具體地，環路濾波器711的類比輸出V2 在組合電路722處與數位至類比轉換器728_1和728_2的類比輸出相組合。
處理電路717和數位至類比轉換電路720位於最靠近多位元量化器713的一內部環路處，使得數位至類比轉換器729_1和729_2的類比輸出在組合電路723處被組合。由於組合電路723位於多位元量化器713的輸入端口（或積分電路710的輸出端口）處，因此，組合電路723通過從類比輸出V4 中減去數位至類比轉換器729_1和729_2的類比輸出來更新類比輸入QIN 。具體地，環路濾波器712的類比輸出V4 在組合電路723處與數位至類比轉換器729_1和729_2的類比輸出相組合。
在第一示例性的Δ-Σ調製器設計中，位於一內部環路處的數位至類比轉換電路720和處理電路717可以被配置為採用所提出的反饋設計，其中，傳遞函數H3,MSB （ z ） 不同於傳遞函數H3,LSB （ z ） ，以及，傳遞函數H3,MSB （ z ） 和H3,LSB （ z ） 被適當地設計以提供用於雜訊整形的高通頻率響應。由於多位元量化器713消耗更多等待時間來解析LSB信息，因此，碼段CSMSB 和CSLSB 由多位元量化器713順序地確定和輸出。在該示例性的Δ-Σ調製器設計中，多位元量化器713根據取樣時鐘CK_S進行操作，並且碼段CSMSB 先於碼段CSLSB 反饋到前饋路徑。
在一內部環路反饋設計中，傳遞函數H3,MSB （ z ） 和H3,LSB （ z ） 之間的差異包括至少一個非零延遲量，其是取樣時鐘週期Ts的整數倍。例如，H3,MSB （ z ） =1，以及，H3,LSB （ z ） =。傳遞函數H3,MSB （ z ） 不施加非零延遲量，而傳遞函數H3,LSB （ z ） 施加的每個非零延遲量確保不需要在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出碼段CSLSB 。再例如，H3,MSB （ z ） =，以及，H3,LSB （ z ） =。由傳遞函數H3,LSB （ z ） 施加的非零延遲量確保碼段CSMSB 仍然在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出。另外，由傳遞函數H3,LSB （ z ） 施加的每個非零延遲量確保不需要在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出碼段CSLSB 。當MSB DAC路徑和LSB DAC路徑之間的時間差異等於1 * Ts時，相關聯的雜訊傳遞函數（NTF）可以表示為(1-z-1 )2 。
在另一內部環路反饋設計中，傳遞函數H3,MSB （ z ） 和H3,LSB （ z ） 之間的差異包括至少一個非零延遲量，其是取樣時鐘週期Ts的非整數倍。以這種方式，由於更高的等效操作速度，可以增強整形能力，從而提高SQNR。具體地，由於所實現的傳遞函數（該傳遞函數是通過利用MSB反饋路徑和LSB反饋路徑之間的分數取樣時鐘週期實現的）的更高的等效操作速度，可以將在當前取樣時鐘週期中未反饋的碼段CSLSB 所貢獻的截斷誤差整形至更高的頻帶。例如，H3,MSB （ z ） =，以及，H3,LSB （ z ） =。由傳遞函數H3,LSB （ z ） 施加的非零延遲量確保碼段CSMSB 仍然在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出。另外，由傳遞函數H3,LSB （ z ） 施加的每個非零延遲量確保不需要在類比輸入QIN 的量化開始的當前取樣時鐘週期中輸出碼段CSLSB 。當MSB DAC路徑和LSB DAC路徑之間的時間差異等於0.5 * Ts時，相關的雜訊傳遞函數（NTF）可以表示為(1-z-1/2 )2 。
在第二示例性的Δ-Σ調製器設計中，位於另一內部環路處的數位至類比轉換電路719和處理電路716可以被配置為採用所提出的反饋設計，其中，傳遞函數H2,MSB （ z ） 不同於傳遞函數H2,LSB （ z ） ，以及，傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 被適當地設計以提供用於雜訊整形的高通頻率響應。如上所述，多位元量化器713根據取樣時鐘CK_S進行操作，並且碼段CSMSB 先於碼段CSLSB 反饋到前饋路徑。例如，H2,MSB （ z ） = z-1 （或z-1/2 ），以及，H2,LSB （ z ） ≠z-1 （或z-1/2 ）。因此，由於H2,MSB （ z ） = z-1 （或z-1/2 ），在當前取樣時鐘週期中獲得的碼段CSMSB 於下一個取樣時鐘週期（或當前取樣時鐘週期）中被反饋到前饋路徑，以及，由於H2,LSB （ z ） ≠H2,MSB （ z ） ，碼段CSMSB 和CSLSB 不會同時反饋到前饋路徑。在一內部環路反饋設計中，傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 之間的差異包括至少一個非零延遲量，其是取樣時鐘週期Ts的整數倍。在另一內部環路反饋設計中，傳遞函數H2,MSB （ z ） 和H2,LSB （ z ） 之間的差異包括至少一個非零延遲量，該非零延遲量是取樣時鐘週期Ts的非整數倍。
在第三示例性的Δ-Σ調製器設計中，位於外部環路處的數位至類比轉換電路718和處理電路715可以被配置為採用所提出的反饋設計，其中傳遞函數H1,MSB （ z ） 不同於傳遞函數H1,LSB （ z ） ，以及，傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 被適當地設計以提供用於雜訊整形的高通頻率響應。如上所述，多位元量化器713根據取樣時鐘CK_S進行操作，且碼段CSMSB 先於碼段CSLSB 反饋到前饋路徑。例如，H1,MSB （ z ） = z-1 ，H1,LSB （ z ） ≠z-1 。因此，由於H1,MSB （ z ） = z-1 ，在當前取樣時鐘週期中獲得的碼段CSMSB 於下一個取樣時鐘週期中被反饋到前饋路徑，並且由於H1,LSB （ z ） ≠H1,MSB （ z ） ，因此碼段CSMSB 和CSLSB 不會被同時反饋到前饋路徑。在一外部環路反饋設計中，傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 之間的差異包括至少一個非零延遲量，其是取樣時鐘週期Ts的整數倍。在另一外部環路反饋設計中，傳遞函數H1,MSB （ z ） 和H1,LSB （ z ） 之間的差異包括至少一個非零延遲量，該非零延遲量是取樣時鐘週期Ts的非整數倍。
在第四示例性的Δ-Σ調製器設計中，包括位於一內部環路處的數位至類比轉換電路720和處理電路717，位於另一內部環路處的數位至類比轉換電路719和處理電路716，以及位於外部環路處的數位至類比轉換電路718和處理電路715的兩個或所有反饋路徑可以被配置為採用所提出的反饋設計，其通過不同的傳遞函數反饋碼段CSMSB 和CSLSB 。例如，H1,MSB （ z ） ≠H1,LSB （ z ） ，H2,MSB （ z ） ≠H2,LSB （ z ） 和/或H3,MSB （ z ） ≠H3,LSB （ z ） 。應當說明的是，本發明實施例對反饋環路的數量不做任何限制。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、400、500‧‧‧信號處理裝置
102、402、612、713‧‧‧多位元量化器
103、403‧‧‧多位元輸出碼
104、404、504、614、615、715、716、717‧‧‧處理電路
106、406、616、617、718、719、720‧‧‧數位至類比轉換電路
108、110、204、408、410、613、618、619‧‧‧組合電路
105_1、…、105_N、200、300、405_1、405_2‧‧‧數位信號處理電路
107_1、…、107_N、407_1、407_2‧‧‧數位至類比轉換器
206‧‧‧乘法電路
208‧‧‧延遲電路
202_1、202_2、...、202_n‧‧‧基於延遲的電路
302、505‧‧‧直接通路
600、700‧‧‧Δ-Σ調製器
602、702‧‧‧前饋電路
604、704‧‧‧反饋電路
611、710‧‧‧積分電路
620_1、620_2、621_1、621_2、724_1、724_2‧‧‧數位信號處理電路
725_1、725_2、726_1、726_2‧‧‧數位信號處理電路
622_1、622_2、623_1、623_2‧‧‧數位至類比轉換器
727_1、727_2、728_1、728_2、729_1、729_2‧‧‧數位至類比轉換器
711、712‧‧‧環路濾波器
721、722、723、714‧‧‧組合電路
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出。 第1圖是根據本發明實施例示出的第一信號處理裝置的示意圖。 第2圖是根據本發明實施例示出的用於根據輸入的碼段生成數位輸出的一數位信號處理電路的示意圖。 第3圖是根據本發明實施例示出的用於根據輸入的碼段生成數位輸出的另一數位信號處理電路的示意圖。 第4圖是根據本發明實施例示出的第二信號處理裝置的示意圖。 第5圖是根據本發明實施例示出的第三信號處理裝置的示意圖。 第6圖是根據本發明實施例示出的使用所提出的反饋設計的Δ-Σ調製器的示意圖。 第7圖是根據本發明實施例示出的使用所提出的反饋設計的Δ-Σ調製器的示意圖。 在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。

Claims (11)

  1. 一種信號處理裝置，包括： 多位元量化器，用於量化類比輸入以產生多位元輸出碼，該多位元輸出碼包括多個碼段，該多個碼段包括第一碼段和第二碼段，其中，該多位元量化器在完成該第一碼段的確定之前完成該第二碼段的確定；以及， 處理電路，用於接收來自該多位元量化器的該多個碼段，且根據該多個碼段分別產生多個數字輸出，該多個數字輸出包括從該第一碼段衍生出來的第一數字輸出和從該第二碼段衍生出來的第二數字輸出，其中，該處理電路在接收來自該多位元量化器的該第一碼段之前接收來自該多位元量化器的該第二碼段，以及，該第一數字輸出與該第一碼段之間的第一傳遞函數不同於該第二數字輸出與該第二碼段之間的第二傳遞函數。
  2. 如申請專利範圍第1項所述的信號處理裝置，其中，該信號處理裝置還包括： 數位至類比轉換電路，用於接收來自該處理電路的該多個數字輸出，並將該多個數字輸出分別轉換為多個第一類比輸出；以及， 組合電路，用於通過組合該數位至類比轉換電路的該多個第一類比輸出來產生並輸出第二類比輸出。
  3. 如申請專利範圍第1項所述的信號處理裝置，其中，該多位元量化器根據具有取樣時鐘週期的取樣時鐘進行操作，且該第一傳遞函數和該第二傳遞函數之間的差異包括至少一個非零延遲量，該至少一個非零延遲量是該取樣時鐘週期的整數倍。
  4. 如申請專利範圍第1項所述的信號處理裝置，其中，該多位元量化器根據具有取樣時鐘週期的取樣時鐘進行操作，且該第一傳遞函數和該第二傳遞函數之間的差異包括至少一個非零延遲量，該至少一個非零延遲量是該取樣時鐘週期的非整數倍。
  5. 如申請專利範圍第1項所述的信號處理裝置，其中，該處理電路包括： 第一基於延遲的電路，用於接收該第一碼段，並根據該第一碼段輸出該第一數字輸出，其中，該第一基於延遲的電路包括： 第一延遲電路，用於將第一非零延遲量應用於該第一碼段。
  6. 如申請專利範圍第5項所述的信號處理裝置，其中，該第一基於延遲的電路還包括乘法電路，該乘法電路被配置為將加權因子應用於該第一碼段。
  7. 如申請專利範圍第5項所述的信號處理裝置，其中，該處理電路還包括： 直接通路，用於傳輸該第二碼段，以直接將該第二碼段作為該第二數字輸出。
  8. 如申請專利範圍第5項所述的信號處理裝置，其中，該處理電路還包括： 第二基於延遲的電路，用於接收該第二碼段，並根據該第二碼段輸出該第二數字輸出，其中，該第二基於延遲的電路包括： 第二延遲電路，用於將第二非零延遲量應用於該第二碼段，其中，該第二非零延遲量不同於該第一非零延遲量。
  9. 如申請專利範圍第8項所述的信號處理裝置，其中，該多位元量化器根據具有取樣時鐘週期的取樣時鐘進行操作，且該第二非零延遲量確保該第二碼段仍然在用於產生該多位元輸出碼的該類比輸入的量化開始的當前取樣時鐘週期中輸出。
  10. 如申請專利範圍第5項或第9項所述的信號處理裝置，其中，該多位元量化器根據具有取樣時鐘週期的取樣時鐘進行操作，且該第一非零延遲量確保該第一碼段不在用於產生該多位元輸出碼的該類比輸入的量化開始的該當前取樣時鐘週期中輸出。
  11. 一種Δ-Σ調製器，其中，該Δ-Σ調制器包括如申請專利範圍第1項至第10項中任意一項所述的信號處理裝置，以及，該信號處理裝置的多位元量化器位於該Δ-Σ調制器的前饋路徑上，該處理電路位於該Δ-Σ調制器的反饋路徑上。
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